JPH08279720A - アナログデバイス較正方法、アナログ集積回路およびコーデック - Google Patents
アナログデバイス較正方法、アナログ集積回路およびコーデックInfo
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- JPH08279720A JPH08279720A JP7299287A JP29928795A JPH08279720A JP H08279720 A JPH08279720 A JP H08279720A JP 7299287 A JP7299287 A JP 7299287A JP 29928795 A JP29928795 A JP 29928795A JP H08279720 A JPH08279720 A JP H08279720A
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- H03M1/1009—Calibration
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- Tests Of Electronic Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 マルチチャネルアナログ集積回路を較正する
ために必要とされるトリムリンクの数を低減し、通常必
要とされるプローブコンタクトおよびトリムリンクを除
去することによってデバイスの設計および較正を単純化
する。 【解決手段】 マルチチャネル回路を構成する複数個の
チャネルのうちのわずか１つのチャネルの利得を恒久的
に較正するためにのみトリムリンクを調節する。調節し
たチャネルは、その後、回路のうちの残りのチャネルの
利得を比較するリファレンスとして用いられる。それゆ
え、利得調節回路は、回路のうちの残りのチャネルに対
して供給される必要がない。それぞれのチャネルの利得
を参照チャネルの利得に一致させるために必要とあれる
利得を決定する較正係数は、この比較に従って生成され
る。係数は、それぞれのチャネルから導出されたデータ
に関して実行される計算に用いられるようにストアされ
る。
ために必要とされるトリムリンクの数を低減し、通常必
要とされるプローブコンタクトおよびトリムリンクを除
去することによってデバイスの設計および較正を単純化
する。 【解決手段】 マルチチャネル回路を構成する複数個の
チャネルのうちのわずか１つのチャネルの利得を恒久的
に較正するためにのみトリムリンクを調節する。調節し
たチャネルは、その後、回路のうちの残りのチャネルの
利得を比較するリファレンスとして用いられる。それゆ
え、利得調節回路は、回路のうちの残りのチャネルに対
して供給される必要がない。それぞれのチャネルの利得
を参照チャネルの利得に一致させるために必要とあれる
利得を決定する較正係数は、この比較に従って生成され
る。係数は、それぞれのチャネルから導出されたデータ
に関して実行される計算に用いられるようにストアされ
る。
Description
【０００１】
【発明の属する技術分野】本発明はマルチチャネルアナ
ログ集積回路におけるチャネル利得の較正に関する。
ログ集積回路におけるチャネル利得の較正に関する。
【０００２】
【従来の技術】近年、複数個のチャネルにわたって共有
（多重化）され得るアナログ回路の開発にかなりの興味
が持たれている。共有チャネルの数、例えば単一のデジ
タルシグナルプロセッサ（ＤＳＰ）によって共有される
チャネルの数、が増大すると、抵抗素子によって必要と
される回路面積が問題になってくる。
（多重化）され得るアナログ回路の開発にかなりの興味
が持たれている。共有チャネルの数、例えば単一のデジ
タルシグナルプロセッサ（ＤＳＰ）によって共有される
チャネルの数、が増大すると、抵抗素子によって必要と
される回路面積が問題になってくる。
【０００３】調節リンク回路は、半導体回路の反復され
た部分にわたって通常見い出される抵抗値（それゆえ利
得）のばらつきを保証するために用いられる抵抗素子を
実現したものである。利得のばらつきを保証するため
に、調節可能な値を有する抵抗素子が調節（トリミン
グ）される。このトリミングには、抵抗が形成されてい
る表面積を変化させ、それによってデバイスの利得をア
ップグレードして等化するために、抵抗経路内のフュー
ズを溶かすことが含まれる。
た部分にわたって通常見い出される抵抗値（それゆえ利
得）のばらつきを保証するために用いられる抵抗素子を
実現したものである。利得のばらつきを保証するため
に、調節可能な値を有する抵抗素子が調節（トリミン
グ）される。このトリミングには、抵抗が形成されてい
る表面積を変化させ、それによってデバイスの利得をア
ップグレードして等化するために、抵抗経路内のフュー
ズを溶かすことが含まれる。
【０００４】抵抗トリミング回路の一例は、プレシジョ
ンマイクロデバイセズ社(PrecisionMicro Devices, In
c.)（米国カリフォルニア州サンノゼ）によって所有さ
れている米国特許第４，７７７，４７１号に記載されて
いる。そこに記載されているトリミング回路は、種々の
精密な集積回路における利得を調節するのに適してい
る。図１は、調節（トリム）リンクを溶断するためにア
バランシェ降伏を利用するトリミング回路の一部を示し
た図である。この図において、端子Ａは、抵抗Ｒ1の第
１端、ツェナーダイオードＺ1のカソード端およびパッ
ドＰ１に電気的に接続されている。Ｒ1の第２端は、抵
抗Ｒ4を介してダイオードＺ1のアノード端、および抵抗
Ｒ3およびＲ5の第１端に電気的に接続されている。ダイ
オードＺ1のアノード端は、ツェナーダイオードＺ2のア
ノード端に電気的に接続されている。ダイオードＺ2の
カソード端は、抵抗Ｒ5の第２端およびパッドＰ２に電
気的に接続されており、抵抗Ｒ3の第２端は端子Ｂに電
気的に接続されている。
ンマイクロデバイセズ社(PrecisionMicro Devices, In
c.)（米国カリフォルニア州サンノゼ）によって所有さ
れている米国特許第４，７７７，４７１号に記載されて
いる。そこに記載されているトリミング回路は、種々の
精密な集積回路における利得を調節するのに適してい
る。図１は、調節（トリム）リンクを溶断するためにア
バランシェ降伏を利用するトリミング回路の一部を示し
た図である。この図において、端子Ａは、抵抗Ｒ1の第
１端、ツェナーダイオードＺ1のカソード端およびパッ
ドＰ１に電気的に接続されている。Ｒ1の第２端は、抵
抗Ｒ4を介してダイオードＺ1のアノード端、および抵抗
Ｒ3およびＲ5の第１端に電気的に接続されている。ダイ
オードＺ1のアノード端は、ツェナーダイオードＺ2のア
ノード端に電気的に接続されている。ダイオードＺ2の
カソード端は、抵抗Ｒ5の第２端およびパッドＰ２に電
気的に接続されており、抵抗Ｒ3の第２端は端子Ｂに電
気的に接続されている。
【０００５】トリミングの間に、デバイスの固有のアバ
ランシェ降伏特性を用いて、高電流パルスがパッドＰ１
からパッドＰ２に対して印加され、ダイオードＺ1が短
絡される。Ｚ1が短絡されると、ＲAC＝Ｒ1Ｒ4／（Ｒ1＋
Ｒ4）となる。さらに抵抗を調節するためには、電流パ
ルスがパッドＰ２からパッドＰ１へ印加され、ダイオー
ドＺ2が短絡されてＲAC＝１／（１／Ｒ1＋１／Ｒ4＋１
／Ｒ5）となる。
ランシェ降伏特性を用いて、高電流パルスがパッドＰ１
からパッドＰ２に対して印加され、ダイオードＺ1が短
絡される。Ｚ1が短絡されると、ＲAC＝Ｒ1Ｒ4／（Ｒ1＋
Ｒ4）となる。さらに抵抗を調節するためには、電流パ
ルスがパッドＰ２からパッドＰ１へ印加され、ダイオー
ドＺ2が短絡されてＲAC＝１／（１／Ｒ1＋１／Ｒ4＋１
／Ｒ5）となる。
【０００６】
【発明が解決しようとする課題】この種のトリミング機
構を用いることによって正確かつ効率的に利得を調節す
ることが可能であるが、必要とされる抵抗、ダイオード
およびパッドを形成するためにかなりの基板面積が消費
される。チャネル数が増大すると、必要とされるトリミ
ングは増加する。トリミングが増加することにより、素
子作製は、素子製造および較正テストの双方の面でより
複雑になる。さらに、複数個のチャネルに対するトリミ
ング要求は、トリムリンクに接続するために必要になる
プローブコンタクトの数、トリムリンクが連続している
ことを確認する必要、プローブコンタクトがクリーニン
グされるべき頻度、自動化されたテストに関して必要と
されるリレーの数、およびテストに必要とされる時間を
増大させる。
構を用いることによって正確かつ効率的に利得を調節す
ることが可能であるが、必要とされる抵抗、ダイオード
およびパッドを形成するためにかなりの基板面積が消費
される。チャネル数が増大すると、必要とされるトリミ
ングは増加する。トリミングが増加することにより、素
子作製は、素子製造および較正テストの双方の面でより
複雑になる。さらに、複数個のチャネルに対するトリミ
ング要求は、トリムリンクに接続するために必要になる
プローブコンタクトの数、トリムリンクが連続している
ことを確認する必要、プローブコンタクトがクリーニン
グされるべき頻度、自動化されたテストに関して必要と
されるリレーの数、およびテストに必要とされる時間を
増大させる。
【０００７】
【課題を解決するための手段】本発明は、マルチチャネ
ルアナログ集積回路を較正するために必要とされるトリ
ムリンクの数を低減する方法を提供する。この低減によ
り、従来技術に従って設計された共有チャネル回路にお
いて、トリムリンクをサポートする目的で通常用いられ
てきた回路基板面積を別途利用することが可能になる。
本発明の一実施例においては、マルチチャネル回路を構
成する複数個のチャネルのうちのわずか１つのチャネル
の利得を恒久的に較正するためにのみトリムリンクを調
節することを含む方法が提供されている。調節されたチ
ャネルは、その後、回路のうちの残りのチャネルの利得
を比較するリファレンスとして用いられる。それゆえ、
利得調節回路は、回路のうちの残りのチャネルに対して
供給される必要がない。それぞれのチャネルの利得を参
照チャネルの利得に一致させるために必要とあれる利得
を決定する較正係数は、この比較に従って生成される。
係数は、それぞれのチャネルから導出されたデータに関
して実行される計算に用いられるようにストアされるこ
とが望ましい。
ルアナログ集積回路を較正するために必要とされるトリ
ムリンクの数を低減する方法を提供する。この低減によ
り、従来技術に従って設計された共有チャネル回路にお
いて、トリムリンクをサポートする目的で通常用いられ
てきた回路基板面積を別途利用することが可能になる。
本発明の一実施例においては、マルチチャネル回路を構
成する複数個のチャネルのうちのわずか１つのチャネル
の利得を恒久的に較正するためにのみトリムリンクを調
節することを含む方法が提供されている。調節されたチ
ャネルは、その後、回路のうちの残りのチャネルの利得
を比較するリファレンスとして用いられる。それゆえ、
利得調節回路は、回路のうちの残りのチャネルに対して
供給される必要がない。それぞれのチャネルの利得を参
照チャネルの利得に一致させるために必要とあれる利得
を決定する較正係数は、この比較に従って生成される。
係数は、それぞれのチャネルから導出されたデータに関
して実行される計算に用いられるようにストアされるこ
とが望ましい。
【０００８】本発明の望ましい実施例には、全体として
マルチチャネル（Ｎ−チャネル）コーデックを構成して
いる複数個のアナログ／デジタル（Ａ／Ｄ）およびデジ
タル／アナログ（Ｄ／Ａ）コンバータおよびデジタルシ
グナルプロセッサが含まれる。Ｎ−チャネルコーデック
は、コーデックを構成しているそれぞれのコンバータに
含まれる単一のＡ／ＤあるいはＤ／Ａ部分に関してのみ
含まれている調節可能回路を有している。この単一の調
節可能なＡ／ＤおよびＤ／Ａコンバータ部分は、残りの
経路の利得を較正する較正係数を生成する基礎を提供す
る目的のために、調節可能な回路を利用して、ダイテス
トの段階で較正されることが望ましい。
マルチチャネル（Ｎ−チャネル）コーデックを構成して
いる複数個のアナログ／デジタル（Ａ／Ｄ）およびデジ
タル／アナログ（Ｄ／Ａ）コンバータおよびデジタルシ
グナルプロセッサが含まれる。Ｎ−チャネルコーデック
は、コーデックを構成しているそれぞれのコンバータに
含まれる単一のＡ／ＤあるいはＤ／Ａ部分に関してのみ
含まれている調節可能回路を有している。この単一の調
節可能なＡ／ＤおよびＤ／Ａコンバータ部分は、残りの
経路の利得を較正する較正係数を生成する基礎を提供す
る目的のために、調節可能な回路を利用して、ダイテス
トの段階で較正されることが望ましい。
【０００９】トリミング回路を供給する必要性をなくし
てマルチチャネルアナログ回路のそれぞれのチャネルを
調節する目的でテストを実行することの必要性をなくす
ことにより、多くの利点が実現される。例えば、通常必
要とされるプローブコンタクトおよびトリムリンクを除
去することによってデバイスの設計および較正が単純化
され、微細化に寄与する。製造コストおよびテスト時間
の双方における同一基準での低減は、特にチャネル数が
増大するにつれて、かなりのものとなる。調節されたリ
ファレンスチャネル（あるいは経路）は、回路の他の部
分によって用いられる正確な信号源あるいは既知のリフ
ァレンスとしても用いられる。
てマルチチャネルアナログ回路のそれぞれのチャネルを
調節する目的でテストを実行することの必要性をなくす
ことにより、多くの利点が実現される。例えば、通常必
要とされるプローブコンタクトおよびトリムリンクを除
去することによってデバイスの設計および較正が単純化
され、微細化に寄与する。製造コストおよびテスト時間
の双方における同一基準での低減は、特にチャネル数が
増大するにつれて、かなりのものとなる。調節されたリ
ファレンスチャネル（あるいは経路）は、回路の他の部
分によって用いられる正確な信号源あるいは既知のリフ
ァレンスとしても用いられる。
【００１０】
【発明の実施の形態】従来技術に係る抵抗トリミング技
法を用いたアナログ集積回路の単一のチャネルの較正に
よれば、そのチャネルの利得を例えば±２０ｍｄＢ以内
に実効的かつ正確に較正することが可能であることが示
されている。しかしながら、この種の較正は、複数個の
チャネルが構成されなければならない場合には厄介であ
り高コストである。本発明は、アナログ半導体回路の複
数個のチャネルを、まず従来技術に係る方法を用いて回
路内の１つの経路すなわちチャネルをトリミングし、次
いでそのトリミングされたチャネルをトリミングされて
いないチャネルを較正する係数を計算するために利用す
ることによって較正する方法を提供する。
法を用いたアナログ集積回路の単一のチャネルの較正に
よれば、そのチャネルの利得を例えば±２０ｍｄＢ以内
に実効的かつ正確に較正することが可能であることが示
されている。しかしながら、この種の較正は、複数個の
チャネルが構成されなければならない場合には厄介であ
り高コストである。本発明は、アナログ半導体回路の複
数個のチャネルを、まず従来技術に係る方法を用いて回
路内の１つの経路すなわちチャネルをトリミングし、次
いでそのトリミングされたチャネルをトリミングされて
いないチャネルを較正する係数を計算するために利用す
ることによって較正する方法を提供する。
【００１１】従来技術に係る単一のコーデック（例えば
AT&T Microelectronics（米国ペンシルバニア州アレン
タウン）によって製造されているＴ７５１３、Ｔ７５１
７、Ｔ７５７０、Ｔ５５７０およびＴ７５４８など）
は、コーデックのそれぞれのコンポーネントの許容範囲
をマッチさせるために、ウエハテストレベルでトリムリ
ンク回路を用いており、絶対精度として±１８０ｍｄＢ
を保証している。絶対精度という術語は、パッケージン
グ、温度および電源電圧の変動に起因するすべての偏差
を含む全体としての許容範囲を示している。
AT&T Microelectronics（米国ペンシルバニア州アレン
タウン）によって製造されているＴ７５１３、Ｔ７５１
７、Ｔ７５７０、Ｔ５５７０およびＴ７５４８など）
は、コーデックのそれぞれのコンポーネントの許容範囲
をマッチさせるために、ウエハテストレベルでトリムリ
ンク回路を用いており、絶対精度として±１８０ｍｄＢ
を保証している。絶対精度という術語は、パッケージン
グ、温度および電源電圧の変動に起因するすべての偏差
を含む全体としての許容範囲を示している。
【００１２】本発明の望ましい実施例の１つが、図２に
示されている、１６チャネルプログラマブルパルス符号
化変調（ＰＣＭ）コーデック１００である。コーデック
１００は、ＡＴ＆Ｔによって製造されているＴ７５３１
／３５チップセットによって実現されている。Ｔ７５３
１／３５チップセットは、Ｔ７５３１デジタルシグナル
プロセッサ（ＤＳＰ）１０２と、２つのＴ７５３５ ８
チャネルＡ／Ｄ−Ｄ／Ａコンバータ１０４、１０６とを
含んでいる。Ｔ７５３１／３５チップセットは、本明細
書において参照文献とされる、ＡＴ＆Ｔによって１９９
４年４月１５日に発行された暫定データシートにより詳
細に記述されている。（それぞれのＴ７５３５を含む）
コーデックのプログラマブル機能はチャネルあたりのも
のであり、それぞれ個別の送信／受信利得調節を含んで
いる。単一チャネルコーデックと同様、Ｔ７５３１／３
５チップセットにおいてチャネル毎に要求されるアナロ
グ利得精度は、Ａ／ＤあるいはＤ／Ａコンバータ方向の
それぞれにおいて、絶対精度でおよそ±１８０ｍｄＢ
（±２％）である。
示されている、１６チャネルプログラマブルパルス符号
化変調（ＰＣＭ）コーデック１００である。コーデック
１００は、ＡＴ＆Ｔによって製造されているＴ７５３１
／３５チップセットによって実現されている。Ｔ７５３
１／３５チップセットは、Ｔ７５３１デジタルシグナル
プロセッサ（ＤＳＰ）１０２と、２つのＴ７５３５ ８
チャネルＡ／Ｄ−Ｄ／Ａコンバータ１０４、１０６とを
含んでいる。Ｔ７５３１／３５チップセットは、本明細
書において参照文献とされる、ＡＴ＆Ｔによって１９９
４年４月１５日に発行された暫定データシートにより詳
細に記述されている。（それぞれのＴ７５３５を含む）
コーデックのプログラマブル機能はチャネルあたりのも
のであり、それぞれ個別の送信／受信利得調節を含んで
いる。単一チャネルコーデックと同様、Ｔ７５３１／３
５チップセットにおいてチャネル毎に要求されるアナロ
グ利得精度は、Ａ／ＤあるいはＤ／Ａコンバータ方向の
それぞれにおいて、絶対精度でおよそ±１８０ｍｄＢ
（±２％）である。
【００１３】本発明に係る１６チャネルプログラマブル
コーデック１００は、Ｔ７５３５８チャネルＡ／Ｄ−Ｄ
／Ａコンバータ１０４、１０６のそれぞれの１つのチャ
ネルのわずか一方向（Ａ／ＤあるいはＤ／Ａ経路）に対
してのみ高精度なトリミングが必要とされる、という新
しい特徴を有している。トリミングされた経路は、その
後、それぞれのコンバータに含まれる他の１５個のチャ
ネル経路を較正するために、ＤＳＰによってリファレン
スとして利用される。ＤＳＰ１０２は、出力信号を生成
する既知の電圧信号をそれぞれの経路に対して印加し、
トリミングされていない経路において生成された出力信
号をトリミングされた経路において生成された信号と比
較することによって、トリミングされていないチャネル
経路を較正する。トリミングされていないそれぞれの経
路を較正するために必要とされる実効利得がこのように
して決定される。ＤＳＰ１０２は、処理の間に用いられ
る付加係数としての利得を有することが望ましい。従来
技術に係るトリミング技法を用いると、それぞれのＴ７
５３５内の８個のチャネルのそれぞれを較正するため
に、５０のトリムリンクが必要であると推定される。そ
れぞれのコンバータ上に５０のトリムリンクを実現する
ために必要とされるかなりのチップ面積とプローブパッ
ドの数により、大量生産に関して製造上の問題が生じ得
る。このような問題は、本発明によって回避される。
コーデック１００は、Ｔ７５３５８チャネルＡ／Ｄ−Ｄ
／Ａコンバータ１０４、１０６のそれぞれの１つのチャ
ネルのわずか一方向（Ａ／ＤあるいはＤ／Ａ経路）に対
してのみ高精度なトリミングが必要とされる、という新
しい特徴を有している。トリミングされた経路は、その
後、それぞれのコンバータに含まれる他の１５個のチャ
ネル経路を較正するために、ＤＳＰによってリファレン
スとして利用される。ＤＳＰ１０２は、出力信号を生成
する既知の電圧信号をそれぞれの経路に対して印加し、
トリミングされていない経路において生成された出力信
号をトリミングされた経路において生成された信号と比
較することによって、トリミングされていないチャネル
経路を較正する。トリミングされていないそれぞれの経
路を較正するために必要とされる実効利得がこのように
して決定される。ＤＳＰ１０２は、処理の間に用いられ
る付加係数としての利得を有することが望ましい。従来
技術に係るトリミング技法を用いると、それぞれのＴ７
５３５内の８個のチャネルのそれぞれを較正するため
に、５０のトリムリンクが必要であると推定される。そ
れぞれのコンバータ上に５０のトリムリンクを実現する
ために必要とされるかなりのチップ面積とプローブパッ
ドの数により、大量生産に関して製造上の問題が生じ得
る。このような問題は、本発明によって回避される。
【００１４】Ｔ７５３５ ８チャネルコンバータ１０
４、１０６のブロック図が図３に示されている。コンバ
ータは、８チャネルのＡ／ＤおよびＤ／Ａセクションと
アナログハイブリッドおよびターミネーションが組み合
わされた部分１０８、オーバーサンプリングデータイン
ターフェース１１０、参照電圧１１２、および制御イン
ターフェース１１４を含んでいる。それぞれのコンバー
タの８個のチャネルは、オーバーサンプリングインター
フェース１１０と通信する。それぞれのチャネルのＡ／
Ｄ経路において生成されたデジタルデータは、多重化さ
れてインターフェース１１０を介してＤＳＰ１０２に送
られる。ＤＳＰ内で生成されたデータは多重化されてイ
ンターフェース１１０を介してＤ／Ａに送られる。制御
インターフェース１１４は、それぞれのコンバータの種
々の利得設定、ループバックおよびパワーダウンモード
をアクティベートする制御データをＤＳＰから受信す
る。参照電圧１１２は、第１チャネル経路較正によって
トリミングされたコンバータによって用いられる高精度
バンドギャップ参照電圧である。
４、１０６のブロック図が図３に示されている。コンバ
ータは、８チャネルのＡ／ＤおよびＤ／Ａセクションと
アナログハイブリッドおよびターミネーションが組み合
わされた部分１０８、オーバーサンプリングデータイン
ターフェース１１０、参照電圧１１２、および制御イン
ターフェース１１４を含んでいる。それぞれのコンバー
タの８個のチャネルは、オーバーサンプリングインター
フェース１１０と通信する。それぞれのチャネルのＡ／
Ｄ経路において生成されたデジタルデータは、多重化さ
れてインターフェース１１０を介してＤＳＰ１０２に送
られる。ＤＳＰ内で生成されたデータは多重化されてイ
ンターフェース１１０を介してＤ／Ａに送られる。制御
インターフェース１１４は、それぞれのコンバータの種
々の利得設定、ループバックおよびパワーダウンモード
をアクティベートする制御データをＤＳＰから受信す
る。参照電圧１１２は、第１チャネル経路較正によって
トリミングされたコンバータによって用いられる高精度
バンドギャップ参照電圧である。
【００１５】図４は、それぞれのコンバータ１０４、１
０６を構成している８個のチャネルのうちの１つのチャ
ネル１２０を模式的に示したブロック図である。チャネ
ル１２０は、可変利得増幅器Ｕ３とアンチエイリアシン
グフィルタＵ５とから構成される入力段１２４を有して
いる。アナログデータは入力段１２４において受信さ
れ、増幅されて濾波され、シグマ−デルタ（ΣΔ）Ａ／
Ｄコンバータ１２６に供給される。Ａ／Ｄコンバータに
よってアナログ入力からデジタルデータが生成（符号
化）され、（インターフェース１１０を介して）処理さ
れるためにＤＳＰ１０２に送られる。Ｄ／Ａコンバータ
１２８はＤＳＰ１０２から（インターフェース１１０を
介して）デジタルデータを受信し、アナログデータに変
換（復号化）する。（バンドギャップ）参照電圧１３０
は、Ａ／ＤおよびＤ／Ａコンバータ１２６、１２８にそ
れぞれ電気的に接続されている。参照電圧は、変化する
状況下でそれぞれの経路に関した最大電圧レベルを設定
するために用いられる。フィルタ１３２は、受信フィル
タＵ７および可変利得段Ｕ９を有している。アナログハ
イブリッド可変利得段１４０は、電気的にフィルタ１３
２に接続されており、加算器Ｕ１１、ハイブリッド利得
増幅器Ｕ１３および可変利得増幅器Ｕ１５を有してい
る。加算器Ｕ１１およびＵ１３、Ｕ１５の利得は、種々
のコーデック較正モードに関するループバック配置と同
様、ＤＳＰ１０２によって制御される。
０６を構成している８個のチャネルのうちの１つのチャ
ネル１２０を模式的に示したブロック図である。チャネ
ル１２０は、可変利得増幅器Ｕ３とアンチエイリアシン
グフィルタＵ５とから構成される入力段１２４を有して
いる。アナログデータは入力段１２４において受信さ
れ、増幅されて濾波され、シグマ−デルタ（ΣΔ）Ａ／
Ｄコンバータ１２６に供給される。Ａ／Ｄコンバータに
よってアナログ入力からデジタルデータが生成（符号
化）され、（インターフェース１１０を介して）処理さ
れるためにＤＳＰ１０２に送られる。Ｄ／Ａコンバータ
１２８はＤＳＰ１０２から（インターフェース１１０を
介して）デジタルデータを受信し、アナログデータに変
換（復号化）する。（バンドギャップ）参照電圧１３０
は、Ａ／ＤおよびＤ／Ａコンバータ１２６、１２８にそ
れぞれ電気的に接続されている。参照電圧は、変化する
状況下でそれぞれの経路に関した最大電圧レベルを設定
するために用いられる。フィルタ１３２は、受信フィル
タＵ７および可変利得段Ｕ９を有している。アナログハ
イブリッド可変利得段１４０は、電気的にフィルタ１３
２に接続されており、加算器Ｕ１１、ハイブリッド利得
増幅器Ｕ１３および可変利得増幅器Ｕ１５を有してい
る。加算器Ｕ１１およびＵ１３、Ｕ１５の利得は、種々
のコーデック較正モードに関するループバック配置と同
様、ＤＳＰ１０２によって制御される。
【００１６】図５は、図２のＤＳＰ１０２をより詳細に
示したブロック図である。ＤＳＰブロック１５５は、Ｄ
ＳＰエンジン１５０、ＤＳＰ ＲＯＭ１５２およびＤＳ
ＰＲＡＭ１５４を有している。デシメータ１５６および
インタポレータ１５８は、コンバータ１０４、１０６の
それぞれのオーバーサンプリングデータインターフェー
ス１１０から出力されるシグマ−デルタデジタルビット
ストリームを処理するためにＤＳＰブロック１５５と直
接通信する。デシメータおよびインタポレータは、それ
ぞれのチャネルとＤＳＰとの間のシリアルデータの時間
配置を同期させる時間スロット割り当て器ＴＳＡ１７２
と電気的に接続されている。システムＰＣＭインターフ
ェース１６０は、データ転送ブロック１６２およびμ−
Ｌａｗ／Ａ−Ｌａｗコンバータ１６４を有している。ク
ロックシンセサイザ１６６は、ＤＳＰおよびＡ／Ｄおよ
びＤ／Ａに対して必要とされる内部クロックのすべてを
システムインターフェースに供給されるクロック入力か
ら合成する。ジョイントアクセステストグループ（ＪＴ
ＡＧ）１７０インターフェースがテスト目的で含まれて
いる。ＪＴＡＧ１７０は、ＤＳＰブロック１５５と直接
通信する。マイクロコントロールインターフェース１６
８は、システムＰＣＭインターフェース１６０、ＤＳＰ
ブロック１５５、ＴＳＡ１７２およびＴ７５３５制御イ
ンターフェース１１４と通信する。Ｔ７５３５ ８チャ
ネルコンバータ１０４、１０６のそれぞれに対する利得
およびバランスネットワーク設定、終端インピーダンス
設定、パワーアップ／パワーダウンコマンド、時間スロ
ット割り当て、デジタルループバック設定およびコマン
ドは、マイクロコントロールインターフェース１６８を
通じて供給される。
示したブロック図である。ＤＳＰブロック１５５は、Ｄ
ＳＰエンジン１５０、ＤＳＰ ＲＯＭ１５２およびＤＳ
ＰＲＡＭ１５４を有している。デシメータ１５６および
インタポレータ１５８は、コンバータ１０４、１０６の
それぞれのオーバーサンプリングデータインターフェー
ス１１０から出力されるシグマ−デルタデジタルビット
ストリームを処理するためにＤＳＰブロック１５５と直
接通信する。デシメータおよびインタポレータは、それ
ぞれのチャネルとＤＳＰとの間のシリアルデータの時間
配置を同期させる時間スロット割り当て器ＴＳＡ１７２
と電気的に接続されている。システムＰＣＭインターフ
ェース１６０は、データ転送ブロック１６２およびμ−
Ｌａｗ／Ａ−Ｌａｗコンバータ１６４を有している。ク
ロックシンセサイザ１６６は、ＤＳＰおよびＡ／Ｄおよ
びＤ／Ａに対して必要とされる内部クロックのすべてを
システムインターフェースに供給されるクロック入力か
ら合成する。ジョイントアクセステストグループ（ＪＴ
ＡＧ）１７０インターフェースがテスト目的で含まれて
いる。ＪＴＡＧ１７０は、ＤＳＰブロック１５５と直接
通信する。マイクロコントロールインターフェース１６
８は、システムＰＣＭインターフェース１６０、ＤＳＰ
ブロック１５５、ＴＳＡ１７２およびＴ７５３５制御イ
ンターフェース１１４と通信する。Ｔ７５３５ ８チャ
ネルコンバータ１０４、１０６のそれぞれに対する利得
およびバランスネットワーク設定、終端インピーダンス
設定、パワーアップ／パワーダウンコマンド、時間スロ
ット割り当て、デジタルループバック設定およびコマン
ドは、マイクロコントロールインターフェース１６８を
通じて供給される。
【００１７】製造直後のテストにおいて、それぞれのＴ
７５３５コンバータ１０４、１０６の第１チャネルの１
つの経路（例えばＤ／Ａ１）と参照電圧とが、従来技術
に係るトリミング技法によって較正される。但し、正確
なトリミングを行なう経路の選択はＤ／Ａ経路に限定さ
れている訳ではない。Ａ／Ｄ経路、例えばＡ／Ｄ１、
が、それぞれのコンバータ内でのリファレンスとして用
いられ得るが、このような修正は本発明の範疇に含まれ
ている。第１チャネル経路のトリミング手段は当業者に
は公知である。
７５３５コンバータ１０４、１０６の第１チャネルの１
つの経路（例えばＤ／Ａ１）と参照電圧とが、従来技術
に係るトリミング技法によって較正される。但し、正確
なトリミングを行なう経路の選択はＤ／Ａ経路に限定さ
れている訳ではない。Ａ／Ｄ経路、例えばＡ／Ｄ１、
が、それぞれのコンバータ内でのリファレンスとして用
いられ得るが、このような修正は本発明の範疇に含まれ
ている。第１チャネル経路のトリミング手段は当業者に
は公知である。
【００１８】コーデックに電源が供給されると、ＤＳＰ
１０２は初期化を行なって較正ルーチン、すなわちそれ
ぞれのコンバータ１０４、１０６の残りのチャネルのそ
れぞれを較正する手続き、を制御する。これを実現する
１つの方法は、ＤＳＰによって生成された既知の電圧信
号を供給し、トリミングされたＤ／Ａ経路（すなわちＤ
／Ａ１）に供給することである。その結果得られるアナ
ログ信号は、回路を経由してＡ／Ｄ入力経路のそれぞれ
に対して（ルーティングによって）供給される。適切な
インバンド波形が、リファレンス入力として用いられる
ように生成される。トリミングされていないチャネル経
路のデジタル出力のそれぞれが、理想的なＡ／Ｄによっ
て生成される出力の期待値と比較される。トリミングさ
れていないチャネル経路を理想的な経路に対して較正す
るために必要とされる利得が生成され、望ましくはＤＳ
Ｐ１０２中にストアされる。
１０２は初期化を行なって較正ルーチン、すなわちそれ
ぞれのコンバータ１０４、１０６の残りのチャネルのそ
れぞれを較正する手続き、を制御する。これを実現する
１つの方法は、ＤＳＰによって生成された既知の電圧信
号を供給し、トリミングされたＤ／Ａ経路（すなわちＤ
／Ａ１）に供給することである。その結果得られるアナ
ログ信号は、回路を経由してＡ／Ｄ入力経路のそれぞれ
に対して（ルーティングによって）供給される。適切な
インバンド波形が、リファレンス入力として用いられる
ように生成される。トリミングされていないチャネル経
路のデジタル出力のそれぞれが、理想的なＡ／Ｄによっ
て生成される出力の期待値と比較される。トリミングさ
れていないチャネル経路を理想的な経路に対して較正す
るために必要とされる利得が生成され、望ましくはＤＳ
Ｐ１０２中にストアされる。
【００１９】次いで、トリミングされていないＤ／Ａ経
路を較正する目的で、デジタル的に生成された信号がそ
れぞれのＤ／Ａ入力に印加される。デジタルリファレン
ス信号に応答して生成されて出力された信号が、ループ
バックモードを介して、それぞれのチャネルの対応す
る、較正済みのＡ／Ｄ入力経路に対して供給される。そ
の後、ＤＳＰ１０２は、（ＤＳＰに対して供給された）
それぞれのＡ／Ｄ出力で応答して生成されたレスポンス
を比較して等値し、それに従ってそれぞれのチャネルに
対するＤ／Ａ利得を調節する。期待される出力（較正の
ターゲット）は既知である。なぜなら、ＤＳＰはＤ／Ａ
に対して供給された信号を生成し、受信されたＤ／Ａ信
号をＤ／Ａ入力において生成されたデジタル信号と比較
するからである。それによって、あらゆるＤ／Ａ経路利
得誤差が調節されて補償される。既知の較正係数はスト
アされてその後利用される。
路を較正する目的で、デジタル的に生成された信号がそ
れぞれのＤ／Ａ入力に印加される。デジタルリファレン
ス信号に応答して生成されて出力された信号が、ループ
バックモードを介して、それぞれのチャネルの対応す
る、較正済みのＡ／Ｄ入力経路に対して供給される。そ
の後、ＤＳＰ１０２は、（ＤＳＰに対して供給された）
それぞれのＡ／Ｄ出力で応答して生成されたレスポンス
を比較して等値し、それに従ってそれぞれのチャネルに
対するＤ／Ａ利得を調節する。期待される出力（較正の
ターゲット）は既知である。なぜなら、ＤＳＰはＤ／Ａ
に対して供給された信号を生成し、受信されたＤ／Ａ信
号をＤ／Ａ入力において生成されたデジタル信号と比較
するからである。それによって、あらゆるＤ／Ａ経路利
得誤差が調節されて補償される。既知の較正係数はスト
アされてその後利用される。
【００２０】前述されているように、Ｄ／Ａ１の代わり
にＡ／Ｄ１から較正を開始することが、例えば較正時間
を改善する必要という観点からは賢明である場合があ
る。他のトリミングされていないＡ／Ｄ経路の比較をす
るために用いられるＡ／Ｄ１信号は、明示的に生成され
る必要はない。これは、コンバータ１０４、１０６によ
って、単純に２つのＤＣ電圧間を交互に切り替えること
によって生成され得る。すべてのトリミングされていな
いＡ／Ｄ経路の出力信号はトリミングされた経路の出力
信号とＤＳＰ１０２によって比較され、対応する較正係
数が計算されてストアされる。その後、それぞれのＤ／
Ａ出力経路がループバックを介して自身のＡ／Ｄ入力経
路に接続される。ＤＳＰはある電圧信号のデジタル表現
をそれぞれのＤ／Ａ入力に供給し、そのチャネルのＡ／
Ｄ出力信号を期待される信号レベルと比較する。その
後、Ｄ／Ａ較正係数が比較に基づいて計算され、望まし
くはストアされる。
にＡ／Ｄ１から較正を開始することが、例えば較正時間
を改善する必要という観点からは賢明である場合があ
る。他のトリミングされていないＡ／Ｄ経路の比較をす
るために用いられるＡ／Ｄ１信号は、明示的に生成され
る必要はない。これは、コンバータ１０４、１０６によ
って、単純に２つのＤＣ電圧間を交互に切り替えること
によって生成され得る。すべてのトリミングされていな
いＡ／Ｄ経路の出力信号はトリミングされた経路の出力
信号とＤＳＰ１０２によって比較され、対応する較正係
数が計算されてストアされる。その後、それぞれのＤ／
Ａ出力経路がループバックを介して自身のＡ／Ｄ入力経
路に接続される。ＤＳＰはある電圧信号のデジタル表現
をそれぞれのＤ／Ａ入力に供給し、そのチャネルのＡ／
Ｄ出力信号を期待される信号レベルと比較する。その
後、Ｄ／Ａ較正係数が比較に基づいて計算され、望まし
くはストアされる。
【００２１】較正の改善が、トリミングされたＡ／Ｄ１
経路を介してＤ／Ａ出力信号を個別にルーティングする
ことによっても実現され得るということは企図されてい
る。しかしながら、この種の方式を用いる場合には、そ
れがもたらすルーティングおよびテスト時間の増大に充
分注意する必要がある。ＤＳＰ１０２によって生成され
る信号の周波数を制限する意図はないが、１．０２ｋＨ
ｚの正弦波がスルーレート歪みに起因する効果を最小に
する、ということが見い出されており、前述された本発
明の実施例においても用いられる。
経路を介してＤ／Ａ出力信号を個別にルーティングする
ことによっても実現され得るということは企図されてい
る。しかしながら、この種の方式を用いる場合には、そ
れがもたらすルーティングおよびテスト時間の増大に充
分注意する必要がある。ＤＳＰ１０２によって生成され
る信号の周波数を制限する意図はないが、１．０２ｋＨ
ｚの正弦波がスルーレート歪みに起因する効果を最小に
する、ということが見い出されており、前述された本発
明の実施例においても用いられる。
【００２２】図６は、本発明に係るコーデック１００の
チャネルを較正する１つの方法を示した流れ図である。
この方法は、１つのチャネル、すなわち４番目のチャネ
ルの経路Ｄ／Ａ４、が、ウエハプローブの段階で利得を
調節するようにトリミングされていることを仮定してい
る。それゆえ、チャネル４のトリミングされた経路Ｄ／
Ａ４に関する係数は１に規格化されている。他のチャネ
ルに対する係数は、予め構成されたチャネルＤ／Ａ４の
規格化された利得に相対的なものとして生成される。
チャネルを較正する１つの方法を示した流れ図である。
この方法は、１つのチャネル、すなわち４番目のチャネ
ルの経路Ｄ／Ａ４、が、ウエハプローブの段階で利得を
調節するようにトリミングされていることを仮定してい
る。それゆえ、チャネル４のトリミングされた経路Ｄ／
Ａ４に関する係数は１に規格化されている。他のチャネ
ルに対する係数は、予め構成されたチャネルＤ／Ａ４の
規格化された利得に相対的なものとして生成される。
【００２３】図６のブロック１８０は、コンバータ１０
４、１０６のリセット、およびそれぞれのコンバータの
オーバーサンプリングデータインターフェース１１０の
同期、を含むステップを表している。ＤＳＰ１０２は、
ブロック１８０によって表現されているタスクを実行す
る。ブロック１８２によって表現されている次のステッ
プは、それぞれのチャネルのパワーオンを要求する。こ
のことを実現するために、それぞれのコンバータ１０
４、１０６の制御レジスタ（図示せず）におけるすべて
のデータビットが、それぞれのチャネルに関してＤＳＰ
１０２によってゼロにセットされる。ブロック１８４
は、制御レジスタの較正ビットのそれぞれが１にセット
され、それぞれのＤ／Ａ４の出力がそれぞれのＡ／Ｄ経
路の入力に対して接続されるステップを表わしている。
それぞれの較正ビットは、それぞれのコンバータ内のチ
ャネルに対応する。
４、１０６のリセット、およびそれぞれのコンバータの
オーバーサンプリングデータインターフェース１１０の
同期、を含むステップを表している。ＤＳＰ１０２は、
ブロック１８０によって表現されているタスクを実行す
る。ブロック１８２によって表現されている次のステッ
プは、それぞれのチャネルのパワーオンを要求する。こ
のことを実現するために、それぞれのコンバータ１０
４、１０６の制御レジスタ（図示せず）におけるすべて
のデータビットが、それぞれのチャネルに関してＤＳＰ
１０２によってゼロにセットされる。ブロック１８４
は、制御レジスタの較正ビットのそれぞれが１にセット
され、それぞれのＤ／Ａ４の出力がそれぞれのＡ／Ｄ経
路の入力に対して接続されるステップを表わしている。
それぞれの較正ビットは、それぞれのコンバータ内のチ
ャネルに対応する。
【００２４】次のステップにおいては、４番目のチャネ
ル（経路Ｄ／Ａ４）に対して０ｄｂｍ０のデジタル正弦
波が供給される（ブロック１８６）。本発明の望ましい
実施例においては、この０ｄｂｍ０デジタル正弦波は１
０２０Ｈｚのアナログ正弦波信号を生成し、ＶＲＰ出力
においておよそ０．９８３Ｖｒｍｓの信号を供給する。
この出力信号は、それぞれのＡ／Ｄ入力に供給される。
それぞれのＡ／Ｄチャネル出力（それぞれの送信シグマ
−デルタビットストリーム）における信号振幅が測定さ
れ、期待される値に対して比較される（ブロック１８
８）。期待される値は、内部利得が誤差フリーであると
いう仮定に基づいて計算される。その後、それぞれのＡ
／Ｄチャネル経路に関して利得係数が計算される（ブロ
ック１９０）。
ル（経路Ｄ／Ａ４）に対して０ｄｂｍ０のデジタル正弦
波が供給される（ブロック１８６）。本発明の望ましい
実施例においては、この０ｄｂｍ０デジタル正弦波は１
０２０Ｈｚのアナログ正弦波信号を生成し、ＶＲＰ出力
においておよそ０．９８３Ｖｒｍｓの信号を供給する。
この出力信号は、それぞれのＡ／Ｄ入力に供給される。
それぞれのＡ／Ｄチャネル出力（それぞれの送信シグマ
−デルタビットストリーム）における信号振幅が測定さ
れ、期待される値に対して比較される（ブロック１８
８）。期待される値は、内部利得が誤差フリーであると
いう仮定に基づいて計算される。その後、それぞれのＡ
／Ｄチャネル経路に関して利得係数が計算される（ブロ
ック１９０）。
【００２５】次のステップは、ＤＳＰ１０２が、コンバ
ータ１０４、１０６内において、それぞれのＤ／Ａ出力
をループバックにセットすることを要求する（４番目の
チャネルの駆動はオプションである）（ブロック１９
２）。ブロック１９４においては、それぞれのチャネル
がＰＣＭ０ｄＢｍデジタル正弦波によって駆動される。
ブロック１９６においては、それぞれのＡ／Ｄチャネル
１２８（図４）出力における信号振幅が測定され、測定
された値が参照値、すなわち４番目のチャネルの規格化
された参照すなわち期待値と比較される。
ータ１０４、１０６内において、それぞれのＤ／Ａ出力
をループバックにセットすることを要求する（４番目の
チャネルの駆動はオプションである）（ブロック１９
２）。ブロック１９４においては、それぞれのチャネル
がＰＣＭ０ｄＢｍデジタル正弦波によって駆動される。
ブロック１９６においては、それぞれのＡ／Ｄチャネル
１２８（図４）出力における信号振幅が測定され、測定
された値が参照値、すなわち４番目のチャネルの規格化
された参照すなわち期待値と比較される。
【００２６】その後、ＤＳＰ１０２において、それぞれ
のＤ／Ａ経路に関する利得修正係数がＡ／Ｄ較正係数を
用いて計算される（ブロック１９８）。定義から、チャ
ネル４の係数は１である。ステップ２００においては、
ＤＳＰが較正係数を、それらが許容される範囲内にある
か否かを決定するためにテストする。許容範囲外にある
場合には、較正が失敗したことを表わす、そのチャネル
に対応するフラグがＤＳＰ内において生成される。すべ
てのチャネルの利得が許容範囲内（例えば０．９７５か
ら１．０２５）に入るように較正され得た、ということ
が決定された場合には、それぞれのチャネルから導出さ
れたデータを処理する間に利用される目的で、対応する
較正係数がＤＳＰ１０２によってストアされる。
のＤ／Ａ経路に関する利得修正係数がＡ／Ｄ較正係数を
用いて計算される（ブロック１９８）。定義から、チャ
ネル４の係数は１である。ステップ２００においては、
ＤＳＰが較正係数を、それらが許容される範囲内にある
か否かを決定するためにテストする。許容範囲外にある
場合には、較正が失敗したことを表わす、そのチャネル
に対応するフラグがＤＳＰ内において生成される。すべ
てのチャネルの利得が許容範囲内（例えば０．９７５か
ら１．０２５）に入るように較正され得た、ということ
が決定された場合には、それぞれのチャネルから導出さ
れたデータを処理する間に利用される目的で、対応する
較正係数がＤＳＰ１０２によってストアされる。
【００２７】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。本明細書においては、本発明は、
望ましい実施例である、Ｔ７５３１／３５チップセット
によって構成された１６チャネルコーデック１００を特
に参照して記述されている。しかしながら、本発明は複
数個のチャネル（すなわち複製回路）を有するように構
成されたあらゆるデバイスに対して適用可能であり、デ
バイス内に含まれている回路のトリミングが最小で済む
という利点を有している。デバイスには、例えば、複製
回路の較正、および較正係数の生成、ストアおよび利用
が可能な、マイクロコントローラ、ＡＳＩＣ、ＰＧＡあ
るいは同様の回路が含まれていることのみが必要であ
る。ある場合には、正弦波の代わりに矩形波あるいは他
の波形（デジタルあるいはアナログ）が用いられること
によってロジックが単純化され得る。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。本明細書においては、本発明は、
望ましい実施例である、Ｔ７５３１／３５チップセット
によって構成された１６チャネルコーデック１００を特
に参照して記述されている。しかしながら、本発明は複
数個のチャネル（すなわち複製回路）を有するように構
成されたあらゆるデバイスに対して適用可能であり、デ
バイス内に含まれている回路のトリミングが最小で済む
という利点を有している。デバイスには、例えば、複製
回路の較正、および較正係数の生成、ストアおよび利用
が可能な、マイクロコントローラ、ＡＳＩＣ、ＰＧＡあ
るいは同様の回路が含まれていることのみが必要であ
る。ある場合には、正弦波の代わりに矩形波あるいは他
の波形（デジタルあるいはアナログ）が用いられること
によってロジックが単純化され得る。
【００２８】
【発明の効果】以上述べたごとく、本発明によれば、マ
ルチチャネルアナログ集積回路を較正するために必要と
されるトリムリンクの数を低減する方法およびその方法
に従って作製されたアナログ集積回路が提供される。
ルチチャネルアナログ集積回路を較正するために必要と
されるトリムリンクの数を低減する方法およびその方法
に従って作製されたアナログ集積回路が提供される。
【図１】従来技術に係るトリミングプロセスにおいて用
いられるアナログ集積回路の一部を示した図である。
いられるアナログ集積回路の一部を示した図である。
【図２】本発明に係るマルチチャネルアナログ集積回路
の望ましい実施例を示すブロック図である。
の望ましい実施例を示すブロック図である。
【図３】図２に示された回路に含まれる８チャネルコン
バータのブロック図である。
バータのブロック図である。
【図４】図３に示された８チャネルコンバータの単一信
号処理チャネルを示す図である。
号処理チャネルを示す図である。
【図５】図２に示された回路に含まれるデジタルシグナ
ルプロセッサのブロック図である。
ルプロセッサのブロック図である。
【図６】本発明に係るプロセスを実行するために必要と
されるステップを識別する流れ図である。
されるステップを識別する流れ図である。
１００ コーデック １０２ デジタルシグナルプロセッサ １０４、１０６ ８チャネルＡ／Ｄ−Ｄ／Ａコンバータ １０８ ８チャネルＡ／Ｄ−Ｄ／Ａアナログハイブリッ
ドおよびターミネーション １１０ オーバーサンプリングデータインターフェース １１２ 参照電圧 １１４ 制御インターフェース １２０ チャネル １２４ 入力段 １２６ シグマ−デルタＡ／Ｄコンバータ １２８ Ｄ／Ａコンバータ １３０ 参照電圧 １３２ フィルタ １４０ アナログハイブリッド可変利得段 １５０ デジタルシグナルプロセシングエンジン １５２ ＤＳＰ ＲＯＭ １５４ ＤＳＰ ＲＡＭ １５５ ＤＳＰブロック １５６ デシメータ １５８ インタポレータ １６０ システムＰＣＭインターフェース １６２ データ転送 １６４ μ／Ａ−Ｌａｗコンバータ １６６ ＰＬＬクロックシンセサイザ １６８ マイクロコントロールインターフェース １７０ Ｊ ＴＡＧ １７２ 時間スロット割り当て器
ドおよびターミネーション １１０ オーバーサンプリングデータインターフェース １１２ 参照電圧 １１４ 制御インターフェース １２０ チャネル １２４ 入力段 １２６ シグマ−デルタＡ／Ｄコンバータ １２８ Ｄ／Ａコンバータ １３０ 参照電圧 １３２ フィルタ １４０ アナログハイブリッド可変利得段 １５０ デジタルシグナルプロセシングエンジン １５２ ＤＳＰ ＲＯＭ １５４ ＤＳＰ ＲＡＭ １５５ ＤＳＰブロック １５６ デシメータ １５８ インタポレータ １６０ システムＰＣＭインターフェース １６２ データ転送 １６４ μ／Ａ−Ｌａｗコンバータ １６６ ＰＬＬクロックシンセサイザ １６８ マイクロコントロールインターフェース １７０ Ｊ ＴＡＧ １７２ 時間スロット割り当て器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート ヘンリー ヴァイデン アメリカ合衆国，18103 ペンシルヴァニ ア，アレンタウン，グリック アヴェニュ ー 1116
Claims (18)
- 【請求項１】 Ｎ個のチャネルと、当該Ｎ個のチャネル
のそれぞれの利得を制御する制御回路とを有するマルチ
チャネルアナログデバイス内のチャネル利得を較正する
方法において、 （ａ）第１チャネルの利得を前記デバイスにおいてベー
スリファレンスとして用いられるように較正する目的で
第１チャネル内のコンポーネントを調節する調節ステッ
プと、 （ｂ）デバイス初期化の際に第２ないし第Ｎチャネル内
の利得を前記ベースリファレンスに対する相対値として
決定する決定ステップと、 （ｃ）前記第２ないし第Ｎチャネルを較正する目的で前
記決定に従って利得修正係数を自動的に生成する自動生
成ステップとからなることを特徴とするアナログデバイ
ス較正方法。 - 【請求項２】 前記調節ステップは、前記第１チャネル
内のコンポーネントを正確にトリミングするステップを
含むことを特徴とする請求項１の方法。 - 【請求項３】 前記自動生成ステップは、前記修正係数
をストアするステップを含むことを特徴とする請求項１
の方法。 - 【請求項４】 前記決定ステップは、前記Ｎ個のチャネ
ルのそれぞれにテスト信号を供給し、前記第２ないし第
Ｎチャネル内で生成された出力信号を前記第１チャネル
内で生成された出力信号と比較するステップを含むこと
を特徴とする請求項１の方法。 - 【請求項５】 前記決定ステップは、既知のテスト信号
をインバンド周波数で供給するステップを含むことを特
徴とする請求項４の方法。 - 【請求項６】 前記デバイスが、デジタルシグナルプロ
セッサ（ＤＳＰ）およびＮチャネルアナログ／デジタル
（Ａ／Ｄ）−デジタル／アナログ（Ｄ／Ａ）コンバータ
を有するコーデックであることを特徴とする請求項１の
方法。 - 【請求項７】 前記調節ステップが、前記第１チャネル
の第１Ａ／Ｄコンバータチャネル方向および第２Ｄ／Ａ
コンバータチャネル方向のうちの一方の利得を表す第１
信号を決定するステップをさらに有することを特徴とす
る請求項６の方法。 - 【請求項８】 前記決定ステップが、前記決定されたコ
ンバータチャネル方向の第２ないし第Ｎ信号を生成し、
当該信号を前記第２ないし第Ｎチャネルの決定されなか
ったコンバータチャネル方向のそれぞれに出力するステ
ップをさらに有することを特徴とする請求項７の方法。 - 【請求項９】 前記ＤＳＰ内で前記利得修正係数のそれ
ぞれが所定の範囲内であるかを決定するステップをさら
に有することを特徴とする請求項１の方法。 - 【請求項１０】 Ｎ個のチャネルを有するアナログ集積
回路において、当該Ｎ個のチャネルのうちの第１チャネ
ル内のコンポーネントが当該第１チャネル内の対応する
利得をフィックスする目的でウエハプローブテストの段
階で正確に調節されており、前記回路が、 （ａ）Ｎ個のチャネルのそれぞれにおいて第１ないし第
Ｎ出力信号を生成する手段と、 （ｂ）前記Ｎ個のチャネルのそれぞれに関連する相対利
得を決定する目的で前記出力信号を比較する利得決定手
段と、 （ｃ）決定された相対利得に応答してそれぞれのチャネ
ルにおける利得を正規化する際に用いられる較正係数を
生成する較正手段とからなることを特徴とするアナログ
集積回路。 - 【請求項１１】 前記較正係数をストアするストレージ
手段をさらに有することを特徴とする請求項１０の回
路。 - 【請求項１２】 前記Ｎ個のチャネルのそれぞれが、Ａ
／Ｄコンバータ経路およびＤ／Ａコンバータ経路を有す
ることを特徴とする請求項１０の回路。 - 【請求項１３】 前記第１出力信号が前記第１チャネル
のＡ／Ｄ経路内で生成され、前記第１チャネルの前記Ｄ
／Ａ経路が前記第１出力信号に応答することを特徴とす
る請求項１２の回路。 - 【請求項１４】 前記第１出力信号が前記第１チャネル
のＤ／Ａ経路に関して生成され、前記第１チャネルの前
記Ａ／Ｄ経路が前記第１出力信号に応答していることを
特徴とする請求項１２の回路。 - 【請求項１５】 デジタルシグナルプロセッサを含むこ
とを特徴とする請求項１０の回路。 - 【請求項１６】 Ｎ個のチャネルを有するコーデックに
おいて、当該Ｎ個のチャネルのそれぞれがＡ／Ｄおよび
Ｄ／Ａ経路を有しており、当該複数個のＡ／Ｄ経路のう
ちの１つの利得がコーデック製造の際のトリミングによ
って較正されており、前記コーデックが、さらに、 （ａ）複数個のＤ／Ａ経路に対してデジタル較正信号を
供給する手段と、 （ｂ）Ｎ個のＤ／Ａ経路のそれぞれにおいて前記デジタ
ル較正信号に応答して生成された信号を較正されたＡ／
Ｄ経路への入力として順次供給する第１ループバック手
段と、 （ｃ）前記順次供給に応答して生成されたＡ／Ｄ経路出
力信号を順次評価することにより、Ｎ個のＤ／Ａ経路の
較正係数を順次決定する第１手段と、 （ｄ）前記Ｄ／Ａ経路のそれぞれからのアナログ較正信
号を前記Ａ／Ｄ経路のそれぞれに対して供給する第２ル
ープバック手段と、 （ｅ）前記アナログ較正信号に応答して生成されたＮ個
のＡ／Ｄ経路出力信号を評価することにより、第２ない
し第Ｎ Ａ／Ｄ経路較正係数を決定する第２手段とから
なることを特徴とするコーデック。 - 【請求項１７】 Ｎ個のチャネルを有するコーデックに
おいて、当該Ｎ個のチャネルのそれぞれがＡ／Ｄおよび
Ｄ／Ａ経路を有しており、当該複数個のＡ／Ｄ経路のう
ちの１つの利得がコーデック製造の際のトリミングによ
って較正されており、前記コーデックが、さらに、 （ａ）Ｎ個のＡ／Ｄ経路に対してアナログ較正信号を供
給するアナログ手段と、 （ｂ）前記アナログ信号に応
答して（Ｎ−１）個の較正されていないＡ／Ｄ経路にお
いて生成された（Ｎ−１）個のＡ／Ｄ経路出力信号を較
正されたＡ／Ｄ経路において生成された信号と比較する
ことにより、Ａ／Ｄ利得修正係数を決定する第１比較手
段と、 （ｃ）前記Ｎ個のＤ／Ａ経路のそれぞれに対してデジタ
ル較正信号を供給するデジタル手段と、 （ｄ）前記デジタル較正信号に応答してＮ個のＤ／Ａ経
路において生成されたアナログ信号をそれぞれ前記Ｎ個
のＡ／Ｄ経路に供給する手段と、 （ｅ）前記Ｎ個のＡ／Ｄ経路において生成されたＮ個の
デジタル信号を比較することにより、Ｎ個のＤ／Ａ較正
係数を決定する第２比較手段とからなることを特徴とす
るコーデック。 - 【請求項１８】 Ｎ個のチャネルを有するコーデックに
おいて、当該Ｎ個のチャネルのそれぞれがＡ／Ｄおよび
Ｄ／Ａ経路を有しており、当該複数個のＤ／Ａ経路のう
ちの１つの利得がコーデック製造の際のトリミングによ
って較正されており、前記コーデックが、さらに、 （ａ）前記トリミングされたＤ／Ａ経路においてアンロ
グ較正信号を生成し、当該アナログ較正信号をＮ個のＡ
／Ｄ経路に供給する手段と、 （ｂ）前記アナログ較正信号に応答してＮ個のＡ／Ｄ経
路において生成された信号を比較することにより、Ａ／
Ｄ経路較正係数を決定する手段と、 （ｃ）デジタル信号をＤ／Ａ入力のそれぞれに対して供
給しつつＮ個のＤ／Ａ経路出力信号をＮ個のＡ／Ｄ経路
入力に対して伝達する第２ループバック手段と、 （ｄ）前記Ａ／Ｄ経路において生成された信号に応答し
て当該Ａ／Ｄ経路において生成された信号を比較するこ
とにより、Ｄ／Ａ較正係数を決定する手段とからなるこ
とを特徴とするコーデック。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US329590 | 1994-10-26 | ||
| US08/329,590 US5596322A (en) | 1994-10-26 | 1994-10-26 | Reducing the number of trim links needed on multi-channel analog integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279720A true JPH08279720A (ja) | 1996-10-22 |
Family
ID=23286126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299287A Pending JPH08279720A (ja) | 1994-10-26 | 1995-10-25 | アナログデバイス較正方法、アナログ集積回路およびコーデック |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5596322A (ja) |
| EP (1) | EP0709968A1 (ja) |
| JP (1) | JPH08279720A (ja) |
| KR (1) | KR960016158A (ja) |
| TW (1) | TW283282B (ja) |
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| US7719993B2 (en) | 2004-12-30 | 2010-05-18 | Intel Corporation | Downlink transmit beamforming |
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1994
- 1994-10-26 US US08/329,590 patent/US5596322A/en not_active Expired - Lifetime
-
1995
- 1995-09-08 TW TW084109431A patent/TW283282B/zh active
- 1995-10-18 EP EP95307431A patent/EP0709968A1/en not_active Withdrawn
- 1995-10-25 KR KR1019950037032A patent/KR960016158A/ko not_active Application Discontinuation
- 1995-10-25 JP JP7299287A patent/JPH08279720A/ja active Pending
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| EP0709968A1 (en) | 1996-05-01 |
| US5596322A (en) | 1997-01-21 |
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