JPH08279707A - ラットレース回路 - Google Patents
ラットレース回路Info
- Publication number
- JPH08279707A JPH08279707A JP10459295A JP10459295A JPH08279707A JP H08279707 A JPH08279707 A JP H08279707A JP 10459295 A JP10459295 A JP 10459295A JP 10459295 A JP10459295 A JP 10459295A JP H08279707 A JPH08279707 A JP H08279707A
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- Japan
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- port
- impedance
- ports
- rat race
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Abstract
(57)【要約】 （修正有）
【目的】 入力インピーダンスと出力インピーダンスと
が同一のため高インピーダンスの回路素子と接続する場
合、大きなインピーダンス整合回路が必要になるという
問題を解決する。 【構成】 入力インピーダンスと二分配される出力イン
ピーダンスを任意の実数比で設定する構成とする。入力
ポート１およびアイソレーションポート４のインピーダ
ンスをＲＳに設定し、出力ポート２および出力ポート３
のインピーダンスをＲ１に設定する。ポート１〜２間、
ポート２〜４間、ポート４〜３間は、中心周波数の１／
４波長でそれぞれ特性インピーダンスが√（２×Ｒｓ×
Ｒ１）となり、ポート１〜３間が同一の特性インピーダ
ンス√（２×Ｒｓ×Ｒ１）で中心周波数の３／４波長と
なり、同振幅逆位相出力とポート４のアイソレーション
の条件を満たすことができ、入力インピーダンスと出力
インピーダンスの異なるラットレース回路を実現でき
る。
が同一のため高インピーダンスの回路素子と接続する場
合、大きなインピーダンス整合回路が必要になるという
問題を解決する。 【構成】 入力インピーダンスと二分配される出力イン
ピーダンスを任意の実数比で設定する構成とする。入力
ポート１およびアイソレーションポート４のインピーダ
ンスをＲＳに設定し、出力ポート２および出力ポート３
のインピーダンスをＲ１に設定する。ポート１〜２間、
ポート２〜４間、ポート４〜３間は、中心周波数の１／
４波長でそれぞれ特性インピーダンスが√（２×Ｒｓ×
Ｒ１）となり、ポート１〜３間が同一の特性インピーダ
ンス√（２×Ｒｓ×Ｒ１）で中心周波数の３／４波長と
なり、同振幅逆位相出力とポート４のアイソレーション
の条件を満たすことができ、入力インピーダンスと出力
インピーダンスの異なるラットレース回路を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はラットレース回路、特に
マイクロ波帯の分岐回路として使用されるラットレース
回路に関する。
マイクロ波帯の分岐回路として使用されるラットレース
回路に関する。
【０００２】
【従来の技術】同振幅逆位相で二分配するラットレース
回路は、マイクロ波帯の周波数変換器等の構成要素とし
て広く使用されている。図４は、従来の分布定数型のラ
ットレース回路を示す図であり、図において、１は入力
ポート、２および３は出力ポート、４はアイソレーショ
ンポートである。ポート１〜２間、ポート２〜４間、ポ
ート４〜３間を中心周波数の１／４波長、ポート１〜３
間を３／４波長とすることでポート２およびポート３か
ら同振幅逆位相の出力と、ポート４のアイソレーション
の条件を満たすことができる。また、従来のラットレー
ス回路、それぞれのポートインピーダンスをＲ0 （一般
的には５０Ω）とし、各ポートはインピーダンス√２・
Ｒ0 を持つ線路で結ばれている。
回路は、マイクロ波帯の周波数変換器等の構成要素とし
て広く使用されている。図４は、従来の分布定数型のラ
ットレース回路を示す図であり、図において、１は入力
ポート、２および３は出力ポート、４はアイソレーショ
ンポートである。ポート１〜２間、ポート２〜４間、ポ
ート４〜３間を中心周波数の１／４波長、ポート１〜３
間を３／４波長とすることでポート２およびポート３か
ら同振幅逆位相の出力と、ポート４のアイソレーション
の条件を満たすことができる。また、従来のラットレー
ス回路、それぞれのポートインピーダンスをＲ0 （一般
的には５０Ω）とし、各ポートはインピーダンス√２・
Ｒ0 を持つ線路で結ばれている。
【０００３】
【発明が解決しようとする課題】上記のように従来のラ
ットレース回路は、入力インピーダンスと出力インピー
ダンスとが同一に設計されているので、高インピーダン
スの回路素子と接続する場合、大きなインピーダンス整
合回路が必要になるという問題点があった。すなわち、
マイクロ波帯回路では通常線路の特性インピーダンスを
５０Ωとしている。そのためラットレース回路の入出力
インピーダンスも５０Ωで設計されるが、図５に示すよ
うなバランスド型周波数変換器を構成する場合、ミキサ
５４，５５を構成する数ＧＨｚにおけるソース接地ＦＥ
Ｔのインピーダンスは、５０Ωから大きくずれた高イン
ピーダンスとなり、ラットレース回路５１の出力とＦＥ
Ｔの入力との間に大きなインピーダンス整合回路５２，
５３が必要となる。
ットレース回路は、入力インピーダンスと出力インピー
ダンスとが同一に設計されているので、高インピーダン
スの回路素子と接続する場合、大きなインピーダンス整
合回路が必要になるという問題点があった。すなわち、
マイクロ波帯回路では通常線路の特性インピーダンスを
５０Ωとしている。そのためラットレース回路の入出力
インピーダンスも５０Ωで設計されるが、図５に示すよ
うなバランスド型周波数変換器を構成する場合、ミキサ
５４，５５を構成する数ＧＨｚにおけるソース接地ＦＥ
Ｔのインピーダンスは、５０Ωから大きくずれた高イン
ピーダンスとなり、ラットレース回路５１の出力とＦＥ
Ｔの入力との間に大きなインピーダンス整合回路５２，
５３が必要となる。
【０００４】本発明はかかる問題点を解決するためにな
されたものであり、出力インピーダンスを高インピーダ
ンスにして高インピーダンスの回路素子と接続する場
合、インピーダンス整合回路を簡素化でき、全体の回路
の小型化が図れるラットレース回路を提供することを目
的としている。
されたものであり、出力インピーダンスを高インピーダ
ンスにして高インピーダンスの回路素子と接続する場
合、インピーダンス整合回路を簡素化でき、全体の回路
の小型化が図れるラットレース回路を提供することを目
的としている。
【０００５】
【課題を解決するための手段】本発明に係わるラットレ
ース回路は、入力インピーダンスと二分配される出力イ
ンピーダンスを任意の実数比に設定する構成を特徴とす
る。具体的には、入力ポートをポート１、それぞれの出
力ポートをポート２および３、アイソレーションポート
をポート４とした場合、ポート１〜２間、ポート２〜４
間、ポート４〜３間を中心周波数の１／４波長、ポート
１〜３間を３／４波長とし、ポート１およびポート４の
インピーダンスをＲS に設定し、ポート２および３のイ
ンピーダンスをＲ1 に設定し、各ポート間の特性インピ
ーダンスを√（２×Ｒｓ×Ｒ1 ）とする構成で、入力イ
ンピーダンスと出力インピーダンスとを任意の実数比で
異ならせたことを特徴とする。さらに、分布定数線路型
ラットレース回路，集中定数素子型ラットース回路の両
方で実施されることを特徴とする。
ース回路は、入力インピーダンスと二分配される出力イ
ンピーダンスを任意の実数比に設定する構成を特徴とす
る。具体的には、入力ポートをポート１、それぞれの出
力ポートをポート２および３、アイソレーションポート
をポート４とした場合、ポート１〜２間、ポート２〜４
間、ポート４〜３間を中心周波数の１／４波長、ポート
１〜３間を３／４波長とし、ポート１およびポート４の
インピーダンスをＲS に設定し、ポート２および３のイ
ンピーダンスをＲ1 に設定し、各ポート間の特性インピ
ーダンスを√（２×Ｒｓ×Ｒ1 ）とする構成で、入力イ
ンピーダンスと出力インピーダンスとを任意の実数比で
異ならせたことを特徴とする。さらに、分布定数線路型
ラットレース回路，集中定数素子型ラットース回路の両
方で実施されることを特徴とする。
【０００６】
【実施例】以下、本発明の実施例を図面を基に説明す
る。本発明のラットレース回路は、同振幅逆位相の出力
が得られるラットレース回路において、入力インピーダ
ンスと二分配される出力インピーダンスを任意の実数比
にする構成とする。すなわち図１に示すように、入力ポ
ート１およびアイソレーションポート４のインピーダン
スをＲS に設定し、出力ポート２および出力ポート３の
インピーダンスをＲ1に設定する。このように各ポート
のインピーダンスを設定することで、ポート１〜２間、
ポート２〜４間、ポート４〜３間は、中心周波数の１／
４波長でそれぞれ特性インピーダンスが√（２×Ｒｓ×
Ｒ1 ）となり、ポート１〜３間が同一の特性インピーダ
ンス√（２×Ｒｓ×Ｒ1 ）で中心周波数の３／４波長と
なり、同振幅逆位相出力とポート４のアイソレーション
の条件を満たすことができる。すなわち、入力インピー
ダンスと出力インピーダンスの異なるラットレース回路
を実現できる。
る。本発明のラットレース回路は、同振幅逆位相の出力
が得られるラットレース回路において、入力インピーダ
ンスと二分配される出力インピーダンスを任意の実数比
にする構成とする。すなわち図１に示すように、入力ポ
ート１およびアイソレーションポート４のインピーダン
スをＲS に設定し、出力ポート２および出力ポート３の
インピーダンスをＲ1に設定する。このように各ポート
のインピーダンスを設定することで、ポート１〜２間、
ポート２〜４間、ポート４〜３間は、中心周波数の１／
４波長でそれぞれ特性インピーダンスが√（２×Ｒｓ×
Ｒ1 ）となり、ポート１〜３間が同一の特性インピーダ
ンス√（２×Ｒｓ×Ｒ1 ）で中心周波数の３／４波長と
なり、同振幅逆位相出力とポート４のアイソレーション
の条件を満たすことができる。すなわち、入力インピー
ダンスと出力インピーダンスの異なるラットレース回路
を実現できる。
【０００７】図２は、入力ポート１，アイソレーション
ポート４のインピーダンスＲｓを５０Ω、出力ポート２
および３のインピーダンスＲ1 を１００Ωとした例であ
り、ポート間を接続する線路のインピーダンスは、いず
れも１００Ωとなる。
ポート４のインピーダンスＲｓを５０Ω、出力ポート２
および３のインピーダンスＲ1 を１００Ωとした例であ
り、ポート間を接続する線路のインピーダンスは、いず
れも１００Ωとなる。
【０００８】なお、上記実施例では、分布定数線路型ラ
ットレース回路について説明したが、分布定数線路を集
中定数素子に置き換えた集中定数素子型ラットース回路
にも同様に実施することができる。図３は、本発明を集
中定数素子型ラットース回路に実施した例を示す図であ
る。
ットレース回路について説明したが、分布定数線路を集
中定数素子に置き換えた集中定数素子型ラットース回路
にも同様に実施することができる。図３は、本発明を集
中定数素子型ラットース回路に実施した例を示す図であ
る。
【０００９】
【発明の効果】以上説明したように本発明のラットレー
ス回路は、出力インピーダンスを入力インピーダンスに
比べ高インピーダンスとし、高インピーダンスの回路素
子と接続する場合にインピーダンス整合回路を簡素化で
きるラットレース回路が得られる。例えば本発明のラッ
トレース回路でバランスド型周波数変換器を構成する場
合、整合回路を小さくでき、特にＭＭＩＣ設計において
はチップ面積の縮小が可能で、価格的にも有利となる等
の効果がある。
ス回路は、出力インピーダンスを入力インピーダンスに
比べ高インピーダンスとし、高インピーダンスの回路素
子と接続する場合にインピーダンス整合回路を簡素化で
きるラットレース回路が得られる。例えば本発明のラッ
トレース回路でバランスド型周波数変換器を構成する場
合、整合回路を小さくでき、特にＭＭＩＣ設計において
はチップ面積の縮小が可能で、価格的にも有利となる等
の効果がある。
【図１】本発明の実施例を説明するための図である。
【図２】本発明の実施例の具体的な例を示す図である。
【図３】本発明の他の実施例を示す図である。
【図４】従来のラットレース回路を説明するための図で
ある。
ある。
【図５】従来の回路の問題点を説明するための図であ
る。
る。
Claims (4)
- 【請求項１】 同振幅逆位相の出力が得られるラットレ
ース回路において、入力インピーダンスと二分配される
出力インピーダンスを任意の実数比に設定する構成とし
たラットレース回路。 - 【請求項２】 入力ポートをポート１、それぞれの出力
ポートをポート２および３、アイソレーションポートを
ポート４とした場合、 ポート１〜２間、ポート２〜４間、ポート４〜３間を中
心周波数の１／４波長、ポート１〜３間を３／４波長と
し、 ポート１およびポート４のインピーダンスをＲS に設定
し、ポート２および３のインピーダンスをＲ1 に設定
し、各ポート間の特性インピーダンスを√（２×Ｒｓ×
Ｒ1 ）とし、入力インピーダンスと出力インピーダンス
とを任意の実数比で異ならせたことを特徴とする請求項
第１項記載のラットレース回路。 - 【請求項３】 分布定数線路型ラットレース回路で実施
されることを特徴とする請求項第１項，第２項記載のラ
ットレース回路。 - 【請求項４】 集中定数素子型ラットース回路で実施さ
れることを特徴とする請求項第１項，第２項記載のラッ
トレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10459295A JPH08279707A (ja) | 1995-04-06 | 1995-04-06 | ラットレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10459295A JPH08279707A (ja) | 1995-04-06 | 1995-04-06 | ラットレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279707A true JPH08279707A (ja) | 1996-10-22 |
Family
ID=14384707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10459295A Pending JPH08279707A (ja) | 1995-04-06 | 1995-04-06 | ラットレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723626B2 (en) | 2012-02-29 | 2014-05-13 | Panasonic Corporation | Electromagnetic resonance coupler |
-
1995
- 1995-04-06 JP JP10459295A patent/JPH08279707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723626B2 (en) | 2012-02-29 | 2014-05-13 | Panasonic Corporation | Electromagnetic resonance coupler |
| US9184723B2 (en) | 2012-02-29 | 2015-11-10 | Panasonic Intellectual Property Management Co., Ltd. | Electromagnetic resonance coupler |
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