JPH0827759B2 - パーソナルコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理分野に関
し、具体的には、パケット書込み時間を減少しそれによ
り性能を改良するためにスタガー式コラムアドレススト
ロボ（ＣＡＳ）プロトコルを使用してデータパケットが
バーストとして書き込まれるインターリーブ式メモリバ
ンクを備えた改良型メモリシステムに関する。

【０００２】

【従来の技術】本発明はＩＢＭ ＰＳ／２パーソナルコ
ンピュータモデル９０と９５の改良型として設計された
もので、その特色は、本発明の出願人が譲り受けた1990
年10月1日出願の米国特許出願番号第 07/590978「動的
メモリシステムに動的にタイミングをセットするデータ
処理装置（DATA PROCESSING APPARATUS FOR DYNAMICALL
Y SETTING TIMINGS IN A DYNAMIC MEMORY SYSTEM）」に
記載されている。こうしたデータ処理システムには、２
つのインターリーブ式バンクＡとＢに分割された単一イ
ンラインメモリモジュール（ＳＩＭＭｓ）から構成され
たプレーナーメモリが備えられている。各プレーナーメ
モリサイクル中に、データは一度に１つずつダブルワー
ドでこうしたメモリに書き込まれる。上記システムは、
２つのデータラッチとＣＡＳ生成プログラムも備えてお
り、それぞれが上記の２つのバンクに接続されている。
メモリに書き込まれているデータは最初に両方のラッチ
に記憶される。バンクＡまたはＢのバンクＣＡＳ信号が
アドレス指定されたＳＩＭＭｓに送信されて、データが
メモリバンクに書き込まれる。各バスサイクル中に、デ
ータのダブルワードがメモリに書き込まれる。本明細書
で使用される用語で、「バイト」は８ビットで、「ワー
ド」は２バイトで、「ダブルワード」は４バイトであ
る。

【０００３】

【発明が解決しようとする課題】本発明は、データの大
型ブロックがメモリとの間で転送可能な高性能パーソナ
ルコンピュータで使用されるよう設計されている。これ
らのブロックは、新設のＣＡＳプロトコルにより２つま
たはそれ以上のダブルワードのデータパケットとしてプ
レーナーメモリに書き込むことができる。このことは以
下により詳細に記載されている。したがって、本発明の
目的は、データの２つ以上のダブルワードをインターリ
ーブ式複数バンクプレーナーメモリに効率的に書き込む
改良型手段を提供することにある。

【０００４】本発明の他の目的は、スタガー式ＣＡＳ信
号によりプレーナーメモリのバンクにデータパケットを
効率的に書き込んで、書込み動作を完了するのにかかる
時間を減少または最小に抑えることにある。

【０００５】本発明のさらに他の目的は、プレーナーメ
モリにデータパケットをバーストとして書き込むのに必
要なクロックサイクルの数を減らすことにより、データ
が上記の型のメモリシステムに書き込まれる方式を改良
することにある。

【０００６】

【課題を解決するための手段】本発明によると、インタ
ーリーブ式メモリは２つのメモリバンクから構成されて
いる。２つのデータラッチはそれぞれバンクに接続され
ている。メモリに書き込まれるデータパケットが分割さ
れ、第１部分は第１時間フレーム中に１つのラッチに記
憶され、第２部分はすぐ後の時間フレームで第２ラッチ
に記憶される。第２部分がそのように記憶されると、Ｃ
ＡＳ信号は第１バンクに送られて、第１ラッチのデータ
がメモリに書き込まれる。第２データ部分が第２ラッチ
に書き込まれた後で、第２ＣＡＳ信号が第２バンクに送
られて、第２部分が記憶される。これにより、より多く
のデータパケットを書き込めるように拡張信号列を供給
するよう拡張できるスタガー式ＣＡＳ信号が作成され
る。

【０００７】

【実施例】以下では、最初に、本発明を含むデータ処理
システムの例が記載される。本発明により構成されたメ
モリシステムの詳細が記載され、スタガー式ＣＡＳプロ
トコルの使用により効率的なデータの転送を可能にす
る。データ処理システム 図１を参照すると、コンピュータシステム１０はシステ
ムボード（すなわち、プレーナーボード）１２とプロセ
ッサ複合体１４を備えている。プロセッサ複合体１４
は、プロセッサ複合体コネクタ１５を介してプレーナー
ボード１２に接続される。プレーナーボード１２にはプ
レーナーメモリ１６と入出力（Ｉ／Ｏ）バス１８が備え
てある。これらは、たとえば、マイクロチャンネルコン
ピュータアーキテクチャーに対応する。メモリ１６に
は、２方向インターリーブ式メモリを形成する２つのバ
ンク１７Ａと１７Ｂが含まれている。拡張デバイス１９
は入出力バス１８を介してコンピュータ１０に接続でき
る。プレーナーボード１２は、通常のビデオ回路構成、
タイミング回路構成、キーボード制御回路構成、およぼ
割込み回路構成（すべて図示せず）も備えている。これ
らは通常動作でコンピュータ１０で使用される。

【０００８】プロセッサ複合体１４はプロセッサ部分２
０とベース部分２２を備えている。プロセッサ部分２０
は局所バスコネクタ２４を介してベース部分２２に接続
される。プロセッサ部分２０は５０ＭＨｚで動作し、ベ
ース部分２２は４０ＭＨｚで動作する。

【０００９】プロセッサ部分２０は、マイクロプロセッ
サ３０（たとえば、商標名４８６でインテル社から販売
されたもの）、キャッシュ制御モジュール３２、メモリ
３４（たとえば、スタテックランダムアクセスメモリ
（ＳＲＡＭ））、周波数制御モジュール３５、アドレス
バッファ３６およびデータバッファ３８を備えている。
データ情報経路は、マイクロプロセッサ３０、メモリ３
４およびデータバッファ３８の間に備えてある。アドレ
ス情報経路はマイクロプロセッサ３０、キャッシュ制御
回路３２、およびアドレスバッファ３６の間に備えられ
ている。制御情報経路は、マイクロプロセッサ３０、キ
ャッシュ制御モジュール３２および周波数制御モジュー
ル３５の間に備えてある。さらに、アドレス情報経路と
制御情報経路はキャッシュ制御モジュール３２とメモリ
３４の間に備えてある。データ、アドレスおよび制御情
報経路はプロセッサバスを表す。

【００１０】メモリ３４は、メモリ１６か、または拡張
デバイス１９に配置されているメモリからメモリ情報を
記憶することによりキャッシュ機能を備えている。キャ
ッシュ制御モジュール３２は、メモリ３４に記憶されて
いる情報が対応するメモリ１６のアドレスを記憶するタ
グランダムアクセスメモリ（ＲＡＭ）３７を備えてい
る。

【００１１】周波数制御モジュール３５は５０ＭＨｚの
プロセッサ部分と４０ＭＨｚベース部分の同期を取る。
周波数制御モジュール３５もバッファ３６、３８も制御
する。したがって、周波数制御モジュール３５は、いつ
情報がバッファ３６、３８により捕えられるかおよびい
つバッファ３６、３８に記憶される情報が書き込まれる
かを判定する。バッファ３６，３８はメモリ１６からの
２つの書込みがバッファ３６，３８に同時に記憶される
ように配置される。バッファ３６、３８は双方向であ
り、すなわち、プロセッサ部分２０により供給された情
報とプロセッサ部分２０に供給される情報をラッチでき
る。バッファ３６、３８は双方向なので、標準ベース部
分２０を維持しながらプロセッサ部分２０が置換された
りグレードアップされる。

【００１２】ベース部分２２は、メモリコントローラ５
０、ダイレクトメモリアクセス（ＤＭＡ）コントローラ
（ＤＭＡＣ）５２、中央仲裁制御点（ＣＡＣＰ）回路５
３、バスインターフェース機構（ＢＩＵ）５４、および
エラー訂正コード（ＥＣＣ）バッファ回路５６を備えて
いる。ベース部分２２はさらに、ドライバ回路５８、読
取り専用メモリ（ＲＯＭ）６０、自己検査回路６２およ
びバッファ回路６４も備えている。制御情報経路は、メ
モリコントローラ５０とプロセッサ部分の周波数制御モ
ジュール３５の間に形成されている。制御情報経路は他
にも、メモリコントローラ５０、ＤＭＡコントローラ５
２およびバスインターフェース機構５４の間、メモリコ
ントローラ５０とドライバ回路５８の間、ドライバ回路
５８とメモリ１６の間、バスインターフェース機構５４
とバッファ回路６４の間、バッファ６４とプレーナーボ
ード１２の入出力バス１８の間、および、ＣＡＣＰ５３
とプレーナーボード１２の入出力バス１８の間にも形成
されている。アドレス情報経路は、メモリコントローラ
５０、ＲＯＭ６０、自己検査回路６２およびプロセッサ
部分２０のアドレスバッファ３６の間に形成されてい
る。アドレス情報経路は他にも、メモリコントローラ５
０、ＤＭＡコントローラ５２およびバスインターフェー
ス機構５４の間、メモリコントローラ５０とドライバ回
路５８の間、ドライバ回路５８とメモリ１６の間、バス
インターフェース機構５４とバッファ回路６４の間、お
よびバッファ回路６４とプレーナーボード１２の入出力
バス１８の間に形成されている。データ情報経路は、バ
ッファ５６、ＲＯＭ６０、自己検査回路６２、およびプ
ロセッサ部分２０のデータバッファ３８の間に形成され
ている。データ情報経路は他にも、バッファ回路５６、
ＤＭＡコントローラ５２およびバスインターフェース機
構５４の間、バッファ回路５６とメモリ１６の間、バッ
ファ回路５６とメモリ１７の間、バスインターフェース
機構５４とバッファ回路６４の間、およびバッファ回路
６４とプレーナーボード１２の入出力バス１８の間にも
形成されている。

【００１３】メモリコントローラ５０は、プロセッサ部
分２０から受け取ったアドレス情報を分析して、この情
報がプレーナーメモリ１６のアドレスまたは拡張デバイ
ス１９（すなわち、拡張メモリ）上のメモリのアドレス
に対応するかどうかを判定する。アドレス情報がメモリ
１６のアドレスに対応するばあい、メモリコントローラ
５０が、メモリ１６に対してプレーナーメモリサイクル
を起動する。プロセッサ３０からのアドレス情報は３２
ビットであり、下位の２２ビットはプレーナーアドレス
を形成している。本実施例では、２方向インターリーブ
システムに１０個の行アドレスと１０個の列アドレスか
ら構成されるＳＩＭＭｓが使用されている。このシステ
ムアドレスビットＡ３−Ａ１２が列アドレスを形成し、
システムアドレスビットＡ１３−Ａ２２が行アドレスを
形成する。異なる構成のＳＩＭＭｓが使用されている場
合（例えば１１×１１）、明らかに、異なる行および列
アドレスが使用されることになる。プレーナーメモリサ
イクルが発生すると、メモリコントローラ５０は、ＤＭ
Ａコントローラ５２またはバスマスタ拡張デバイス１９
が入出力バス１８を介して情報にアクセス可能にする。

【００１４】アドレス情報が拡張メモリアドレスに対応
する場合、メモリコントローラ５０が拡張メモリにより
拡張メモリサイクルを起動する。拡張メモリサイクル中
に、メモリコントローラ５０に送られたアドレスは、バ
スインターフェース機構５４を介して入出力バス１８に
送られる。アドレスが対応するメモリを含む拡張デバイ
スは入出力バス１８からメモリアドレスを受け取る。デ
ータが拡張メモリから取出されている場合には、拡張メ
モリに記憶されているデータ情報は、入出力バス１８、
バッファ回路６４、バスインターフェース機構５４、バ
ッファ／ＥＣＣ回路５６およびドライバ回路５８を介し
てプロセッサ部分２０に送られる。データが拡張メモリ
に書き込まれている場合、データ情報はバスインターフ
ェース機構５４と入出力バス１８を介して拡張メモリに
送られる。さらに、ＤＭＡコントローラ５２は、メモリ
１６と拡張デバイス１９にあるメモリの間での情報交換
を制御する。

【００１５】ＤＭＡコントローラ５２は、プロセッサ複
合体１４用に３つの機能を与える。ＤＭＡコントローラ
５２は、小型コンピュータサブシステム制御ブロック
（ＳＣＢ）アーキテクチャを利用してＤＭＡチャンネル
を構成するので、ＤＭＡチャンネルを構成するのにプロ
グラム式入出力を使用しなくてもよくなる。ＤＭＡコン
トローラ５２はさらに緩衝機能を備えており、低速拡張
デバイスと高速メモリデバイス間の転送を最適化する。
ＤＭＡコントローラ５２は８チャンネル、３２ビットデ
ータ、アドレス及びバイト転送カウントダイレクトメモ
リアクセス機能を備えている。ＤＭＡ機能を与えると、
ＤＭＡコントローラ５２の機能は２モードに分かれる。
第１のモードでは、ＤＭＡコントローラ５２は、コント
ローラ５２自体が機能面で入出力スレーブであるプログ
ラム式入出力モードで機能する。第２のモードでは、Ｄ
ＭＡコントローラ５２はＤＭＡバスマスタとして機能す
る。ＤＭＡバスマスタでは、ＤＭＡコントローラ５２は
入出力バス１８を仲裁および制御する。この第２モード
中に、ＤＭＡコントローラ５２は、先入れ先出し（ＦＩ
ＦＯ）レジスタ回路を使用する。ソースからのデータ
は、目的地に送られる前にＦＩＦＯレジスタ回路を通過
する。したがって、直列ＤＭＡ動作が実行される。

【００１６】ＣＡＣＰ５３は、コンピュータシステム１
０の仲裁機構として機能する。ＣＡＣＰ５３は、ＤＭＡ
コントローラ５２および拡張デバイス１９からの仲裁制
御信号を受け取り、仲裁制御情報を送ることにより、ど
のデバイスが入出力バス１８を介して情報を転送する
か、およびどのぐらいの間特定のデバイスが入出力バス
１８を制御（すなわち、所有）するかを制御することに
なる。

【００１７】バスインターフェース機構５４は、プロセ
ッサ複合体１４のアーキテクチャと入出力バス１８のア
ーキテクチャの間の双方向インターフェースとして機能
する。バスインターフェース機構５４は、２つのアーキ
テクチャ間のインターフェースを最適化する緩衝機能も
備えている。バスインターフェース機構５４は、バスサ
イズ変更機能も備えている。すなわち、バスインターフ
ェース機構５４は、３２ビット幅のセグメントの情報を
受信し、プロセッサ複合体１４が通信する拡張デバイス
１９の要件に応じてより小さいセグメントでその情報を
入出力バス１８に送ることができる。

【００１８】バッファ／ＥＣＣ回路５６は、プロセッサ
部分２０とメモリ１６間のデータ経路およびメモリ１６
とＤＭＡコントローラ５２とバスコントローラ５４の間
のデータ経路を備えている。バッファ／ＥＣＣ回路５６
は、プロセッサ部分２０とＤＭＡコントローラ５２とバ
スインターフェース回路５４の間のデータ経路も備えて
いる。バッファ／ＥＣＣ回路５６は、エラー訂正コード
を介してエラーを検査し訂正する。さらに、バッファ／
ＥＣＣ回路５６は、パリティメモリと共に動作しそれを
支援して、パリティメモリを含むプレーナーボード１２
と下向きの互換性を保つ。

【００１９】ドライバ回路５８は、制御情報とアドレス
情報をメモリコントローラ５０からメモリ１６に供給す
る。ドライバ回路５８は、メモリ１６で使用されるＳＩ
ＭＭｓの数に基づいてこの情報を駆動する。すなわち、
ドライバ回路５８は、メモリ１６のサイズに基づいてメ
モリ１６に送られる制御およびアドレス情報の信号強度
を変化させる。メモリ１６のサイズは、コンピュータ１
０の初期化中にソフトウェアにより判定される。

【００２０】バッファ回路６４は、ベース部分２２とプ
レーナーボード１２の間を絶縁する。バッファ回路６４
は、リアルタイムで入出力バス１８とバスインターフェ
ース機構５４の間の境界情報を捕捉可能にするバッファ
を使用する。すなわち、バッファは、情報がコネクタ１
５に現われるときに情報を記憶する。したがって、コン
ピュータ１０が故障状態にある場合にも、バッファ回路
６４は保守要員にアクセスされ、コンピュータ１０の故
障によるコネクタ１５に現われた情報を判定することが
できる。

【００２１】自己検査回路６２は、ベース部分２２内で
複数の部分に接続されており、自己検査面で複数の特色
を備えている。自己検査回路６２はバッファ回路６４に
アクセスし、故障状態があるかどうかを判定する。自己
検査回路６２は、電源が入るとベース部分２２の他の主
な構成要素を検査して、コンピュータ１０が動作準備状
態にあるかどうかを判定する。スタガー式ＣＡＳプロトコルを使用するメモリシステム 以上の記載は全般的に本発明が具体化されるパーソナル
コンピュータに関するものであった。本発明はプレーナ
ーメモリに対するパケット書込み動作を取り扱っている
ので、以下の記載はとくにそうした動作に向けられる。
本実施例で使用されている特定の４８６マイクロプロセ
ッサがパケット書込み動作を支援してないので、本発明
は、ＤＭＡコントローラ５２又はＢＩＵ５４におけるパ
ケット書込み動作に関して以後説明される。しかし、パ
ケット書込みを支援するマイクロプロセッサが使用され
る場合には、本発明の原則は明らかにスタガー式ＣＡＳ
プロトコルを使用してデータを転送するように拡張され
る。さらに、５２と５４からのパケット書込み動作は同
じであるので、以下の記載は、ＢＩＵ５４に関してなさ
れ、ＤＭＡＣ５２の動作は同様であると理解される。

【００２２】図２を参照すると、プレーナーメモリ１６
は、バンクＡとＢ、すなわち図面に示してあるように、
バンク１７Ａと１７Ｂに構成された４個の２バンクＳＩ
ＭＭｓから形成されたものとして示してある。バンク１
７Ａはラッチ７０に接続されて、書込み動作中にそこか
らデータを受け取る。バンク１７Ｂはラッチ７２に接続
されて、書込み動作中にそこからデータを受け取る。デ
ータ経路幅は、３２ビットである。ラッチ７０と７２に
記憶されたデータは、システムデータバス６６とＣＰＵ
データバス６８からそれぞれ到来する。それらのバス
は、２入力１出力マルチプレクサ（ＭＵＸ）７４と７６
にそれぞれ接続されている。ラッチ７０、７２およびマ
ルチプレクサ７４、７６はＥＣＣバッファ５６に配置さ
れている。図２では、そのＥＣＣバッファ５６にはＥＣ
Ｃが省略されている。これはＥＣＣが本発明には不適切
であるためである。これらのマルチプレクサは、通常の
信号により制御され（図示せず）、一度に１つのバスか
らのデータだけがラッチイネーブル信号ＬＥＩＮＡおよ
びＬＥＩＮＢの制御下でラッチに転送される。これらの
信号はそれぞれコントローラ５０から線７８と８０を介
して送信される。ＬＥＩＮＡ及びＬＥＩＮＢ信号は、Ｃ
ＰＵ状態マシン９６とシステム状態マシン９４により作
成される。マルチプレクサ８２と８４は、どの状態マシ
ンがＬＥＩＮＡとＬＥＩＮＢをＥＣＣバッファ５６に駆
動するかを選択する。マルチプレクサ８２と８４は、通
常の信号（図示せず）により制御されて、一度に１つの
状態マシンからのデータだけが制御信号を駆動する。バ
ス６６は、ＢＩＵ５４から書き込まれるパケットデータ
を受け取る。

【００２３】メモリコントローラ５０は、２重ポートコ
ントローラと考えられ、これによりメモリはＣＰＵ側ま
たはポートおよびシステム側からアクセス可能である。
コントローラ５０はさらに、ＣＰＵアドレスラッチ１０
４、システムアドレスラッチ１０６、及びＳＩＭＭパラ
メータレジスタ１０８を含む複数のレジスタ９０を備え
ている。レジスタ１０８はプログラム式で、メモリにア
クセスするのに必要なサイズ、構成、タイミングおよび
パルス幅に関する情報を記憶している。ＣＰＵアドレス
ラッチ１０４は、アクセスがＣＰＵ側から行なわれると
きにメモリアドレスを記憶する。システムアドレスラッ
チ１０６は、アクセスがシステム側から行なわれるとき
にシステムアドレスを記憶する。システムアドレスに
は、パケット書込み動作における複数のアドレスが含ま
れている。ラッチ１０４と１０６はマルチプレクサ１０
０に接続されて、マルチプレクサ１００は行／列アドレ
ス変換マルチプレクサ１０２に接続されている。

【００２４】バンク１７Ａと１７Ｂは線８６と８８に接
続され、線８６を介してＣＡＳＡ、ＭＡＡ０、ＭＡ９：
０信号を受け取り、線８８を介してＣＡＳＢ、ＭＡＢ０
及びＭＡ９：０信号を受け取る。これらの信号は、コン
トローラ５０で発生され、線８６と８８上でドライバ５
８により再駆動される。ＭＡＡ０とＭＡＢ０は、それぞ
れバンクＡとＢの列アドレスの最下位ビットである。Ｃ
ＡＳＡとＣＡＳＢは状態マシンで発生し、列アドレスを
メモリバンクにゲートするストローブ信号である。列ア
ドレスは、システムアドレスラッチ１０６またはＣＰＵ
アドレスラッチ１０４から生成される。ＣＰＵ／システ
ムアドレスマルチプレクサ１００は、システムアドレス
ラッチを選択し、マルチプレクサ１０２の変換論理は、
システムアドレスビットＡ１２ないしＡ４を再順序づけ
てＭＡ９：１に入力する。バースト書込み動作の場合で
は、システムビットＡ３は反転か非反転である。反転動
作はシステムバスシーケンサにより制御される。システ
ムビットＡ３は信号ＭＡＡ０とＭＡＢ０に変換される。

【００２５】「データパケット」または単に「パケッ
ト」は本明細書では、同じ行アドレスにプレーナーメモ
リ１６の連続してアドレス指定された列に書き込まれる
複数のデータ項目を含むよう定義される。パケットは、
インターリーブの程度に応じた１つまたは複数のデータ
項目を含んでいる。各データ項目はデータバスの幅に対
応する複数のビットを備えている。すなわち、本実施例
では、各データ項目はダブルワードで、パケットは双方
向インターリーブ用の最小の２つのダブルワードを含ん
でいる。パケットサイズは２つのダブルワードより大き
くなり、サイズが大きくなるほど、転送は効率的にな
る。パケットサイズは、パケット転送を起動するＢＩＵ
５４により制御される。パケットサイズは、ＢＬＡＳＴ
制御信号により区切られる。ＢＩＵ５４はブラスト線を
メモリコントローラにつなぎ、転送中のパケットの終端
を示す。又は、メモリコントローラ５０は、バーストデ
バイスへのＢＲＤＹ信号よりもＲＥＡＤＹ信号を戻すこ
とでパケット転送を終了できる。以後の記載は、パケッ
トサイズを４ダブルワードと仮定して進める。

【００２６】パケット転送の開始時に、制御信号が線１
１０を介してＢＩＵ５４からメモリコントローラ５０に
送信される。制御信号には、標準アドレスストローブ
（ＡＤＳ）、メモリ／入出力（Ｍ／Ｉ／Ｏ）、書込み／
読取り（Ｗ／Ｒ）およびバースト（ＢＬＡＳＴ）信号が
含まれている。こうした信号は、パケットバースト書込
み動作を起動する。ＢＩＵ５４は、アドレスバス１１２
を介してコントローラ５０にＡＤＤＲ信号を送る。この
ＡＤＤＲ信号は、パケットの第１データ項目が書き込ま
れる第１プレーナーメモリ位置のシステムアドレスであ
る。こうしたシステムアドレスはラッチ１０６に記憶さ
れる。行及び列アドレスを含むプレーナーアドレスは、
前述のように、ラッチ１０６のシステムアドレスから抽
出される。アドレスマルチプレクサ１００は、どこがプ
レーナーメモリを所有しているかに応じてＣＰＵまたは
システムアドレスを選択する。選択されたアドレスは、
ＣＰＵ又はシステムアドレスが以下の方式で行及び列ア
ドレスに変換されるように変換される。システム及びＣ
ＰＵアドレスビットＡ３−Ａ１０は、それぞれ列アドレ
スビットＭＡ０−ＭＡ９となる。システム及びアドレス
ビットＡ１３−Ａ１９は、それぞれＭＡ２−ＭＡ８、Ａ
２０＝ＭＡ０、Ａ２１＝ＭＡ９、及びＡ２２＝ＭＡ１と
なる。

【００２７】こうした状態マシンは、プレーナーメモリ
１６のアクセスを制御する様々な制御信号を生成する。
本発明の動作中に使用される主要な信号は、図３のタイ
ミング図に示してある。図３は、４つのダブルワードか
ら成る１つのパケットを双方向インターリーブ式プレー
ナーメモリにバースト書込みするタイミング信号を示す
図である。クロック９８からのクロック信号ＣＬＫは、
連続するクロック期間すなわち「クロック」を定義し
て、他の信号の順序づけを制御する。クロックは、個々
のクロックを参照するために連続して番号付けられてい
る。各クロックは、立上り端部または正信号で始まる。

【００２８】本発明の動作は、図２と３を参照して説明
される。パケット書込み動作を実行するためにメモリコ
ントローラ５０を使用する条件として、ＢＩＵ５４は、
上述の従来技術で行なわれたのと同じ方式でセットアッ
プされる。ＢＩＵは拡張バス１８とシステムバスの同期
を取る。バスマスタがデータをチャネルからプレーナー
メモリに転送すると、情報はＢＩＵ５４のＦＩＦＯレジ
スタ１１４に記憶されることになり、論理状態マシン１
１６で信号を生成することによりバースト書込み動作を
開始する。セットアップは、ＦＩＦＯレジスタ１１４に
データパケットを記憶するステップとパケットが書き込
まれるメモリに第１位置の開始システムアドレスを記憶
するステップとからなる。ＢＩＵ５４は、最初に開始ア
ドレス信号ＡＤＤＲをメモリコントローラ５０に送るこ
とによりパケット書込みサイクルを起動する。次に、Ａ
ＤＳ、ＢＬＡＳＴ、Ｗ／Ｒ及びＭ／ＩＯ信号が送られ
て、プレーナーメモリ１６へのバースト書込みサイクル
を起動する。クロック１は、こうした制御信号の立上り
区間から始まる。その後、クロック３から始まり、ＢＩ
Ｕ５４は、システムデータバス６６上で、連続する４バ
スサイクル中に（各サイクルは２クロック長である）、
データパケットを構成する４つのダブルワードＤＷ１−
ＤＷ４を送信する。前述のように、ダブルワードはそれ
ぞれ同じ行アドレスをもち、行アドレス指定は、従来技
術におけるように行なわれるが、図示を簡単にするため
に図面には示してない。

【００２９】こうしたパケット書込み起動制御信号を受
け取ると、メモリコントローラ５０はいくつかの機能を
実行する。一般に、ＦＩＦＯレジスタ１４４に記憶され
たパケットは、連続するバスサイクルで一度に１つのダ
ブルワードがシステムデータバス６６に入力される。Ｂ
ＩＵはＡＤＳ信号を駆動すると、ＤＷ１がシステムデー
タバスに入力される。各連続するダブルワードがバスに
入力され、その時メモリコントローラはＢＲＤＹ信号を
ＢＩＵに戻す。次に、ＢＩＵは次のＤＷを送信する。デ
ータのバスへの入力と同期して、ラッチイネーブル信号
ＬＥＩＮＡとＬＥＩＮＢはバスからのデータを書き込
み、関連するメモリバンクに各ダブルワードが書き込ま
れるのに十分な時間、ラッチ７０と７２に書き込まれた
ダブルワードを保持する。これらのラッチは、第１のダ
ブルワードＤＷ１がラッチＡに保持され、第２のダブル
ワードＤＷ２がラッチＢに保持され、第３ダブルワード
ＤＷ３がラッチＡに保持されるような循環列に構成され
る。各ダブルワードはラッチに書き込まれるときには、
コントローラ５０が列アドレスと共にＣＡＳ信号を、そ
のダブルワードが適切なメモリバンクに書き込み可能な
ラッチに関連したメモリバンクに送信する。

【００３０】メモリバンクはインターリーブ方式で、通
常の動作によりデータが両バンクＡとＢに供給される。
メモリコントローラはＣＡＳをバンクＡまたはＢに供給
しさえすれば書込み動作を完了する。この例では、パケ
ット書込み動作中にＣＡＳＡとＣＡＳＢ信号がスタガー
状態であり、パケット全体を転送するのに必要なクロッ
ク数を減少し、それにより結果として性能を増加させ
る。スタガー動作中に、第１ダブルワードＤＷ１が第１
ラッチ７０に書き込まれると、その後、対応バンクＡに
即座に書き込まれ、第２ダブルワードＤＷ２はバスに入
力され、第２ラッチ７２に書き込まれる。第２ダブルワ
ードが第２ラッチに保持され対応するメモリバンクに書
き込まれていると、第３のダブルワードＤＷ３は第１ラ
ッチ７０に書き込むことができる。パケット全体が転送
されるまでこうしたスタガー動作と重複化は継続する。

【００３１】前述の段落ではパケット書込み動作中に発
生する事象または機能の大半が記載されているが、より
具体的な説明を図３に示すタイミング図を参照しながら
展開する。クロック１では、ＡＤＳ信号と、パケットが
記憶される開始アドレスのシステムアドレスを受け取る
と、コントローラ５０は対応する行及び列アドレスを判
定する。クロック３では、ＤＷ１がバス６６に入力され
る。クロック４では、ＬＥＩＮＡとＣＡＳＡ信号が非活
動化したり活動化したりして、ラッチイネーブル信号の
活動期間中にＤＷ１がラッチＡに保持される。こうした
期間は、ＤＷ１をメモリに書き込むための保持タイミン
グ要件を満たすのに十分な長さである。さらに、クロッ
ク４では、ＢＲＤＹ信号は、コントローラ５０により低
レベルに駆動され、線８８を介してＢＩＵ５４に送られ
る。ＤＷ１がラッチＡに記憶されたことを保証するのに
十分な時間である１クロック期間が経過すると、ＢＲＤ
Ｙが高レベルに駆動され、ＢＩＵ５４はクロック５でバ
ス６６にＤＷ２を入力する。

【００３２】クロック６で、ＬＥＩＮＢが活動化する
と、バス６６のＤＷ２がラッチＢに書き込まれる。さら
に、クロック６では、ＣＡＳＢが活動化すると、ＤＷ２
がクロック６−８でバンクＢに書き込まれる。こうした
ラッチＢからの書込みが継続すると、ＢＲＤＹ信号はコ
ントローラ５２をトリガーしてクロック７でバス６６に
ＤＷ３を入力する。その後、ダブルワードがＬＥＩＮＡ
の制御下でクロック８−１０でラッチＡに記憶される。
ＣＡＳＡはクロック８で活動化し、クロック８−１０で
ＤＷ３がバンクＡに書き込まれる。ＤＷ３がラッチＡに
より受け取られると、ＢＲＤＹはクロック９で活動化
し、コントローラ５２をトリガーして、クロック９と１
０でバス６６にＤＷ４を入力する。クロック１０では、
ＣＡＳＢとＬＥＩＮＢが活動化し、ＤＷ４をラッチＢに
記憶し、ラッチＢからバンクＢにＤＷ４を書き込む。

【００３３】図４の目的は、スタガー及び非スタガーパ
ケット書込み動作を比較することであり、本発明が必要
とする時間は少ないのでより効率的なデータ転送と高い
性能を達成できることを例示している。非スタガーパケ
ット書込み動作は、上記に説明したのと同様に起動され
て、ＡＤＳ以外の起動制御信号は図示を単純にするため
図４には示してない。ＡＤＳはクロック１で活動化し、
ＤＷ１はクロック３でバス６６に入力される。クロック
４では、ＬＥＩＮＡが活動化し、ＤＷ１を受け取りラッ
チＡに保持するが、ＬＥＩＮＡはクロック８まで活動状
態が続き、ＤＷ２がクロック６−８でＬＥＩＮＢにより
ラッチＢに記憶される。ＣＡＳＡは、ＬＥＩＮＢとＣＡ
ＳＢと共にクロック６で活動化する。ＬＥＩＮＢはラッ
チＢにＤＷ２をラッチし、ＣＡＳＡとＣＡＳＢの同時、
並列活動化により、ＤＷ１とＤＷ２が同時かつ並列にバ
ンクＡとＢに書き込まれる。

【００３４】ＤＷ２がラッチＢで受け取られると、ＢＲ
ＤＹ信号がコントローラ５２をトリガーして、クロック
７でバスにＤＷ３を入力し、ＤＷ１とＤＷ２がメモリに
書き込まれるのと同様の方法でこの処理はＤＷ３とＤＷ
４に対して継続する。非スタガーパケット書込みを完了
するクロックの総数は、ＣＡＳ信号の完了により測定さ
れるように、１４クロックで、それに対して、本発明に
よるスタガーパケット書込みを完了するのには１２クロ
ック必要である。より大きなパケットのダブルワード転
送の数が増加するにつれて時間の節約がより意味を持っ
てくる。節約されたクロックの数は、式「２＊((ｎ／
２）−１）」により表される、ただし、ｎはパケット当
たりのダブルワード転送の数である。

【００３５】前述のように、システムアドレスは列アド
レスを供給する。列アドレスは１０ビットから成り、ビ
ットＭＡ９−ＭＡ０と称される。これらのビットは、シ
ステムアドレスビットＡ１２−Ａ３から復号又は変換さ
れたものである。システムアドレスビットＡ１２−Ａ４
は、１６個のバイトセグメントを定義し、システムビッ
トＡ３は２つの隣接するダブルワードを定義し、システ
ムビットＡ２は、バンクＡまたはＢの選択を制御し、そ
れにより特定のダブルワードを識別する。したがって、
ビットＡ３は、どのメモリアクセス（第１又は第２）が
発生するかを制御する。信号ＭＡＡ０は、ビットＡ３と
等価であり、図４のＣＡＳＡとＣＡＳＢが非活動状態に
なるとき切り替わる。これは、次の８バイトデータのた
めの準備である。ＭＡＡ０は、最初の８バイトの保持時
間要件と第２の８バイトのセットアップ時間要件により
この時点で切り替わる。非スタガー動作では、１つのＭ
ＡＡ０信号で十分である。しかし、スタガー式プロトコ
ルでは、１つのＭＡＡ０では不十分である。というの
は、それはバンクＡのセットアップ時間に合致するが、
バンクＢの保持時間を満たさないからである。したがっ
て、図３に示すように、第２列アドレス信号ＭＡＢ０は
バンクＢに追加される。明らかに、パケットサイズが大
きくなるともっと多くの同様のアドレスが追加されるこ
とになる。図３では、ＭＡＡ０がクロック７で切り替わ
り、ＭＡＢ０はクロック９で切り替わる。

【００３６】図５を参照すると、システム状態マシン９
４はＳｘとして図３と５に参照された様々な状態を通し
て切り替わる、ここで「ｘ」は特定状態を示す数であ
る。状態の参照番号は、状態が発生するクロックに関連
して図３の上部付近に付けられている。最初に、マシン
９４はアイドル状態Ｓ０であり、ＡＤＳ、Ｍ＿ＩＯ及び
ＮＴ＿ＣＰＵＢＵＳＹ信号に応答してＳ１に切り替わ
る。Ｍ＿ＩＯは、そのアクセスがメモリサイクルである
と判定する。ＮＴ＿ＣＰＵＢＵＳＹは、ＣＰＵが２重バ
スを利用してないことを示す。Ｓ１から、ＰＬＡＮＡ
Ｒ、Ｗ＿Ｒ及びＢＬＡＳＴ信号に応じてＳ２に切り替わ
る。ＢＬＡＳＴ及びＷ＿Ｒ信号は、サイクルがバースト
書込みサイクルであると判定する。ＰＬＡＮＡＲ信号
は、サイクルがプレーナーメモリサイクル対チャネルメ
モリサイクルであると判定する。Ｓ２では、状態マシン
は、ＣＡＳアドレスセットアップ時間が満たされるまで
待機する。この時間は、ＳＩＭＭパラメータレジスタ１
０８内でプログラムされる。カウンタは、こうしたレジ
スタの１つからロードされ、カウンタがゼロに減分する
までループ１２０であり、この時にマシンは状態Ｓ３に
切り替わる。Ｓ３では、ＣＡＳＡとＬＥＩＮＡが確認さ
れる。ＤＷ１がラッチされ、ＢＲＤＹ＃１が戻される。
ＢＲＤＹがカウンタが減分されるまでマシンはループ１
２２で待機し、ＢＲＤＹが戻されると減分が発生する。
ＢＲＤＹＣＮＴ＝３の時、ＢＲＤＹは戻らない。 ＢＲ
ＤＹＣＮＴ＝２の時、１つのＢＲＤＹが戻る。

【００３７】ＢＲＤＹ＃１を戻すと、ＢＲＤＹカウンタ
は２に減分し、マシンは状態Ｓ４に切り替わり、ＣＡＳ
ＢとＬＥＩＮＢが確認され、ＢＲＤＹ＃２が戻る。ＣＡ
ＳＡパルス幅カウンタは、ＣＡＳＡパルス幅を満たした
ことを判定する。ＭＡＡ０が切り替わり、マシンは状態
Ｓ５に切り替わる。Ｓ５で、ＣＡＳＢとＬＥＩＮＢだけ
が活動状態である。ＢＬＡＳＴが検査されて、そのパケ
ットが２ワードパケットであるかどうかを判定する。Ｂ
ＬＡＳＴ＝０かつＢＲＤＹカウンタが２である場合、そ
れは２ワードパケットであり、転送がループ１２４で完
了する。ＢＬＡＳＴ＝１の場合、マシンはＳ６に切り替
わり、ＭＡＢ０が切り替わり、ＬＥＩＮＡとＣＡＳＡが
確認され、ＢＲＤＹ＃３が戻る。

【００３８】Ｓ６では、ＣＡＳＢパルス幅カウンタが、
ＣＡＳＢが満たされたことを判定する。この時点では、
ＤＷ１とＤＷ２が書かれる。ＤＷ３が丁度始まる。その
マシンはループ１２６を繰り返す。ＬＥＩＮＢとＣＡＳ
ＢがＳ６で確認され、ＢＲＤＹ＃４が戻る。Ｓ４では、
ＢＲＤＹとＣＡＳＢカウンタが０に減分するときにルー
プ１２４が取られる。パケット書込みはＳ０で完了す
る。

【００３９】このマシンは、４つのクロックＣＡＳパル
ス幅を例示し、システムタイミングがＢＲＤＹ間の１ク
ロック分離が必要になると仮定されている。システムタ
イミングまたはＣＡＳパルス幅が異なる場合、ＢＲＤＹ
ｓが高速または低速で戻るので、様々な状態遷移が作成
される。

【００４０】

【発明の効果】本発明によれば、データの２つ以上のダ
ブルワードをインターリーブ式複数バンクプレーナーメ
モリに効率的に書き込むことができる。

【図面の簡単な説明】

【図１】本発明の実施例によるデータ処理システムの構
成図。

【図２】図１に示すシステムの一部のより詳細な構成
図。

【図３】本発明によるスタガー式パケット書込み動作に
使用された信号のタイミング図。

【図４】図３に類似するが非スタガー式パケット書込み
を示すタイミング図。

【図５】図２に示す状態マシンの構成図。

【符号の説明】

１２ プレーナーボード １４ プロセッサ複合体 １８ 入出力バス １９ 拡張デバイス ３０ マイクロプロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダリル、カービス、クロマー アメリカ合衆国フロリダ州、ボカ、ラト ン、ナンバー、3708、パシフィック、ブー ルバード、5581 (72)発明者 キンバーリー、キブ、センドレイン アメリカ合衆国フロリダ州、ボカ、ラト ン、グリーンウッド、テラス、ジー207、 2600 (56)参考文献 特開 平１−181137（ＪＰ，Ａ) 特開 平３−163638（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、複数のインターリ
   ーブ式バンクを有するインターリーブ式バンクメモリ及
   び拡張メモリを含むメモリ部と、前記マイクロプロセッ
   サと前記バンクメモリとの間および前記バンクメモリと
   拡張メモリとの間それぞれのデータの送受信を行うベー
   ス部を備えたパーソナルコンピュータにおいて、 前記ベース部は、前記バンクに接続されたメモリコント
   ローラと、前記メモリコントローラに接続され、パケッ
   ト書込み動作を起動して前記拡張メモリに記憶されてい
   る複数のデータ項目を含むパケットを前記バンクに書き
   込むＤＭＡコントローラと、前記複数のバンクにそれぞ
   れ接続された複数のデータラッチと、前記ＤＭＡコント
   ローラおよび前記複数のラッチに接続されたデータバス
   と、前記メモリコントローラおよび前記複数のラッチに
   接続されて複数のラッチイネーブル信号を前記ラッチに
   送信する複数の第１制御線とを備えたものであり、 前記各ラッチは前記メモリコントローラからのラッチイ
   ネーブル信号の受信に応答して前記データバス上に存在
   する前記マイクロプロセッサまたは前記拡張メモリから
   の複数のデータ項目を受け取り、前記ラッチが接続され
   ている前記バンクに書き込まれている間こうした複数の
   データ項目を保持するものであり、 前記メモリコントローラは、前記複数のデータ項目が配
   憶される複数のバンクの複数の位置を定義する列アドレ
   スを含むプレーナーメモリアドレスを生成するアドレス
   指定手段と、一連の制御信号を生成する制御手段とを有
   するものであり、 前記一連の制御信号は、前記データバスから第１データ
   項目を前記ラッチの最初のものにゲートし、最初の期間
   にこうした第１のラッチの前記第１データ項目を保持す
   る第１ラッチイネーブル信号と、列アドレスを第１バン
   クにストローブし、前記第１データ項目が前記第１期間
   中に前記第１ラッチから前記第１バンクさらに第１列ア
   ドレスにより定義された前記第１バンクの記憶位置に書
   き込まれるようになる第１列アドレスストローブ（ＣＡ
   Ｓ）信号と、前記データバスからの第２データ項目を第
   ２ラッチにゲートし、前記第１期間が始まった後から始
   まる第２期間に前記第２ラッチの前記第２データ項目を
   保持する第２ラッチイネーブル信号と、前記列アドレス
   を第２バンクにストローブし、前記第２ラッチからの前
   記第２データ項目を前記第２データ項目に書き込む第２
   ＣＡＳ信号とを有するものであり、 前記第２ＣＡＳ信号は、前記第１ＣＡＳ信号に関してス
   タガー状態にあり、前記第１データ項目が前記第１バン
   クに書き込まれた直後のメモリサイクル中に前記第２バ
   ンクに書き込まれるようになるものであり、 前記拡張メモリから前記バンクにデータ項目をバースト
   転送する時には、 前記ＤＭＡコントローラは、１つのパケットを含むデー
   タ項目を複数個記憶し、前記データ項目を一度に１つず
   つ前記ラッチに送信し、前記パケットの終端を定義する
   バースト最終（ＢＬＡＳＴ）信号を発生して前記メモリ
   コントローラに送信するよう動作し、パケット書込み動
   作の開始で、前記第１データ項目が前記メモリに記憶さ
   れる場所の開始アドレスを送信するものであり、 前記アドレス指定手段は、前記開始アドレスを記憶し、
   そこから列アドレスを生成して、前記パケットを記憶す
   るものであり 前記第１及び第２データ項目が、連続する第１及び第２
   バスサイクルで前記ＤＭＡコントローラから前記第１及
   び第２ラッチに送信され、 前記第１ラッチイネーブル信号と前記第１ＣＡＳ信号が
   前記第１バスサイクルで生成され、 前記第２ラッチイネーブル信号と前記第２ＣＡＳ信号と
   が前記第２バスサイクルで生成され、前記第２ＣＡＳ信
   号が前記第１ＣＡＳ信号に関して１バスサイクル分、ス
   タガー状態にあることを特徴とするパーソナルコンピュ
   ータ。
2. 【請求項２】前記アドレス指定手段は、前記第１データ
   項目を記憶するための開始アドレスを記憶するための開
   始アドレスを記憶するアドレスラッチを含むものであ
   り、 前記アドレス指定手段および前記制御手段を、アドレス
   線および制御線を含む前記バンクに接続し、アドレス制
   御信号を前記バンクに送信する手段を含み、 前記制御手段は、前記ＤＭＡメモリコントローラからの
   制御信号を入力し、前記パケット書込み動作の状況に応
   じて自体の状態を変化させ、その状態毎に前記一連の制
   御信号を生成する状態マシンである請求項１記載のパー
   ソナルコンピュータ。