JPH08275062A - Ｃｃｄイメージセンサのスミア除去のための回路及び技術 - Google Patents
Ｃｃｄイメージセンサのスミア除去のための回路及び技術Info
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- JPH08275062A JPH08275062A JP8070413A JP7041396A JPH08275062A JP H08275062 A JPH08275062 A JP H08275062A JP 8070413 A JP8070413 A JP 8070413A JP 7041396 A JP7041396 A JP 7041396A JP H08275062 A JPH08275062 A JP H08275062A
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
- H04N25/625—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of smear
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- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【課題】 ＣＣＤにおけるスミア除去。
【解決手段】 イメージ検知デバイスであって、アンチ
ブルーミング・ドレイン構造を有するイメージ検知領域
２２、イメージ検知領域２２に結合されイメージ検知領
域からの電荷を蓄積するフレーム・メモリ２４を有し、
電荷集積中、アンチブルーミング・ドレインは第１レベ
ルにバイアスされ、メモリへの電荷転送中、イメージ検
知領域２２が電荷集積中より高い電荷容量を有するよう
に、アンチブルーミング・ドレインは第２レベルにバイ
アスされるイメージ検知デバイス。
ブルーミング・ドレイン構造を有するイメージ検知領域
２２、イメージ検知領域２２に結合されイメージ検知領
域からの電荷を蓄積するフレーム・メモリ２４を有し、
電荷集積中、アンチブルーミング・ドレインは第１レベ
ルにバイアスされ、メモリへの電荷転送中、イメージ検
知領域２２が電荷集積中より高い電荷容量を有するよう
に、アンチブルーミング・ドレインは第２レベルにバイ
アスされるイメージ検知デバイス。
Description
【０００１】
【産業上の利用分野】本発明は一般的にイメージセンサ
に関連し、特に詳細には電荷結合デバイスに関連する。
に関連し、特に詳細には電荷結合デバイスに関連する。
【０００２】
【従来の技術及びその課題】スミアは、電荷がイメージ
検知領域からメモリ領域へ転送されるときに起こる、電
荷結合デバイス（ＣＣＤ）イメージセンサの好ましくな
い現象である。スミアは、この転送中にイメージ領域で
発生する電荷の結果である。電荷転送速度は一定である
ため、ブライトソース（bright source ）によって発生
する電荷は、転送中、誤った画素に追加される。イメー
ジ領域の特定の画素からの電荷は、メモリ領域へいく途
中で別の画素を介してシフトされるため、光源はこれら
の別の画素に追加電荷を発生しつづける。この追加電荷
は、もとの電荷の量に追加され、イメージ信号を歪め
る。スミアは、この追加電荷によって起こる。
検知領域からメモリ領域へ転送されるときに起こる、電
荷結合デバイス（ＣＣＤ）イメージセンサの好ましくな
い現象である。スミアは、この転送中にイメージ領域で
発生する電荷の結果である。電荷転送速度は一定である
ため、ブライトソース（bright source ）によって発生
する電荷は、転送中、誤った画素に追加される。イメー
ジ領域の特定の画素からの電荷は、メモリ領域へいく途
中で別の画素を介してシフトされるため、光源はこれら
の別の画素に追加電荷を発生しつづける。この追加電荷
は、もとの電荷の量に追加され、イメージ信号を歪め
る。スミアは、この追加電荷によって起こる。
【０００３】
【課題を達成するための手段及び作用】一般的に、及び
本発明の一形態において、イメージ検知デバイスは、ア
ンチブルーミング・ドレイン構造を有するイメージ検知
領域、及びイメージ検知領域に結合されイメージ検知領
域からの電荷を蓄積するフレームメモリ領域とを含み、
電荷集積中、アンチブルーミング・ドレインは第１レベ
ルにバイアスされ、メモリへの電荷転送中、イメージ検
知領域が電荷集積中より高い電荷容量を有するようにア
ンチブルーミング・ドレインは第２レベルにバイアスさ
れる。
本発明の一形態において、イメージ検知デバイスは、ア
ンチブルーミング・ドレイン構造を有するイメージ検知
領域、及びイメージ検知領域に結合されイメージ検知領
域からの電荷を蓄積するフレームメモリ領域とを含み、
電荷集積中、アンチブルーミング・ドレインは第１レベ
ルにバイアスされ、メモリへの電荷転送中、イメージ検
知領域が電荷集積中より高い電荷容量を有するようにア
ンチブルーミング・ドレインは第２レベルにバイアスさ
れる。
【０００４】
【実施例】本発明の一実施例を図面を参照して説明す
る。スミア・クリップ回路及び差動増幅器及びアンチブ
ルーミング・ドライバを有するフレーム転送デバイスの
基本センサシステム構造のブロック図を図１に示す。図
１のデバイスは２相イメージ検知領域２２、単相フレー
ムメモリ領域２４、デュアル直列レジスタ２６及び２
８、電荷検知増幅器３０及び３２、横方向オーバーフロ
ー・アンチブルーミング・ドレイン・クロックド信号Ф
LOD 、第１のイメージ領域ゲート・クロックド信号Ф
IA1 、第２のイメージ領域ゲート・クロックド信号Ф
IA2 、第１直列レジスタＶO1（イメージ信号及びスミ
ア）からの出力、第２直列レジスタＶO2（スミアのみ）
からの出力、メモリ領域ゲート・クロックド信号ФM 、
アンチブルーミング・ドライバ回路３４、クリアパルス
ФCL、転送パルスФTR、スミア・クリップ回路（スミア
除去回路）を有する差動増幅器３６、及びビデオ出力Ｖ
O を有する。
る。スミア・クリップ回路及び差動増幅器及びアンチブ
ルーミング・ドライバを有するフレーム転送デバイスの
基本センサシステム構造のブロック図を図１に示す。図
１のデバイスは２相イメージ検知領域２２、単相フレー
ムメモリ領域２４、デュアル直列レジスタ２６及び２
８、電荷検知増幅器３０及び３２、横方向オーバーフロ
ー・アンチブルーミング・ドレイン・クロックド信号Ф
LOD 、第１のイメージ領域ゲート・クロックド信号Ф
IA1 、第２のイメージ領域ゲート・クロックド信号Ф
IA2 、第１直列レジスタＶO1（イメージ信号及びスミ
ア）からの出力、第２直列レジスタＶO2（スミアのみ）
からの出力、メモリ領域ゲート・クロックド信号ФM 、
アンチブルーミング・ドライバ回路３４、クリアパルス
ФCL、転送パルスФTR、スミア・クリップ回路（スミア
除去回路）を有する差動増幅器３６、及びビデオ出力Ｖ
O を有する。
【０００５】好ましい実施例において、イメージ検知領
域２２は５００ラインで構成される。各ラインは合計６
８０画素を有する。別々に（non-simultaneously）イン
ターレースされる２つのＴＶフィールドのイメージを捕
捉するため、イメージ検知領域２２の５００ラインに集
積される電荷は、各々が空のラインを後に有する２５０
ラインに合計（sum into）される。即ち、一列おきのラ
インの電荷がクリアされる。電荷合計がＴＶフィールド
“Ａ”及び“Ｂ”の両方を提供するように変更（alter
）されて、即ち、一列おきのラインの電荷クリアが両
方のＴＶフィールドを提供するように変更されて行われ
る。例えば、フィールド“Ａ”では、ライン２はライン
１に合計され、ライン４はライン３に合計される。フィ
ールド“Ｂ”では、ライン３はライン２に合計され、ラ
イン５はライン４に合計される。この工程により電子的
中心（centroid）シフト及びそれによる電子的インター
レースが達成される。
域２２は５００ラインで構成される。各ラインは合計６
８０画素を有する。別々に（non-simultaneously）イン
ターレースされる２つのＴＶフィールドのイメージを捕
捉するため、イメージ検知領域２２の５００ラインに集
積される電荷は、各々が空のラインを後に有する２５０
ラインに合計（sum into）される。即ち、一列おきのラ
インの電荷がクリアされる。電荷合計がＴＶフィールド
“Ａ”及び“Ｂ”の両方を提供するように変更（alter
）されて、即ち、一列おきのラインの電荷クリアが両
方のＴＶフィールドを提供するように変更されて行われ
る。例えば、フィールド“Ａ”では、ライン２はライン
１に合計され、ライン４はライン３に合計される。フィ
ールド“Ｂ”では、ライン３はライン２に合計され、ラ
イン５はライン４に合計される。この工程により電子的
中心（centroid）シフト及びそれによる電子的インター
レースが達成される。
【０００６】図２に関して、横方向オーバーフロー・ド
レイン・アンチブルーミング構造の平面図を示す。図２
に示すアンチブルーミング構造は、ドレイン電極４０、
閾値調節インプラント４１、Ｎ＋領域（ドレイン）４
２、クロックド・ゲート４３及び４４、仮想ゲート４５
及び４６、チャネル・ストップ４７及び４８、仮想ゲー
ト下の仮想障壁４９及び５０、仮想ゲート下の仮想ウェ
ル５１及び５２、クロックド・ゲート下のクロックド・
ウェル５３、５４、５５及び５６、及びクロックドゲー
ト下のクロックド障壁５７及び５８を有する。アンチブ
ルーミング構造は、Ｐ型半導体基板又は層の表面で形成
される。アンチブルーミング構造は、複数の列及び行に
配列された仮想位相電荷結合デバイス（ＣＣＤ）セルで
囲まれている。半導体層は、半導体基板であることが好
ましいが、エピタキシャル層のような他の型であっても
よい。
レイン・アンチブルーミング構造の平面図を示す。図２
に示すアンチブルーミング構造は、ドレイン電極４０、
閾値調節インプラント４１、Ｎ＋領域（ドレイン）４
２、クロックド・ゲート４３及び４４、仮想ゲート４５
及び４６、チャネル・ストップ４７及び４８、仮想ゲー
ト下の仮想障壁４９及び５０、仮想ゲート下の仮想ウェ
ル５１及び５２、クロックド・ゲート下のクロックド・
ウェル５３、５４、５５及び５６、及びクロックドゲー
ト下のクロックド障壁５７及び５８を有する。アンチブ
ルーミング構造は、Ｐ型半導体基板又は層の表面で形成
される。アンチブルーミング構造は、複数の列及び行に
配列された仮想位相電荷結合デバイス（ＣＣＤ）セルで
囲まれている。半導体層は、半導体基板であることが好
ましいが、エピタキシャル層のような他の型であっても
よい。
【０００７】図３は、図２に示した横方向オーバーフロ
ー・ドレインの断面図である。図３の構造は、Ｐ型シリ
コン層６０、層６０内のＮ型層６１、Ｎ型層６１の上部
に形成されるＰ＋仮想ゲート４５及び４６、Ｎ＋ドレイ
ン（横方向ドレイン）４２、ゲート絶縁層６２、ドレイ
ン電極４０、Ｎ型層６１の仮想ウェル・ドナー・インプ
ラント６３、ドレイン電極４０下の閾値調節インプラン
ト４１、絶縁層６５、及びドレイン相互接続（導電性相
互接続）６６を有する。
ー・ドレインの断面図である。図３の構造は、Ｐ型シリ
コン層６０、層６０内のＮ型層６１、Ｎ型層６１の上部
に形成されるＰ＋仮想ゲート４５及び４６、Ｎ＋ドレイ
ン（横方向ドレイン）４２、ゲート絶縁層６２、ドレイ
ン電極４０、Ｎ型層６１の仮想ウェル・ドナー・インプ
ラント６３、ドレイン電極４０下の閾値調節インプラン
ト４１、絶縁層６５、及びドレイン相互接続（導電性相
互接続）６６を有する。
【０００８】図４も図２のデバイスの断面図である。図
４は仮想位相電荷結合デバイス（ＣＣＤ）電荷転送チャ
ネルの一部を示す。断面は、図１のイメージ検知領域２
２からの奇数及び偶数の画素を有する。図４のデバイス
の電荷転送の方向は、左から右である。これは、図１の
イメージ検知領域２２の上から下の電荷転送方向に対応
する。図４の仮想位相ＣＣＤは、奇数ゲート４３、偶数
ゲート４４、仮想ゲート４５及び８８、ドナー・インプ
ラント９０、９２、９４及び９６、Ｎ型半導体領域６
１、Ｐ型半導体領域６０、及び絶縁層６２を有する。仮
想ゲート８８は、図２には示していない。
４は仮想位相電荷結合デバイス（ＣＣＤ）電荷転送チャ
ネルの一部を示す。断面は、図１のイメージ検知領域２
２からの奇数及び偶数の画素を有する。図４のデバイス
の電荷転送の方向は、左から右である。これは、図１の
イメージ検知領域２２の上から下の電荷転送方向に対応
する。図４の仮想位相ＣＣＤは、奇数ゲート４３、偶数
ゲート４４、仮想ゲート４５及び８８、ドナー・インプ
ラント９０、９２、９４及び９６、Ｎ型半導体領域６
１、Ｐ型半導体領域６０、及び絶縁層６２を有する。仮
想ゲート８８は、図２には示していない。
【０００９】図５は、図４のデバイスの各領域の電位レ
ベルを示す。奇数クロックド・ウェル１１０及び奇数ク
ロックド障壁１１２は、奇数ゲート４３が高電位レベル
のとき電位レベル１３６及び１３２であり、奇数ゲート
４３が低電位レベルのとき電位レベル１３４及び１３０
である。偶数クロックド・ウェル１２０及び偶数クロッ
クド障壁１１８は、偶数ゲート４４が高電位レベルのと
き電位レベル１４４及び１４０であり、偶数ゲート４４
が低電位レベルのとき電位レベル１４２及び１３８であ
る。仮想障壁１１４は、電位レベル１４６である。仮想
ウェル１１６は電位レベル１４８である。仮想障壁１２
２は電位レベル１５０である。仮想ウェル１２４は電位
レベル１５２である。ライン１５３は、電荷集積中のア
ンチブルーミング障壁の電位レベルを示す。
ベルを示す。奇数クロックド・ウェル１１０及び奇数ク
ロックド障壁１１２は、奇数ゲート４３が高電位レベル
のとき電位レベル１３６及び１３２であり、奇数ゲート
４３が低電位レベルのとき電位レベル１３４及び１３０
である。偶数クロックド・ウェル１２０及び偶数クロッ
クド障壁１１８は、偶数ゲート４４が高電位レベルのと
き電位レベル１４４及び１４０であり、偶数ゲート４４
が低電位レベルのとき電位レベル１４２及び１３８であ
る。仮想障壁１１４は、電位レベル１４６である。仮想
ウェル１１６は電位レベル１４８である。仮想障壁１２
２は電位レベル１５０である。仮想ウェル１２４は電位
レベル１５２である。ライン１５３は、電荷集積中のア
ンチブルーミング障壁の電位レベルを示す。
【００１０】図８に示すイメージ検知領域２２は３クロ
ック信号、ФLOD ，ФIA1 ，ФIA2を有する。Ф
LOD は、各画素領域の横方向オーバーフロー・ドレイン
に結合される。ФIA1 はフィールド“Ａ”の画素領域の
ゲート電極に結合される。ФIA2 はフィールド“Ｂ”の
画素領域のゲート電極に結合される。ФIA1 及びФIA2
の同相（in-phase）クロッキングを用いることにより、
集積期間中に検知される電荷は、メモリ領域２４へ転送
され得る。電荷クリア動作のため、ФLOD は高電圧（１
２ボルト）にクロックされるが、ФIA1 及びФIA2 は低
電圧に保持される。電荷集積期間中、ФLOD は中間電圧
（８ボルト）に保持され、隣接するドレインに適切なア
ンチブルーミング障壁を形成する。メモリへの電荷転送
中、ФLOD は低電圧（３ボルト）にクロックされ、ウェ
ルの電荷保持容量を増加させ、これによりスミア情報も
有する。
ック信号、ФLOD ，ФIA1 ，ФIA2を有する。Ф
LOD は、各画素領域の横方向オーバーフロー・ドレイン
に結合される。ФIA1 はフィールド“Ａ”の画素領域の
ゲート電極に結合される。ФIA2 はフィールド“Ｂ”の
画素領域のゲート電極に結合される。ФIA1 及びФIA2
の同相（in-phase）クロッキングを用いることにより、
集積期間中に検知される電荷は、メモリ領域２４へ転送
され得る。電荷クリア動作のため、ФLOD は高電圧（１
２ボルト）にクロックされるが、ФIA1 及びФIA2 は低
電圧に保持される。電荷集積期間中、ФLOD は中間電圧
（８ボルト）に保持され、隣接するドレインに適切なア
ンチブルーミング障壁を形成する。メモリへの電荷転送
中、ФLOD は低電圧（３ボルト）にクロックされ、ウェ
ルの電荷保持容量を増加させ、これによりスミア情報も
有する。
【００１１】イメージ領域２２は、電荷集積より前にい
かなる電荷も完全にクリアされる。これは、各画素の横
方向オーバーフロー・アンチブルーミング（ＡＢ）・ド
レイン構造を用いることによって成される。ФLOD は高
（１２ボルト）にクロックされアンチブルーミング障壁
を低下させ、イメージ検知領域２２からの電荷をクリア
する。
かなる電荷も完全にクリアされる。これは、各画素の横
方向オーバーフロー・アンチブルーミング（ＡＢ）・ド
レイン構造を用いることによって成される。ФLOD は高
（１２ボルト）にクロックされアンチブルーミング障壁
を低下させ、イメージ検知領域２２からの電荷をクリア
する。
【００１２】電荷集積中、電荷が仮想ウェルに集まるよ
うに、奇数ゲート及び偶数ゲートは低電位に保持され
る。電荷集積期間後、フィールド“Ａ”と“Ｂ”のいず
れが好ましいかによって、メモリ領域２４への転送の前
に、奇数ゲート又は偶数ゲートをパルスすることによっ
て電荷合計が成される。例えば、奇数ゲートが低−高−
低とパルスされる場合、奇数クロックド障壁に隣接する
仮想ウェルの電荷は電荷転送の方向で次の仮想ウェルに
シフトされ得る。これにより２つの仮想ウェルからの電
荷は一つの仮想ウェルに結びつき、イメージ信号の別の
仮想ウェルを空にする。図５を参照すると、奇数ゲート
８２がパルスされる場合、奇数クロックド障壁１１０の
左の仮想ウェルの電荷は、仮想ウェル１１６にシフトさ
れ、仮想ウェル１１６の電荷と結びつく。仮想ウェル１
２４の電荷は、仮想ウェル１２４の右側の次の仮想ウェ
ル（図示せず）にシフトされ得る。電荷は、一列おきの
ラインに合計された後、メモリ領域２４に転送され読み
出される。次に、次の電荷集積期間後、偶数ゲートが奇
数ゲートの代わりにパルスされ、電子的中心シフトを行
い、インターレースを提供する。このようにして、イン
ターレースされたフィールド“Ａ”及び“Ｂ”が提供さ
れる。
うに、奇数ゲート及び偶数ゲートは低電位に保持され
る。電荷集積期間後、フィールド“Ａ”と“Ｂ”のいず
れが好ましいかによって、メモリ領域２４への転送の前
に、奇数ゲート又は偶数ゲートをパルスすることによっ
て電荷合計が成される。例えば、奇数ゲートが低−高−
低とパルスされる場合、奇数クロックド障壁に隣接する
仮想ウェルの電荷は電荷転送の方向で次の仮想ウェルに
シフトされ得る。これにより２つの仮想ウェルからの電
荷は一つの仮想ウェルに結びつき、イメージ信号の別の
仮想ウェルを空にする。図５を参照すると、奇数ゲート
８２がパルスされる場合、奇数クロックド障壁１１０の
左の仮想ウェルの電荷は、仮想ウェル１１６にシフトさ
れ、仮想ウェル１１６の電荷と結びつく。仮想ウェル１
２４の電荷は、仮想ウェル１２４の右側の次の仮想ウェ
ル（図示せず）にシフトされ得る。電荷は、一列おきの
ラインに合計された後、メモリ領域２４に転送され読み
出される。次に、次の電荷集積期間後、偶数ゲートが奇
数ゲートの代わりにパルスされ、電子的中心シフトを行
い、インターレースを提供する。このようにして、イン
ターレースされたフィールド“Ａ”及び“Ｂ”が提供さ
れる。
【００１３】イメージ領域２２の電荷合計の後、各ライ
ンに６８０画素を有する５００のラインから成るメモリ
領域２４にすべてのラインが転送される。メモリ位相領
域が入射光に露光されず、そのためこの領域のデバイス
に電荷クリア装置・メカニズム又はアンチブルーミング
・ゲート・メカニズムを提供する必要がなくなるとして
１９８０年１０月２１日に登録された出願人の米国特許
番号第４，２２９，７５２号、発明の名称『仮想位相電
荷転送デバイス』に記載された仮想位相デバイスのほう
が、より効果的に作動し得るが、メモリ領域２４は上述
の仮想位相ＣＣＤデバイスで形成され、同相でクロック
され得る。そのため、図１に示す好ましい実施例のメモ
リ領域２４は、一つのクロック信号ФM のみを必要とす
る。
ンに６８０画素を有する５００のラインから成るメモリ
領域２４にすべてのラインが転送される。メモリ位相領
域が入射光に露光されず、そのためこの領域のデバイス
に電荷クリア装置・メカニズム又はアンチブルーミング
・ゲート・メカニズムを提供する必要がなくなるとして
１９８０年１０月２１日に登録された出願人の米国特許
番号第４，２２９，７５２号、発明の名称『仮想位相電
荷転送デバイス』に記載された仮想位相デバイスのほう
が、より効果的に作動し得るが、メモリ領域２４は上述
の仮想位相ＣＣＤデバイスで形成され、同相でクロック
され得る。そのため、図１に示す好ましい実施例のメモ
リ領域２４は、一つのクロック信号ФM のみを必要とす
る。
【００１４】スミアはイメージ領域２２からメモリ領域
２４への電荷転送中に生じる。スミアは、イメージ領域
２２からメモリ領域２４への電荷転送中にイメージング
領域２２に発生する電荷の結果である。イメージ情報が
イメージ領域２２からメモリ領域２４へ転送されると
き、電荷合計後にイメージ信号を有さないラインは、ス
ミアから生じる電荷を有する。イメージ信号を有するラ
インもスミアから生じる電荷を有する。空のラインのス
ミア情報は、その後イメージ信号及びスミアを有するラ
インのスミアの量を決定するために用いられ得る。スミ
ア情報は、メモリの一列おきのラインに含まれており、
デュアル直列レジスタ２６及び２８を用いることによっ
て、対応するイメージ信号情報と同時にスミア情報が読
み出され得る。例えば、直列レジスタ２６は、イメージ
信号及びスミアの両方を有するラインを読むために用い
られ得、直列レジスタ２８は、スミア情報のみを有する
ラインを読むために用いられ得る。イメージ信号からの
スミア情報の除去は、画素毎にクリップ回路を有する差
動増幅器３６によって成される。出力ＶO はスミアのな
いイメージ信号である。
２４への電荷転送中に生じる。スミアは、イメージ領域
２２からメモリ領域２４への電荷転送中にイメージング
領域２２に発生する電荷の結果である。イメージ情報が
イメージ領域２２からメモリ領域２４へ転送されると
き、電荷合計後にイメージ信号を有さないラインは、ス
ミアから生じる電荷を有する。イメージ信号を有するラ
インもスミアから生じる電荷を有する。空のラインのス
ミア情報は、その後イメージ信号及びスミアを有するラ
インのスミアの量を決定するために用いられ得る。スミ
ア情報は、メモリの一列おきのラインに含まれており、
デュアル直列レジスタ２６及び２８を用いることによっ
て、対応するイメージ信号情報と同時にスミア情報が読
み出され得る。例えば、直列レジスタ２６は、イメージ
信号及びスミアの両方を有するラインを読むために用い
られ得、直列レジスタ２８は、スミア情報のみを有する
ラインを読むために用いられ得る。イメージ信号からの
スミア情報の除去は、画素毎にクリップ回路を有する差
動増幅器３６によって成される。出力ＶO はスミアのな
いイメージ信号である。
【００１５】基本スミア除去の概念は、過負荷領域で隣
接する画素に流れ込む電荷を除去するためにセンサに組
込むアンチブルーミング特性のため複雑である。電荷集
積中のアンチブルーミング・レベルはアンチブルーミン
グ・ドレイン・バイアスФLO D によって決定され、図５
のライン１５３に示すように、仮想ウェル電位の約１．
５倍より小さくセットされる。強い光信号が現在のレベ
ルより大きい電荷を発生する場合、電荷は図２に示した
横方向オーバーフロー・ドレイン構造によって画素から
流し出される。
接する画素に流れ込む電荷を除去するためにセンサに組
込むアンチブルーミング特性のため複雑である。電荷集
積中のアンチブルーミング・レベルはアンチブルーミン
グ・ドレイン・バイアスФLO D によって決定され、図５
のライン１５３に示すように、仮想ウェル電位の約１．
５倍より小さくセットされる。強い光信号が現在のレベ
ルより大きい電荷を発生する場合、電荷は図２に示した
横方向オーバーフロー・ドレイン構造によって画素から
流し出される。
【００１６】スミアデータを集めるため、アンチブルー
ミング・ドレイン・バイアスФLODを瞬間的に低くして
スミアデータをイメージ信号に追加する必要がある。ア
ンチブルーミング・ドレイン・バイアスФLOD が電荷転
送中に低下しない場合、スミア信号は失われる。電荷集
積及び電荷転送中のアンチブルーミング・レベルを図６
に示す。図６は、電荷集積アンチブルーミング・レベル
１６０、電荷転送アンチブルーミング・レベル１６２、
電荷合計前のイメージ信号レベル１６３、電荷合計後の
イメージ信号レベルがアンチブルーミング・レベル１６
０であるときの信号チャネルのスミア１６４、空のチャ
ネルのスミア１６６、及びスミア・クリップ・レベル１
６８を示す。図６の縦軸は全電荷レベルをあらわす。図
６の横軸は転送時間及び回数をあらわす。時間ｔ＝０は
メモリへの電荷転送が始まるときを示す。
ミング・ドレイン・バイアスФLODを瞬間的に低くして
スミアデータをイメージ信号に追加する必要がある。ア
ンチブルーミング・ドレイン・バイアスФLOD が電荷転
送中に低下しない場合、スミア信号は失われる。電荷集
積及び電荷転送中のアンチブルーミング・レベルを図６
に示す。図６は、電荷集積アンチブルーミング・レベル
１６０、電荷転送アンチブルーミング・レベル１６２、
電荷合計前のイメージ信号レベル１６３、電荷合計後の
イメージ信号レベルがアンチブルーミング・レベル１６
０であるときの信号チャネルのスミア１６４、空のチャ
ネルのスミア１６６、及びスミア・クリップ・レベル１
６８を示す。図６の縦軸は全電荷レベルをあらわす。図
６の横軸は転送時間及び回数をあらわす。時間ｔ＝０は
メモリへの電荷転送が始まるときを示す。
【００１７】アンチブルーミング・ドレイン・バイアス
Ф7 を図７に示す。まず、電荷クリア・パルス（好まし
い実施例では１２ボルト）が画素から全ての電荷をクリ
アする。次に、電荷集積期間の間、ドレインがレベル１
８２（好ましい実施例では８ボルト）にバイアスされ、
適切なアンチブルーミング障壁を提供する。その後、メ
モリへの電荷転送期間の間、ドレインはレベル１８４
（好ましい実施例では３ボルト）にバイアスされ、電荷
蓄積ウェルにより高い電荷容量を許容する。この操作モ
ードは、一つのチャネルの信号上のスミアデータ及び他
のチャネルの対応スミア信号を保つ。その後、出力増幅
器３０及び３２の電圧への電荷変換後、スミアが信号か
ら除かれスミアのないイメージが得られる。
Ф7 を図７に示す。まず、電荷クリア・パルス（好まし
い実施例では１２ボルト）が画素から全ての電荷をクリ
アする。次に、電荷集積期間の間、ドレインがレベル１
８２（好ましい実施例では８ボルト）にバイアスされ、
適切なアンチブルーミング障壁を提供する。その後、メ
モリへの電荷転送期間の間、ドレインはレベル１８４
（好ましい実施例では３ボルト）にバイアスされ、電荷
蓄積ウェルにより高い電荷容量を許容する。この操作モ
ードは、一つのチャネルの信号上のスミアデータ及び他
のチャネルの対応スミア信号を保つ。その後、出力増幅
器３０及び３２の電圧への電荷変換後、スミアが信号か
ら除かれスミアのないイメージが得られる。
【００１８】好ましい実施例のアンチブルーミング３レ
ベルドライバ回路を図８に示す。これは図１に示した回
路３４に対応する。回路は、レジスタ２００及び２０
２、トランジスタ２０４及び２０６、単体（unity ）利
得バッファ２０８、コンデンサ２１０、２１２及び２１
４、分圧器（ポテンショメータ）２１６、及び共通ノー
ド２１７を有する。ФCLはノード２１８への入力であ
る。ФTRＲはノード２２０への入力である。ФLOD はノ
ード２２２に提供される。好ましい実施例において、Ｖ
d1は共通ノード２１７に対して１２ボルトであり、Ｖd2
は共通ノード２１７に対して１２ボルトであり、ノード
２２２の電圧は共通ノード２１７に対して、電流がコン
デンサ２１４を介して流れるとき８ボルトである。ФCL
は低にパルスされ、図７の電荷クリア・パルス１８０を
提供する。ФTRは高にパルスされ、図７のバイアス・レ
ベル１８４を提供する。
ベルドライバ回路を図８に示す。これは図１に示した回
路３４に対応する。回路は、レジスタ２００及び２０
２、トランジスタ２０４及び２０６、単体（unity ）利
得バッファ２０８、コンデンサ２１０、２１２及び２１
４、分圧器（ポテンショメータ）２１６、及び共通ノー
ド２１７を有する。ФCLはノード２１８への入力であ
る。ФTRＲはノード２２０への入力である。ФLOD はノ
ード２２２に提供される。好ましい実施例において、Ｖ
d1は共通ノード２１７に対して１２ボルトであり、Ｖd2
は共通ノード２１７に対して１２ボルトであり、ノード
２２２の電圧は共通ノード２１７に対して、電流がコン
デンサ２１４を介して流れるとき８ボルトである。ФCL
は低にパルスされ、図７の電荷クリア・パルス１８０を
提供する。ФTRは高にパルスされ、図７のバイアス・レ
ベル１８４を提供する。
【００１９】スミア・チャネルはいかなる信号も伝搬し
ないため、イメージ信号及びスミアを有するチャネルよ
りずっと大きいスミア値を保持できる。この状況は、図
６の時間ｔ1 後に起こる。時間ｔ1 後に除去が実施され
るとき、過除去が起こり得る（負の結果信号が起こり得
る）。これは照射される領域の好ましくない（ブラッ
ク）イメージになる。解決手段は、イメージ信号チャネ
ルの最大スミアレベルに対応するレベルにスミア・チャ
ネルからの出力を『クリップする』（制限する）ことで
ある。
ないため、イメージ信号及びスミアを有するチャネルよ
りずっと大きいスミア値を保持できる。この状況は、図
６の時間ｔ1 後に起こる。時間ｔ1 後に除去が実施され
るとき、過除去が起こり得る（負の結果信号が起こり得
る）。これは照射される領域の好ましくない（ブラッ
ク）イメージになる。解決手段は、イメージ信号チャネ
ルの最大スミアレベルに対応するレベルにスミア・チャ
ネルからの出力を『クリップする』（制限する）ことで
ある。
【００２０】スミア・クリップ回路を有する好ましい実
施例の差動増幅器を図９に示す。これは図１の回路３６
に対応する。図９の回路は、レジスタ２４０から２４
７、トランジスタ２５０から２５４、分圧器２５６及び
２５８、コンデンサ２６０、及び増幅器２６２を有す
る。ＶO1はノード２６４に結合される。ＶO2はノード２
６６に結合される。ＶO がノード２６８に提供される。
好ましい実施例において、Ｖd3は２２ボルト、Ｖd4は−
５ボルト、Ｖd5は５ボルト、Ｖd6は−５ボルト、レジス
タ２４０は１００オーム、レジスタ２４１は１５０オー
ム、レジスタ２４２は４Ｋオーム、レジスタ２４３は１
５０オーム、レジスタ２４４は２．５Ｋオーム、レジス
タ２４５は１００オーム、レジスタ２４６は１．５Ｋオ
ーム、レジスタ２４７は１Ｋオーム、分圧器２５６は２
Ｋオーム、及び分圧器２５８は５Ｋオームである。分圧
器２５６は図６のクリップ・レベル１６８を調節するた
めに用いられる。レジスタ２４５から２４７、演算増幅
器２６２、及び分圧器２５８は低インピーダンス入力で
インバート・モードで結合される。電流フィードバック
増幅器を演算増幅器２６２の代わりに用いることができ
る。
施例の差動増幅器を図９に示す。これは図１の回路３６
に対応する。図９の回路は、レジスタ２４０から２４
７、トランジスタ２５０から２５４、分圧器２５６及び
２５８、コンデンサ２６０、及び増幅器２６２を有す
る。ＶO1はノード２６４に結合される。ＶO2はノード２
６６に結合される。ＶO がノード２６８に提供される。
好ましい実施例において、Ｖd3は２２ボルト、Ｖd4は−
５ボルト、Ｖd5は５ボルト、Ｖd6は−５ボルト、レジス
タ２４０は１００オーム、レジスタ２４１は１５０オー
ム、レジスタ２４２は４Ｋオーム、レジスタ２４３は１
５０オーム、レジスタ２４４は２．５Ｋオーム、レジス
タ２４５は１００オーム、レジスタ２４６は１．５Ｋオ
ーム、レジスタ２４７は１Ｋオーム、分圧器２５６は２
Ｋオーム、及び分圧器２５８は５Ｋオームである。分圧
器２５６は図６のクリップ・レベル１６８を調節するた
めに用いられる。レジスタ２４５から２４７、演算増幅
器２６２、及び分圧器２５８は低インピーダンス入力で
インバート・モードで結合される。電流フィードバック
増幅器を演算増幅器２６２の代わりに用いることができ
る。
【００２１】図９の回路は以下のように作動する。トラ
ンジスタ２５０及び２５２は、入力電圧ＶO1及びＶO2を
対応電流に変換するＰＮＰソース・フォロアをあらわ
す。変換率はレジスタ２４１及び２４３の値によって決
定される。トランジスタ２５０のコレクタからの電流
は、トランジスタ２５３及び２５４によって形成される
電流ミラーによって鏡映される。これにより、演算増幅
器２６２の逆入力ノードでの電流信号除去が提供され
る。レジスタ２４５は必ずしも必要ではなく、バンドパ
ス・リミッタとしてのみ機能する。トランジスタ２５２
のエミッタのスミアレベルが一定の制限を超えると、ト
ランジスタ２５１はオンになり、その信号がトランジス
タ２５０の出力に合計される。これにより、スミア信号
の過除去を避けるクリッピング機能が提供される。クリ
ッピングが起こる閾値は、レジスタ２４０及び２４２、
及び分圧器２５６の値によって決定される。
ンジスタ２５０及び２５２は、入力電圧ＶO1及びＶO2を
対応電流に変換するＰＮＰソース・フォロアをあらわ
す。変換率はレジスタ２４１及び２４３の値によって決
定される。トランジスタ２５０のコレクタからの電流
は、トランジスタ２５３及び２５４によって形成される
電流ミラーによって鏡映される。これにより、演算増幅
器２６２の逆入力ノードでの電流信号除去が提供され
る。レジスタ２４５は必ずしも必要ではなく、バンドパ
ス・リミッタとしてのみ機能する。トランジスタ２５２
のエミッタのスミアレベルが一定の制限を超えると、ト
ランジスタ２５１はオンになり、その信号がトランジス
タ２５０の出力に合計される。これにより、スミア信号
の過除去を避けるクリッピング機能が提供される。クリ
ッピングが起こる閾値は、レジスタ２４０及び２４２、
及び分圧器２５６の値によって決定される。
【００２２】本発明は例示用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。したがって、添付の特許請求の範囲はあらゆるこ
れらの変形及び組合せを包含することを意図する。以上
の説明に関して更に次の項を開示する。
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。したがって、添付の特許請求の範囲はあらゆるこ
れらの変形及び組合せを包含することを意図する。以上
の説明に関して更に次の項を開示する。
【００２３】（１） イメージ検知デバイスであって、
アンチブルーミング・ドレインを有するイメージ検知領
域と、イメージ検知領域に結合され、イメージ検知領域
からの電荷を蓄積するフレーム・メモリであって、イメ
ージ検知領域が電荷集積中より高い電荷容量を有するよ
うに、電荷集積中、アンチブルーミング・ドレインが第
１レベルにバイアスされ、メモリへの電荷転送中、アン
チブルーミング・ドレインが第２レベルにバイアスされ
るイメージ検知デバイス。
アンチブルーミング・ドレインを有するイメージ検知領
域と、イメージ検知領域に結合され、イメージ検知領域
からの電荷を蓄積するフレーム・メモリであって、イメ
ージ検知領域が電荷集積中より高い電荷容量を有するよ
うに、電荷集積中、アンチブルーミング・ドレインが第
１レベルにバイアスされ、メモリへの電荷転送中、アン
チブルーミング・ドレインが第２レベルにバイアスされ
るイメージ検知デバイス。
【００２４】（２） 第1 項に記載のデバイスであっ
て、メモリ領域から電荷を受取るためメモリに結合され
る第１直列レジスタと、第１直列レジスタから電荷を受
取るため第１直列レジスタに結合される第２直列レジス
タを更に含むデバイス。
て、メモリ領域から電荷を受取るためメモリに結合され
る第１直列レジスタと、第１直列レジスタから電荷を受
取るため第１直列レジスタに結合される第２直列レジス
タを更に含むデバイス。
【００２５】（３） 第２項に記載のデバイスであっ
て、第１直列レジスタに結合される第１電荷検知増幅器
と、第２直列レジスタに結合される第２電荷検知増幅器
とを更に含むデバイス。
て、第１直列レジスタに結合される第１電荷検知増幅器
と、第２直列レジスタに結合される第２電荷検知増幅器
とを更に含むデバイス。
【００２６】（４） 第３項に記載のデバイスであっ
て、第１および第２の電荷検知増幅器に結合され、電荷
検知増幅器の一方からの出力を最大レベルに制限し、そ
の後、他方の電荷検知増幅器の出力からその出力を減ず
るスミア除去回路を更に含むデバイス。
て、第１および第２の電荷検知増幅器に結合され、電荷
検知増幅器の一方からの出力を最大レベルに制限し、そ
の後、他方の電荷検知増幅器の出力からその出力を減ず
るスミア除去回路を更に含むデバイス。
【００２７】（５） 第１項に記載のデバイスであっ
て、アンチブルーミング・ドレインは第３レベルにバイ
アスされ、イメージ検知領域から電荷をクリアするデバ
イス。
て、アンチブルーミング・ドレインは第３レベルにバイ
アスされ、イメージ検知領域から電荷をクリアするデバ
イス。
【００２８】（６） 第１項に記載のデバイスであっ
て、アンチブルーミング・ドレインはアンチブルーミン
グ・ドライバ回路によってバイアスされるデバイス。
て、アンチブルーミング・ドレインはアンチブルーミン
グ・ドライバ回路によってバイアスされるデバイス。
【００２９】（７） 第６項に記載のデバイスであっ
て、アンチブルーミング・ドライバ回路は、第１トラン
ジスタに結合される第１入力ノードと、第２トランジス
タに結合される第２入力ノードと、第１および第２トラ
ンジスタに結合される入力およびアンチブルーミング・
ドレインに結合される出力とを有する増幅器と、アンチ
ブルーミング・ドレインに結合される分圧器とを含むデ
バイス。
て、アンチブルーミング・ドライバ回路は、第１トラン
ジスタに結合される第１入力ノードと、第２トランジス
タに結合される第２入力ノードと、第１および第２トラ
ンジスタに結合される入力およびアンチブルーミング・
ドレインに結合される出力とを有する増幅器と、アンチ
ブルーミング・ドレインに結合される分圧器とを含むデ
バイス。
【００３０】（８） イメージ検知デバイスであって、
イメージ検知領域と、イメージ検知領域に結合され、イ
メージ検知領域からの電荷を蓄積するフレーム・メモリ
と、メモリ領域に結合され、メモリ領域からの電荷を受
取る第１直列レジスタと、第１直列レジスタに結合さ
れ、第１直列レジスタからの電荷を受取る第２直列レジ
スタと、第１直列レジスタに結合され、第１直列レジス
タからの電荷を逐次に受取る第１電荷検知増幅器と、第
２直列レジスタに結合され、第２直列レジスタからの電
荷を逐次に受取る第２電荷検知増幅器と、第１および第
２電荷検知増幅器に結合され、電荷検知増幅器の一方か
らの出力を最大レベルに制限し、その後、他方の電荷検
知増幅器の出力からその出力を減ずるスミア除去回路と
を有するイメージ検知デバイス。
イメージ検知領域と、イメージ検知領域に結合され、イ
メージ検知領域からの電荷を蓄積するフレーム・メモリ
と、メモリ領域に結合され、メモリ領域からの電荷を受
取る第１直列レジスタと、第１直列レジスタに結合さ
れ、第１直列レジスタからの電荷を受取る第２直列レジ
スタと、第１直列レジスタに結合され、第１直列レジス
タからの電荷を逐次に受取る第１電荷検知増幅器と、第
２直列レジスタに結合され、第２直列レジスタからの電
荷を逐次に受取る第２電荷検知増幅器と、第１および第
２電荷検知増幅器に結合され、電荷検知増幅器の一方か
らの出力を最大レベルに制限し、その後、他方の電荷検
知増幅器の出力からその出力を減ずるスミア除去回路と
を有するイメージ検知デバイス。
【００３１】（９） イメージ検知デバイスでスミアを
検知する方法であって、イメージ検知領域に第１レベル
のアンチブルーミング障壁を形成し、イメージ検知領域
の複数のイメージ列で入射光によって発生された電荷を
累積（accumulate）し、第１レベルのアンチブルーミン
グ障壁よりも、イメージ検知領域が、第１入射光で発生
されるより多くの電荷を保持できるように、アンチブル
ーミング障壁を第２レベルへスイッチし、イメージ検知
領域の電荷をメモリ領域へ転送することを含む方法。
検知する方法であって、イメージ検知領域に第１レベル
のアンチブルーミング障壁を形成し、イメージ検知領域
の複数のイメージ列で入射光によって発生された電荷を
累積（accumulate）し、第１レベルのアンチブルーミン
グ障壁よりも、イメージ検知領域が、第１入射光で発生
されるより多くの電荷を保持できるように、アンチブル
ーミング障壁を第２レベルへスイッチし、イメージ検知
領域の電荷をメモリ領域へ転送することを含む方法。
【００３２】（１０） 第９項に記載の方法において、
メモリ領域の電荷をデュアル直列レジスタへ転送するこ
とを更に含む方法。
メモリ領域の電荷をデュアル直列レジスタへ転送するこ
とを更に含む方法。
【００３３】（１１） 第１０項に記載の方法におい
て、デュアル直列レジスタの第１直列レジスタからスミ
ア信号を、第２のデュアル直列レジスタからイメージ信
号およびスミア信号の組合わせを読出すことを更に含む
方法。
て、デュアル直列レジスタの第１直列レジスタからスミ
ア信号を、第２のデュアル直列レジスタからイメージ信
号およびスミア信号の組合わせを読出すことを更に含む
方法。
【００３４】（１２） 第１１項に記載の方法であっ
て、イメージ信号およびスミア信号の組合わせからスミ
ア信号を除去することを更に含む方法。
て、イメージ信号およびスミア信号の組合わせからスミ
ア信号を除去することを更に含む方法。
【００３５】（１３） 第１１項に記載の方法であっ
て、デュアル直列レジスタの第１の直列レジスタからス
ミア信号最大レベルに制限し、クリップされたスミア信
号を提供することを更に含む方法。
て、デュアル直列レジスタの第１の直列レジスタからス
ミア信号最大レベルに制限し、クリップされたスミア信
号を提供することを更に含む方法。
【００３６】（１４） 第１３項に記載の方法であっ
て、イメージ信号及びスミア信号の組合わせからクリッ
プされたスミア信号を減じることを更に含む方法。
て、イメージ信号及びスミア信号の組合わせからクリッ
プされたスミア信号を減じることを更に含む方法。
【００３７】（１５） イメージ検知デバイスであっ
て、アンチブルーミング・ドレイン構造を有するイメー
ジ検知領域２２、イメージ検知領域２２に結合されイメ
ージ検知領域からの電荷を蓄積するフレーム・メモリ２
４を有し、電荷集積中、アンチブルーミング・ドレイン
は第１レベルにバイアスされ、メモリへの電荷転送中、
イメージ検知領域２２が電荷集積中より高い電荷容量を
有するように、アンチブルーミング・ドレインは第２レ
ベルにバイアスされるイメージ検知デバイス。
て、アンチブルーミング・ドレイン構造を有するイメー
ジ検知領域２２、イメージ検知領域２２に結合されイメ
ージ検知領域からの電荷を蓄積するフレーム・メモリ２
４を有し、電荷集積中、アンチブルーミング・ドレイン
は第１レベルにバイアスされ、メモリへの電荷転送中、
イメージ検知領域２２が電荷集積中より高い電荷容量を
有するように、アンチブルーミング・ドレインは第２レ
ベルにバイアスされるイメージ検知デバイス。
【図１】スミア・クリップ回路、差動増幅器、及びアン
チブルーミング・ドライバを有するイメージャの好まし
い実施例のブロック図。
チブルーミング・ドライバを有するイメージャの好まし
い実施例のブロック図。
【図２】アンチブルーミング・ドライバの横方向オーバ
ーフローの平面図。
ーフローの平面図。
【図３】アンチブルーミング・ドライバの横方向オーバ
ーフローの断面図。
ーフローの断面図。
【図４】図２のデバイスの断面図であって、図１のイメ
ージャの仮想位相ＣＣＤ画素領域を示す図。
ージャの仮想位相ＣＣＤ画素領域を示す図。
【図５】図４のデバイスを第１画素領域から第２画素領
域へ電荷が移動する動作を説明する電位図。
域へ電荷が移動する動作を説明する電位図。
【図６】スミアおよびイメージ信号レベルのグラフ。
【図７】アンチブルーミング・ドレイン・バイアスのタ
イミング図。
イミング図。
【図８】好ましい実施例のアンチブルーミング３レベル
・ドライバ回路の回路図。
・ドライバ回路の回路図。
【図９】好ましい実施例のスミア・クリップ回路を有す
る差動増幅器の回路図。
る差動増幅器の回路図。
２２ イメージ検知領域 ２４ フレーム・メモリ
Claims (2)
- 【請求項１】 イメージ検知デバイスであって、 アンチブルーミング・ドレインを有するイメージ検知領
域と、 イメージ検知領域に結合され、イメージ検知領域からの
電荷を蓄積するフレーム・メモリであって、イメージ検
知領域が電荷集積中より高い電荷容量を有するように、
電荷集積中、アンチブルーミング・ドレインが第１レベ
ルにバイアスされ、メモリへの電荷転送中、アンチブル
ーミング・ドレインが第２レベルにバイアスされるイメ
ージ検知デバイス。 - 【請求項２】 イメージ検知デバイスでスミアを検知す
る方法であって、 イメージ検知領域に第１レベルのアンチブルーミング障
壁を形成し、 イメージ検知領域の複数のイメージ列で入射光によって
発生された電荷を累積（accumulate）し、 第１レベルのアンチブルーミング障壁よりも、イメージ
検知領域が、第１入射光で発生されるより多くの電荷を
保持できるように、アンチブルーミング障壁を第２レベ
ルへスイッチし、 イメージ検知領域の電荷をメモリ領域へ転送することを
含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/411,033 US6266087B1 (en) | 1995-03-27 | 1995-03-27 | Circuit and technique for smear subtraction in CCD image sensors |
| US411033 | 1995-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08275062A true JPH08275062A (ja) | 1996-10-18 |
Family
ID=23627285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070413A Pending JPH08275062A (ja) | 1995-03-27 | 1996-03-26 | Ｃｃｄイメージセンサのスミア除去のための回路及び技術 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6266087B1 (ja) |
| JP (1) | JPH08275062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002003711A1 (en) | 2000-06-29 | 2002-01-10 | Koninklijke Philips Electronics N.V. | Color image pickup device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274466A (ja) * | 1998-03-20 | 1999-10-08 | Nikon Corp | 固体撮像装置及びこれを備えたカメラ |
| US6331873B1 (en) * | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
| US6583061B2 (en) * | 2001-08-31 | 2003-06-24 | Eastman Kodak Company | Method for creating an anti-blooming structure in a charge coupled device |
| JP2004260699A (ja) * | 2003-02-27 | 2004-09-16 | Canon Inc | 撮像装置、撮像方法、及びプログラム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58156272A (ja) * | 1982-03-12 | 1983-09-17 | Sony Corp | スミア補正回路 |
| US4490744A (en) * | 1982-06-30 | 1984-12-25 | Rca Corporation | Smear reduction technique for CCD field-transfer imager system |
| US4782394A (en) * | 1985-06-03 | 1988-11-01 | Canon Kabushiki Kaisha | Image pickup apparatus having saturation prevention control modes |
| JPH02301270A (ja) * | 1989-05-15 | 1990-12-13 | Sanyo Electric Co Ltd | 固体撮像素子のスミア除去回路 |
| US4949183A (en) * | 1989-11-29 | 1990-08-14 | Eastman Kodak Company | Image sensor having multiple horizontal shift registers |
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