JPH08264561A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08264561A JPH08264561A JP6070995A JP6070995A JPH08264561A JP H08264561 A JPH08264561 A JP H08264561A JP 6070995 A JP6070995 A JP 6070995A JP 6070995 A JP6070995 A JP 6070995A JP H08264561 A JPH08264561 A JP H08264561A
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- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【目的】 ゲート・ドレイン間の耐圧を向上させる。
【構成】 半絶縁性ＧａＡｓ基板１上に形成されている
ソース側ｎ+ 層４およびドレイン側ｎ+ 層５の下部側に
は、それぞれｐ型イオンを注入したｐ型イオン注入層８
およびｐ型イオン注入層９が接触されて設けられてい
る。
ソース側ｎ+ 層４およびドレイン側ｎ+ 層５の下部側に
は、それぞれｐ型イオンを注入したｐ型イオン注入層８
およびｐ型イオン注入層９が接触されて設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧性有し、ゲート
・ドレイン間容量を小さくした半導体装置およびその製
造方法に関するものである。
・ドレイン間容量を小さくした半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】図２は、従来のこの種の半導体装置の製
造途中の状態を示す断面図である。図２において、１は
半絶縁性ＧａＡｓ基板、２はこの半絶縁性ＧａＡｓ基板
１上に形成されたチャネルイオン注入ｎ層、３はこのｎ
層２上の所定位置に形成されたゲート電極、４は半絶縁
性ＧａＡｓ基板１に導入されたソース側ｎ+ 層、５は同
様にドレイン側ｎ+ 層である。
造途中の状態を示す断面図である。図２において、１は
半絶縁性ＧａＡｓ基板、２はこの半絶縁性ＧａＡｓ基板
１上に形成されたチャネルイオン注入ｎ層、３はこのｎ
層２上の所定位置に形成されたゲート電極、４は半絶縁
性ＧａＡｓ基板１に導入されたソース側ｎ+ 層、５は同
様にドレイン側ｎ+ 層である。
【０００３】このように構成された半導体装置における
ソース側ｎ+ 層４およびドレイン側ｎ+ 層５の形成は、
まずｎ層２上に所定の大きさの開口部を有するレジスト
パタン６を形成し、このレジストパタン６をマスクとし
てソース側の上方からｎ+ イオン７を半絶縁性ＧａＡｓ
基板１およびｎ層２に対して斜め方向で注入することに
よりソース側ｎ+ 層４およびドレイン側ｎ+ 層５が形成
される。この場合、ゲート電極３とソース側との間のｎ
+ 層４の長さに長さに比べてゲート電極３とドレイン側
との間のｎ+ 層５の長さが長くなって形成される。この
ようにして形成される半導体装置は、ゲート・ドレイン
間のショットキー逆耐圧を向上させることができる特徴
を有している。
ソース側ｎ+ 層４およびドレイン側ｎ+ 層５の形成は、
まずｎ層２上に所定の大きさの開口部を有するレジスト
パタン６を形成し、このレジストパタン６をマスクとし
てソース側の上方からｎ+ イオン７を半絶縁性ＧａＡｓ
基板１およびｎ層２に対して斜め方向で注入することに
よりソース側ｎ+ 層４およびドレイン側ｎ+ 層５が形成
される。この場合、ゲート電極３とソース側との間のｎ
+ 層４の長さに長さに比べてゲート電極３とドレイン側
との間のｎ+ 層５の長さが長くなって形成される。この
ようにして形成される半導体装置は、ゲート・ドレイン
間のショットキー逆耐圧を向上させることができる特徴
を有している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法により形成される半導体装置は、ゲート電
極３の高さｈとｎ+ イオン７の注入角度αとによってゲ
ート・ドレイン間隔の上限値が決まる。つまり、ゲート
電極３の高さｈは、ゲート長を短くすると、極端に高く
はできず、約０．１μｍ級のゲート長の場合には約０．
４μｍ以上とすることはできない。また、イオン注入角
度αも２０〜３０度程度以上とすると、イオン注入層の
厚さが小さくなる。また、イオン注入角度αを高くする
と、半絶縁性ＧａＡｓ基板１の内部に入るイオンに比べ
てスパッタリングにより半導体基板表面が削られたり、
また、反射されたイオンが増加する。さらにイオン注入
量を測定する２次電子収量も変化し、正しいイオン注入
量を測定することが困難になる。これらの理由から、ゲ
ート・ドレイン間の間隔の上限値は、約０．１５μｍ程
度となる。この程度の間隔では、ゲート・ドレイン間の
耐圧約１０Ｖを確保することが困難となるという問題が
あった。
うな製造方法により形成される半導体装置は、ゲート電
極３の高さｈとｎ+ イオン７の注入角度αとによってゲ
ート・ドレイン間隔の上限値が決まる。つまり、ゲート
電極３の高さｈは、ゲート長を短くすると、極端に高く
はできず、約０．１μｍ級のゲート長の場合には約０．
４μｍ以上とすることはできない。また、イオン注入角
度αも２０〜３０度程度以上とすると、イオン注入層の
厚さが小さくなる。また、イオン注入角度αを高くする
と、半絶縁性ＧａＡｓ基板１の内部に入るイオンに比べ
てスパッタリングにより半導体基板表面が削られたり、
また、反射されたイオンが増加する。さらにイオン注入
量を測定する２次電子収量も変化し、正しいイオン注入
量を測定することが困難になる。これらの理由から、ゲ
ート・ドレイン間の間隔の上限値は、約０．１５μｍ程
度となる。この程度の間隔では、ゲート・ドレイン間の
耐圧約１０Ｖを確保することが困難となるという問題が
あった。
【０００５】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、イ
オン注入角度を大きく傾けることなく、ゲート・ドレイ
ン間の不純物濃度を下げ、ゲート・ドレイン間の耐圧を
向上させることができる半導体装置およびその製造方法
を提供することにある。
を解決するためになされたものであり、その目的は、イ
オン注入角度を大きく傾けることなく、ゲート・ドレイ
ン間の不純物濃度を下げ、ゲート・ドレイン間の耐圧を
向上させることができる半導体装置およびその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体装置は、半導体基板の一表
面上にゲート電極を有し、このゲート電極の両側に非対
称に配置されたチャネルと同一導電型を有する第１導電
型の不純物層を有する半導体装置において、第１導電型
の不純物層とは逆の第２導電型の不純物層を第１導電型
の不純物層とは逆の非対称性を有して配置したものであ
る。
るために本発明による半導体装置は、半導体基板の一表
面上にゲート電極を有し、このゲート電極の両側に非対
称に配置されたチャネルと同一導電型を有する第１導電
型の不純物層を有する半導体装置において、第１導電型
の不純物層とは逆の第２導電型の不純物層を第１導電型
の不純物層とは逆の非対称性を有して配置したものであ
る。
【０００７】また、本発明による半導体装置の製造方法
は、半導体基板にゲート電極を形成する工程と、ソース
側上方から斜め方向に第１導電型の不純物を半導体基板
に導入する工程と、ドレイン側上方から斜め方向に第２
の導電型の不純物を半導体基板に導入する工程とを少な
くとも有している。
は、半導体基板にゲート電極を形成する工程と、ソース
側上方から斜め方向に第１導電型の不純物を半導体基板
に導入する工程と、ドレイン側上方から斜め方向に第２
の導電型の不純物を半導体基板に導入する工程とを少な
くとも有している。
【０００８】
【作用】本発明においては、ゲート・ソース間とゲート
・ドレイン間との間で不純物濃度差が生ずる。
・ドレイン間との間で不純物濃度差が生ずる。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明による半導体装置の一実施例
による構成を説明するための要部断面図であり、図２と
同一部分には同一符号を付してある。図１において、図
２と異なる点は、半絶縁性ＧａＡｓ基板１上に形成され
ているソース側ｎ+ 層４およびドレイン側ｎ+ 層５の下
部側には、それぞれｐ型イオンを注入したｐ型イオン注
入層８およびｐ型イオン注入層９が接触されて設けられ
ている。
説明する。図１は、本発明による半導体装置の一実施例
による構成を説明するための要部断面図であり、図２と
同一部分には同一符号を付してある。図１において、図
２と異なる点は、半絶縁性ＧａＡｓ基板１上に形成され
ているソース側ｎ+ 層４およびドレイン側ｎ+ 層５の下
部側には、それぞれｐ型イオンを注入したｐ型イオン注
入層８およびｐ型イオン注入層９が接触されて設けられ
ている。
【００１０】これらのｐ型イオン注入層８およびｐ型イ
オン注入層９は、先にソース側ｎ+層４およびドレイン
側ｎ+ 層５の形成に用いたレジストパタン６をマスクと
してドレイン側の上方から例えばＢｅなどのｐ型となる
イオン１０を半絶縁性ＧａＡｓ基板１およびｎ層２に対
して図２で行った方向とは逆の斜め方向で注入すること
により、ｎ層２の表面に露出してゲート電極３およびレ
ジストパタン６の陰となってｎ+ イオン７が注入されて
いない部分およびこれに連通してソース側ｎ+層４およ
びドレイン側ｎ+ 層５の下部側に形成されることにな
る。
オン注入層９は、先にソース側ｎ+層４およびドレイン
側ｎ+ 層５の形成に用いたレジストパタン６をマスクと
してドレイン側の上方から例えばＢｅなどのｐ型となる
イオン１０を半絶縁性ＧａＡｓ基板１およびｎ層２に対
して図２で行った方向とは逆の斜め方向で注入すること
により、ｎ層２の表面に露出してゲート電極３およびレ
ジストパタン６の陰となってｎ+ イオン７が注入されて
いない部分およびこれに連通してソース側ｎ+層４およ
びドレイン側ｎ+ 層５の下部側に形成されることにな
る。
【００１１】なお、ｐ型イオン１０としてＢｅを注入す
る場合には、ｎ+ 層４およびｎ+ 層５からのリーク電流
を阻止することができるという機能も有しているので、
ｎ+層４およびｎ+ 層５よりも深い位置にイオン注入す
る必要がある。その後、レジストパタン６を除去し、全
面にアニール膜を形成し、アニール後にソース電極およ
びドレイン電極となるオーミック電極を形成してＦＥＴ
の完成となる。
る場合には、ｎ+ 層４およびｎ+ 層５からのリーク電流
を阻止することができるという機能も有しているので、
ｎ+層４およびｎ+ 層５よりも深い位置にイオン注入す
る必要がある。その後、レジストパタン６を除去し、全
面にアニール膜を形成し、アニール後にソース電極およ
びドレイン電極となるオーミック電極を形成してＦＥＴ
の完成となる。
【００１２】このような方法によれば、半絶縁性ＧａＡ
ｓ基板１にドレイン側の上方からｐ型イオン１０を斜め
方向から注入することにより、ゲート電極３のドレイン
側ｎ層２にｐ型イオン１０が注入されるので、ドレイン
側のキャリアのｎ型の濃度が低下し、ゲート電極３のド
レイン端のキャリア濃度が減少することになり、したが
ってゲート・ドレイン間の耐圧が向上することになる。
ｓ基板１にドレイン側の上方からｐ型イオン１０を斜め
方向から注入することにより、ゲート電極３のドレイン
側ｎ層２にｐ型イオン１０が注入されるので、ドレイン
側のキャリアのｎ型の濃度が低下し、ゲート電極３のド
レイン端のキャリア濃度が減少することになり、したが
ってゲート・ドレイン間の耐圧が向上することになる。
【００１３】なお、前述した実施例においては、ドレイ
ン側から半絶縁性ＧａＡｓ基板１に注入するｐ型イオン
１０の不純物としてＢｅを用いた場合について説明した
が、本発明はこれに限定されるものではなく、このＢｅ
に代えてＯまたはＢを用い、これらの注入層を形成した
場合においてても前述と全く同様の効果が得られる。
ン側から半絶縁性ＧａＡｓ基板１に注入するｐ型イオン
１０の不純物としてＢｅを用いた場合について説明した
が、本発明はこれに限定されるものではなく、このＢｅ
に代えてＯまたはＢを用い、これらの注入層を形成した
場合においてても前述と全く同様の効果が得られる。
【００１４】
【発明の効果】以上、説明したように本発明によれば、
ゲート電極のドレイン領域端のキァリア濃度を減少させ
ることができるので、ゲート・ドレイン間耐圧が向上さ
れ、半導体基板に大きなドレイン電圧を印加することが
可能となり、高い電力を取り出すことができるという極
めて優れた効果が得られる。
ゲート電極のドレイン領域端のキァリア濃度を減少させ
ることができるので、ゲート・ドレイン間耐圧が向上さ
れ、半導体基板に大きなドレイン電圧を印加することが
可能となり、高い電力を取り出すことができるという極
めて優れた効果が得られる。
【図１】 本発明による半導体装置の一実施例による構
成を説明する要部断面図である。
成を説明する要部断面図である。
【図２】 従来の半導体装置の製造途中の状態を示す要
部断面図である。
部断面図である。
１…半絶縁性ＧａＡｓ基板、２…チャネルイオン注入ｎ
層、３…ゲート電極、４…ソース側ｎ+ 層、５…ドレイ
ン側ｎ+ 層、６…レジストパタン、７…ｎ+ イオン、８
…ｐ型イオン注入層、９…ｐ型イオン注入層、１０…ｐ
型イオン。
層、３…ゲート電極、４…ソース側ｎ+ 層、５…ドレイ
ン側ｎ+ 層、６…レジストパタン、７…ｎ+ イオン、８
…ｐ型イオン注入層、９…ｐ型イオン注入層、１０…ｐ
型イオン。
Claims (2)
- 【請求項１】 半導体基板の一表面上にゲート電極を有
し、前記ゲート電極の両側に非対称に配置されたチャネ
ルと同一導電型を有する第１導電型の不純物層を有する
半導体装置において、 前記第１導電型の不純物層とは逆の第２導電型の不純物
層を前記第１導電型の不純物層とは逆の非対称性を有し
て配置したことを特徴とする半導体装置。 - 【請求項２】 半導体基板にゲート電極を形成する工程
と、 ソース側上方から斜め方向に第１導電型の不純物を前記
半導体基板に導入する工程と、 ドレイン側上方から斜め方向に第２の導電型の不純物を
前記半導体基板に導入する工程と、を少なくとも有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070995A JPH08264561A (ja) | 1995-03-20 | 1995-03-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070995A JPH08264561A (ja) | 1995-03-20 | 1995-03-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264561A true JPH08264561A (ja) | 1996-10-11 |
Family
ID=13150096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6070995A Pending JPH08264561A (ja) | 1995-03-20 | 1995-03-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
| KR100451758B1 (ko) * | 1998-11-05 | 2004-12-17 | 주식회사 하이닉스반도체 | 에스오아이(soi)소자테스트용패턴및그형성방법 |
-
1995
- 1995-03-20 JP JP6070995A patent/JPH08264561A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451758B1 (ko) * | 1998-11-05 | 2004-12-17 | 주식회사 하이닉스반도체 | 에스오아이(soi)소자테스트용패턴및그형성방법 |
| US6803287B2 (en) | 1999-09-24 | 2004-10-12 | Nec Corporation | Method for forming a semiconductor device having contact wires of different sectional areas |
| KR100377161B1 (ko) * | 2000-12-30 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬 및 그의 제조 방법 |
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