JPH08251925A - 全波整流回路 - Google Patents
全波整流回路Info
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- JPH08251925A JPH08251925A JP7079764A JP7976495A JPH08251925A JP H08251925 A JPH08251925 A JP H08251925A JP 7079764 A JP7079764 A JP 7079764A JP 7976495 A JP7976495 A JP 7976495A JP H08251925 A JPH08251925 A JP H08251925A
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- JP
- Japan
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- input terminal
- output terminal
- rectifier circuit
- channel mosfet
- drain
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Abstract
(57)【要約】
【目的】ＩＣカード内のＩＣとワンチップ化が可能な整
流回路を提供する。 【構成】ゲートをドレインに短絡させた４つのｎチャネ
ルＭＯＳトランジスタＴｒ1 〜Ｔｒ4 をブリッジ型に結
合し、出力端子Ｏ1 、Ｏ2 間に平滑用のリプルフィルタ
コンデンサＣを設ける。入力端子Ｐ1 、Ｐ2 のうちの低
電位側に接続されたＭＯＳトランジスタＴｒ1 及びＴｒ
2 のしきい値電圧を５０〜２００ｍＶの範囲に設定し
て、順方向バイアスされる寄生ダイオードＤ2 、Ｄ5 及
びＤ4 、Ｄ7に流れる電流を極微量とし、整流効率を高
める。
流回路を提供する。 【構成】ゲートをドレインに短絡させた４つのｎチャネ
ルＭＯＳトランジスタＴｒ1 〜Ｔｒ4 をブリッジ型に結
合し、出力端子Ｏ1 、Ｏ2 間に平滑用のリプルフィルタ
コンデンサＣを設ける。入力端子Ｐ1 、Ｐ2 のうちの低
電位側に接続されたＭＯＳトランジスタＴｒ1 及びＴｒ
2 のしきい値電圧を５０〜２００ｍＶの範囲に設定し
て、順方向バイアスされる寄生ダイオードＤ2 、Ｄ5 及
びＤ4 、Ｄ7に流れる電流を極微量とし、整流効率を高
める。
Description
【０００１】
【産業上の利用分野】本発明は、交流信号を直流信号に
変換する全波整流回路に関し、例えば、ＩＣカードの電
源部に用いる整流回路に適用して特に好適なものであ
る。
変換する全波整流回路に関し、例えば、ＩＣカードの電
源部に用いる整流回路に適用して特に好適なものであ
る。
【０００２】
【従来の技術】近年、マイクロコンピュータとＩＣメモ
リを内蔵したＩＣカードが実用化されている。このよう
なＩＣカードでは、不揮発性メモリとしてＥＥＰＲＯＭ
が使われていることもあり、ロジック部を含めて殆どが
ＣＭＯＳ型の集積回路で構成されている。
リを内蔵したＩＣカードが実用化されている。このよう
なＩＣカードでは、不揮発性メモリとしてＥＥＰＲＯＭ
が使われていることもあり、ロジック部を含めて殆どが
ＣＭＯＳ型の集積回路で構成されている。
【０００３】一方、このようなＩＣカードの内蔵ＩＣに
電力を供給する方法として電磁誘導を用いたものがあ
る。この方法では、図８に示すように、カード用ＩＣの
主要部である負荷回路１３とコイルＬとの間に、ブリッ
ジ型に接続された４つの整流素子と平滑用のコンデンサ
Ｃとからなる単相全波整流回路を設け、外部から供給さ
れる磁界の変化に応じてコイルＬに誘導される交流電流
を整流して負荷回路１３に供給していた。
電力を供給する方法として電磁誘導を用いたものがあ
る。この方法では、図８に示すように、カード用ＩＣの
主要部である負荷回路１３とコイルＬとの間に、ブリッ
ジ型に接続された４つの整流素子と平滑用のコンデンサ
Ｃとからなる単相全波整流回路を設け、外部から供給さ
れる磁界の変化に応じてコイルＬに誘導される交流電流
を整流して負荷回路１３に供給していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＩＣカードでは、整流素子としてダイオードやサイリス
タのようなバイポーラ素子が用いられていたため、ＭＯ
Ｓプロセスで製造される負荷回路１３の部分と同じチッ
プに載せてワンチップ化するのが比較的困難であった。
このため、従来は、内蔵ＩＣの主要部である負荷回路１
３の部分とは別のチップに整流回路を形成していた。
ＩＣカードでは、整流素子としてダイオードやサイリス
タのようなバイポーラ素子が用いられていたため、ＭＯ
Ｓプロセスで製造される負荷回路１３の部分と同じチッ
プに載せてワンチップ化するのが比較的困難であった。
このため、従来は、内蔵ＩＣの主要部である負荷回路１
３の部分とは別のチップに整流回路を形成していた。
【０００５】ところが、このように整流回路の部分を負
荷回路１３と別チップにすると、その間の接続部分が必
要になって、ＩＣカードの強度信頼性が低下したり、組
立工数が増えてコスト高になったり、ＩＣカードに内蔵
する装置が大型化するといった問題があった。
荷回路１３と別チップにすると、その間の接続部分が必
要になって、ＩＣカードの強度信頼性が低下したり、組
立工数が増えてコスト高になったり、ＩＣカードに内蔵
する装置が大型化するといった問題があった。
【０００６】一方、バイポーラ素子からなる整流回路を
負荷回路１３と同じチップに形成するようにすると、製
造工程が複雑になって、チップ自体がコスト高になると
いう問題があった。
負荷回路１３と同じチップに形成するようにすると、製
造工程が複雑になって、チップ自体がコスト高になると
いう問題があった。
【０００７】そこで、本発明の目的は、製造プロセスを
複雑化することなく、ＩＣカード内のＣＭＯＳ型の集積
回路と同じチップに形成することができる全波整流回路
を提供することである。
複雑化することなく、ＩＣカード内のＣＭＯＳ型の集積
回路と同じチップに形成することができる全波整流回路
を提供することである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の全波整流回路は、ドレイン及びゲート
が共に第２の出力端子に接続され、ソースが第１の入力
端子に接続された第１のｎチャネルＭＯＳＦＥＴと、ド
レイン及びゲートが共に前記第２の出力端子に接続さ
れ、ソースが第２の入力端子に接続された第２のｎチャ
ネルＭＯＳＦＥＴと、ドレイン及びゲートが共に前記第
１の入力端子に接続され、ソースが第１の出力端子に接
続された第３のｎチャネルＭＯＳＦＥＴと、ドレイン及
びゲートが共に前記第２の入力端子に接続され、ソース
が前記第１の出力端子に接続された第４のｎチャネルＭ
ＯＳＦＥＴと、前記第１の出力端子と前記第２の出力端
子との間に接続されたリプルフィルタコンデンサとを備
え、前記第２の出力端子が基準電位点に接続されてい
る。
ために、本発明の全波整流回路は、ドレイン及びゲート
が共に第２の出力端子に接続され、ソースが第１の入力
端子に接続された第１のｎチャネルＭＯＳＦＥＴと、ド
レイン及びゲートが共に前記第２の出力端子に接続さ
れ、ソースが第２の入力端子に接続された第２のｎチャ
ネルＭＯＳＦＥＴと、ドレイン及びゲートが共に前記第
１の入力端子に接続され、ソースが第１の出力端子に接
続された第３のｎチャネルＭＯＳＦＥＴと、ドレイン及
びゲートが共に前記第２の入力端子に接続され、ソース
が前記第１の出力端子に接続された第４のｎチャネルＭ
ＯＳＦＥＴと、前記第１の出力端子と前記第２の出力端
子との間に接続されたリプルフィルタコンデンサとを備
え、前記第２の出力端子が基準電位点に接続されてい
る。
【０００９】その一態様では、少なくとも前記第１のｎ
チャネルＭＯＳＦＥＴ及び前記第２のｎチャネルＭＯＳ
ＦＥＴのしきい値電圧が、いずれも５０〜２００ｍＶの
範囲に設定されている。
チャネルＭＯＳＦＥＴ及び前記第２のｎチャネルＭＯＳ
ＦＥＴのしきい値電圧が、いずれも５０〜２００ｍＶの
範囲に設定されている。
【００１０】本発明の全波整流回路は、別の態様におい
て、ドレインが第２の出力端子に接続され、ソースが第
１の入力端子に接続され、ゲートが第２の入力端子に接
続された第１のｎチャネルＭＯＳＦＥＴと、ドレインが
前記第２の出力端子に接続され、ソースが前記第２の入
力端子に接続され、ゲートが前記第１の入力端子に接続
された第２のｎチャネルＭＯＳＦＥＴと、ドレイン及び
ゲートが共に前記第１の入力端子に接続され、ソースが
第１の出力端子に接続された第３のｎチャネルＭＯＳＦ
ＥＴと、ドレイン及びゲートが共に前記第２の入力端子
に接続され、ソースが前記第１の出力端子に接続された
第４のｎチャネルＭＯＳＦＥＴと、前記第１の出力端子
と前記第２の出力端子との間に接続されたリプルフィル
タコンデンサとを備え、前記第２の出力端子が基準電位
点に接続されている。
て、ドレインが第２の出力端子に接続され、ソースが第
１の入力端子に接続され、ゲートが第２の入力端子に接
続された第１のｎチャネルＭＯＳＦＥＴと、ドレインが
前記第２の出力端子に接続され、ソースが前記第２の入
力端子に接続され、ゲートが前記第１の入力端子に接続
された第２のｎチャネルＭＯＳＦＥＴと、ドレイン及び
ゲートが共に前記第１の入力端子に接続され、ソースが
第１の出力端子に接続された第３のｎチャネルＭＯＳＦ
ＥＴと、ドレイン及びゲートが共に前記第２の入力端子
に接続され、ソースが前記第１の出力端子に接続された
第４のｎチャネルＭＯＳＦＥＴと、前記第１の出力端子
と前記第２の出力端子との間に接続されたリプルフィル
タコンデンサとを備え、前記第２の出力端子が基準電位
点に接続されている。
【００１１】その一態様では、少なくとも前記第１のｎ
チャネルＭＯＳＦＥＴ及び前記第２のｎチャネルＭＯＳ
ＦＥＴのしきい値電圧が、いずれも５０〜２００ｍＶの
範囲に設定されている。
チャネルＭＯＳＦＥＴ及び前記第２のｎチャネルＭＯＳ
ＦＥＴのしきい値電圧が、いずれも５０〜２００ｍＶの
範囲に設定されている。
【００１２】本発明の更に別の態様では、４つの整流素
子がブリッジ型に接続された全波整流回路において、前
記整流素子として夫々ｎチャネルＭＯＳＦＥＴが用いら
れている。
子がブリッジ型に接続された全波整流回路において、前
記整流素子として夫々ｎチャネルＭＯＳＦＥＴが用いら
れている。
【００１３】
【作用】本発明では、４つのｎチャネルＭＯＳＦＥＴを
ブリッジ型に接続して整流回路を構成したので、整流回
路をＭＯＳプロセスで製造することができ、このため、
整流回路を、例えば、カード用ＩＣのようなＣＭＯＳ型
の集積回路と同じチップに、その製造プロセスを複雑化
することなく、比較的容易に形成することができる。
ブリッジ型に接続して整流回路を構成したので、整流回
路をＭＯＳプロセスで製造することができ、このため、
整流回路を、例えば、カード用ＩＣのようなＣＭＯＳ型
の集積回路と同じチップに、その製造プロセスを複雑化
することなく、比較的容易に形成することができる。
【００１４】また、４つのｎチャネルＭＯＳＦＥＴのう
ち、第１のｎチャネルＭＯＳＦＥＴと第２のｎチャネル
ＭＯＳＦＥＴのしきい値電圧を夫々５０〜２００ｍＶの
比較的低い範囲に設定することにより、ｐ型基板とｎ型
不純物拡散層との間に形成されて順方向バイアスされる
寄生ダイオードを通じて流れる電流を極微量とすること
ができる。
ち、第１のｎチャネルＭＯＳＦＥＴと第２のｎチャネル
ＭＯＳＦＥＴのしきい値電圧を夫々５０〜２００ｍＶの
比較的低い範囲に設定することにより、ｐ型基板とｎ型
不純物拡散層との間に形成されて順方向バイアスされる
寄生ダイオードを通じて流れる電流を極微量とすること
ができる。
【００１５】更に、第１のｎチャネルＭＯＳＦＥＴのゲ
ートをドレインではなく第２の入力端子に接続し、第２
のｎチャネルＭＯＳＦＥＴのゲートをやはりドレインで
はなく第１の入力端子に接続することにより、それらの
ＭＯＳＦＥＴでの電圧降下をより小さくすることができ
る。
ートをドレインではなく第２の入力端子に接続し、第２
のｎチャネルＭＯＳＦＥＴのゲートをやはりドレインで
はなく第１の入力端子に接続することにより、それらの
ＭＯＳＦＥＴでの電圧降下をより小さくすることができ
る。
【００１６】
【実施例】以下、本発明を実施例につき図１〜図７を参
照して説明する。
照して説明する。
【００１７】図１に、本発明の第１の実施例によるＩＣ
カード用単相全波整流回路の回路構成を、図３に、その
トランジスタ部分の素子構造を夫々示す。
カード用単相全波整流回路の回路構成を、図３に、その
トランジスタ部分の素子構造を夫々示す。
【００１８】図４に示すように、本実施例のＩＣカード
２は、例えば、専用端末のスロットに挿入されると、Ｉ
Ｃカード２内のコイルＬと専用端末内の固定局１に設け
られたコイルとが互いに接近し、それら両コイルの電磁
結合によって、固定局１からＩＣカード２内に交流電力
が取り込まれ、内蔵ＩＣ３に供給される。
２は、例えば、専用端末のスロットに挿入されると、Ｉ
Ｃカード２内のコイルＬと専用端末内の固定局１に設け
られたコイルとが互いに接近し、それら両コイルの電磁
結合によって、固定局１からＩＣカード２内に交流電力
が取り込まれ、内蔵ＩＣ３に供給される。
【００１９】図１に示すように、電磁誘導によって交流
信号を取り込むコイルＬの両端は入力端子Ｐ1 、Ｐ2 に
夫々接続されており、入力端子Ｐ1 、Ｐ2 と出力端子Ｏ
1 、Ｏ2 との間に４個のｎチャネルＭＯＳトランジスタ
Ｔｒ1 〜Ｔｒ4 がブリッジ型に結合されて設けられてい
る。また、出力端子Ｏ1 とＯ2 の間には、平滑回路を構
成するリプルフィルタコンデンサＣが接続されている。
出力端子Ｏ1 とＯ2 の間に接続された負荷回路１３は、
ＩＣカード内での各種信号処理を行うメインの回路で、
本実施例の整流回路から見た時に負荷となるものであ
る。更に、出力端子Ｏ2 は、負荷回路１３と共通の基準
電位、即ち、図３のｐ型シリコン基板の基板電位に設定
されている。
信号を取り込むコイルＬの両端は入力端子Ｐ1 、Ｐ2 に
夫々接続されており、入力端子Ｐ1 、Ｐ2 と出力端子Ｏ
1 、Ｏ2 との間に４個のｎチャネルＭＯＳトランジスタ
Ｔｒ1 〜Ｔｒ4 がブリッジ型に結合されて設けられてい
る。また、出力端子Ｏ1 とＯ2 の間には、平滑回路を構
成するリプルフィルタコンデンサＣが接続されている。
出力端子Ｏ1 とＯ2 の間に接続された負荷回路１３は、
ＩＣカード内での各種信号処理を行うメインの回路で、
本実施例の整流回路から見た時に負荷となるものであ
る。更に、出力端子Ｏ2 は、負荷回路１３と共通の基準
電位、即ち、図３のｐ型シリコン基板の基板電位に設定
されている。
【００２０】４個のＭＯＳトランジスタＴｒ1 〜Ｔｒ4
のうち、ＭＯＳトランジスタＴｒ1及びＴｒ2 は、その
ドレイン及びゲートが共に出力端子Ｏ2 に接続されてお
り、ＭＯＳトランジスタＴｒ1 のソースは入力端子Ｐ1
に、ＭＯＳトランジスタＴｒ2 のソースは入力端子Ｐ2
に夫々接続されている。一方、ＭＯＳトランジスタＴｒ
3 及びＴｒ4 は、そのソースがいずれも出力端子Ｏ1 に
接続され、ＭＯＳトランジスタＴｒ3 のドレイン及びゲ
ートは共に入力端子Ｐ1 に、ＭＯＳトランジスタＴｒ4
のドレイン及びゲートは共に入力端子Ｐ2 に夫々接続さ
れている。
のうち、ＭＯＳトランジスタＴｒ1及びＴｒ2 は、その
ドレイン及びゲートが共に出力端子Ｏ2 に接続されてお
り、ＭＯＳトランジスタＴｒ1 のソースは入力端子Ｐ1
に、ＭＯＳトランジスタＴｒ2 のソースは入力端子Ｐ2
に夫々接続されている。一方、ＭＯＳトランジスタＴｒ
3 及びＴｒ4 は、そのソースがいずれも出力端子Ｏ1 に
接続され、ＭＯＳトランジスタＴｒ3 のドレイン及びゲ
ートは共に入力端子Ｐ1 に、ＭＯＳトランジスタＴｒ4
のドレイン及びゲートは共に入力端子Ｐ2 に夫々接続さ
れている。
【００２１】図３に示すように、４個のＭＯＳトランジ
スタＴｒ1 〜Ｔｒ4 はいずれもｎ+ポリサイドゲート構
造であり、そのゲート酸化膜厚は２００Å、表面基板濃
度は２×１０15／ｃｍ3 で、しきい値電圧は約１００ｍ
Ｖである。なお、このしきい値電圧は、ゲート酸化膜厚
や基板への不純物のドーズ量を調整することによって、
５０〜２００ｍＶの範囲に適宜設定されれば良い。
スタＴｒ1 〜Ｔｒ4 はいずれもｎ+ポリサイドゲート構
造であり、そのゲート酸化膜厚は２００Å、表面基板濃
度は２×１０15／ｃｍ3 で、しきい値電圧は約１００ｍ
Ｖである。なお、このしきい値電圧は、ゲート酸化膜厚
や基板への不純物のドーズ量を調整することによって、
５０〜２００ｍＶの範囲に適宜設定されれば良い。
【００２２】また、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ
4 のソース／ドレイン（ｎ+ ）と基板（ｐ）との間には
夫々ｐｎ接合ダイオード（寄生ダイオード）が生じる
が、図１及び図３において、４個のＭＯＳトランジスタ
Ｔｒ1 〜Ｔｒ4 に対応する寄生ダイオードを夫々Ｄ1 と
Ｄ2 、Ｄ3 とＤ4 、Ｄ5 とＤ6 及びＤ7 とＤ8 と表記す
る。
4 のソース／ドレイン（ｎ+ ）と基板（ｐ）との間には
夫々ｐｎ接合ダイオード（寄生ダイオード）が生じる
が、図１及び図３において、４個のＭＯＳトランジスタ
Ｔｒ1 〜Ｔｒ4 に対応する寄生ダイオードを夫々Ｄ1 と
Ｄ2 、Ｄ3 とＤ4 、Ｄ5 とＤ6 及びＤ7 とＤ8 と表記す
る。
【００２３】次に、本実施例の単相全波整流回路の動作
を説明する。
を説明する。
【００２４】図４に示すように、固定局１内の一次側の
コイルに交流電流が流れると、電磁誘導によって、ＩＣ
カード２内のコイルＬに交流電流が生じ、その交流電流
が入力端子Ｐ1 、Ｐ2 から入力される。
コイルに交流電流が流れると、電磁誘導によって、ＩＣ
カード２内のコイルＬに交流電流が生じ、その交流電流
が入力端子Ｐ1 、Ｐ2 から入力される。
【００２５】その際、図１に示すように、入力端子Ｐ1
の方が入力端子Ｐ2 よりも高電位の時、電流は、入力端
子Ｐ1 からＭＯＳトランジスタＴｒ3 、コンデンサＣ及
びＭＯＳトランジスタＴｒ2 を通って入力端子Ｐ2 に戻
るルートで流れる。この時、ＭＯＳトランジスタＴｒ4
のドレイン及びＭＯＳトランジスタＴｒ2 のソースは、
いずれも入力端子Ｐ2 と同電位なので、基準電位（基板
電位）よりも低電位となり、その結果、寄生ダイオード
Ｄ7 及びＤ4 が夫々順方向にバイアスされて電流が流れ
る。
の方が入力端子Ｐ2 よりも高電位の時、電流は、入力端
子Ｐ1 からＭＯＳトランジスタＴｒ3 、コンデンサＣ及
びＭＯＳトランジスタＴｒ2 を通って入力端子Ｐ2 に戻
るルートで流れる。この時、ＭＯＳトランジスタＴｒ4
のドレイン及びＭＯＳトランジスタＴｒ2 のソースは、
いずれも入力端子Ｐ2 と同電位なので、基準電位（基板
電位）よりも低電位となり、その結果、寄生ダイオード
Ｄ7 及びＤ4 が夫々順方向にバイアスされて電流が流れ
る。
【００２６】これらの寄生ダイオードＤ4 及びＤ7 を通
じて基板に大きな電流が流れると、本来導通してはなら
ない電極同士が電気的に接続してしまう誤動作の原因と
なる。また、これらの寄生ダイオードＤ4 及びＤ7 を通
じて基板から入力端子Ｐ2 に流れる電流は、図３に示す
ＭＯＳトランジスタＴｒ3 の部分のｎ+ 拡散層とｐ型基
板とＭＯＳトランジスタＴｒ2 のソース又はＭＯＳトラ
ンジスタＴｒ2 のドレインであるｎ+ 拡散層とで形成さ
れるｎｐｎ寄生トランジスタを流れる電流と考えること
ができ、図１でＭＯＳトランジスタＴｒ3 からコンデン
サＣを通ってＭＯＳトランジスタＴｒ2 へと流れるべき
電流の一部がそのｎｐｎ寄生トランジスタを通ってコン
デンサＣを通らずに直接入力端子Ｐ2 へ流れてしまった
ものである。従って、その分だけコンデンサＣの電圧が
降下して、リプルが大きくなる等、整流効率が低下す
る。更に、それらの電流はラッチアップの原因ともな
る。
じて基板に大きな電流が流れると、本来導通してはなら
ない電極同士が電気的に接続してしまう誤動作の原因と
なる。また、これらの寄生ダイオードＤ4 及びＤ7 を通
じて基板から入力端子Ｐ2 に流れる電流は、図３に示す
ＭＯＳトランジスタＴｒ3 の部分のｎ+ 拡散層とｐ型基
板とＭＯＳトランジスタＴｒ2 のソース又はＭＯＳトラ
ンジスタＴｒ2 のドレインであるｎ+ 拡散層とで形成さ
れるｎｐｎ寄生トランジスタを流れる電流と考えること
ができ、図１でＭＯＳトランジスタＴｒ3 からコンデン
サＣを通ってＭＯＳトランジスタＴｒ2 へと流れるべき
電流の一部がそのｎｐｎ寄生トランジスタを通ってコン
デンサＣを通らずに直接入力端子Ｐ2 へ流れてしまった
ものである。従って、その分だけコンデンサＣの電圧が
降下して、リプルが大きくなる等、整流効率が低下す
る。更に、それらの電流はラッチアップの原因ともな
る。
【００２７】しかしながら、本実施例では、基板と入力
端子Ｐ2 との間にそれらの寄生ダイオードＤ4 及びＤ7
と並列に入るＭＯＳトランジスタＴｒ2 のしきい値電圧
を、例えば、負荷回路１３内のＭＰＵやメモリに使われ
ている通常のＭＯＳトランジスタのしきい値電圧が０．
４〜０．７Ｖに設定されているのに対し、約１００ｍＶ
とかなり低い値に設定しているので、そのＭＯＳトラン
ジスタＴｒ2 の部分での電圧降下を小さくすることがで
きて、寄生ダイオードＤ4 及びＤ7 を流れる電流を夫々
極微量とすることができる。また、寄生ダイオードＤ4
及びＤ7 を流れる電流が小さくなることによって、出力
端子Ｏ2 （＝基板電位）と入力端子Ｐ2との間の電圧降
下は更に小さくなる。なお、ＭＯＳトランジスタＴｒ2
のしきい値電圧は５０〜２００ｍＶの範囲であれば同様
の効果が得られる。
端子Ｐ2 との間にそれらの寄生ダイオードＤ4 及びＤ7
と並列に入るＭＯＳトランジスタＴｒ2 のしきい値電圧
を、例えば、負荷回路１３内のＭＰＵやメモリに使われ
ている通常のＭＯＳトランジスタのしきい値電圧が０．
４〜０．７Ｖに設定されているのに対し、約１００ｍＶ
とかなり低い値に設定しているので、そのＭＯＳトラン
ジスタＴｒ2 の部分での電圧降下を小さくすることがで
きて、寄生ダイオードＤ4 及びＤ7 を流れる電流を夫々
極微量とすることができる。また、寄生ダイオードＤ4
及びＤ7 を流れる電流が小さくなることによって、出力
端子Ｏ2 （＝基板電位）と入力端子Ｐ2との間の電圧降
下は更に小さくなる。なお、ＭＯＳトランジスタＴｒ2
のしきい値電圧は５０〜２００ｍＶの範囲であれば同様
の効果が得られる。
【００２８】一方、入力端子Ｐ2 の方が入力端子Ｐ1 よ
りも高電位の時には、電流は、入力端子Ｐ2 からＭＯＳ
トランジスタＴｒ4 、コンデンサＣ及びＭＯＳトランジ
スタＴｒ1 を通って入力端子Ｐ1 に戻るルートで流れ
る。そして、この時にも、ＭＯＳトランジスタＴｒ1 の
寄生ダイオードＤ2 とＭＯＳトランジスタＴｒ3 の寄生
ダイオードＤ5 が夫々順方向にバイアスされて、全く同
様の問題が生じるが、本実施例では、ＭＯＳトランジス
タＴｒ1 のしきい値電圧を約１００ｍＶに設定している
ので、それらの寄生ダイオードＤ2 及びＤ5 を流れる電
流を夫々極微量とすることができる。
りも高電位の時には、電流は、入力端子Ｐ2 からＭＯＳ
トランジスタＴｒ4 、コンデンサＣ及びＭＯＳトランジ
スタＴｒ1 を通って入力端子Ｐ1 に戻るルートで流れ
る。そして、この時にも、ＭＯＳトランジスタＴｒ1 の
寄生ダイオードＤ2 とＭＯＳトランジスタＴｒ3 の寄生
ダイオードＤ5 が夫々順方向にバイアスされて、全く同
様の問題が生じるが、本実施例では、ＭＯＳトランジス
タＴｒ1 のしきい値電圧を約１００ｍＶに設定している
ので、それらの寄生ダイオードＤ2 及びＤ5 を流れる電
流を夫々極微量とすることができる。
【００２９】要するに、本実施例では、ブリッジ型に結
合された４つのｎＭＯＳトランジスタＴｒ1 〜Ｔｒ4 の
しきい値電圧を通常よりも低い５０〜２００ｍＶの範囲
に設定することによって、例えば、寄生ダイオードに流
れる電流を極微量とし、整流効率の向上を達成してい
る。なお、寄生ダイオードに流れる電流を極微量とする
目的では、４つのｎＭＯＳトランジスタＴｒ1 〜Ｔｒ4
のうち低電位側の２つのｎＭＯＳトランジスタＴｒ1 と
Ｔｒ2 のしきい値電圧のみを５０〜２００ｍＶの範囲に
設定すれば良い。
合された４つのｎＭＯＳトランジスタＴｒ1 〜Ｔｒ4 の
しきい値電圧を通常よりも低い５０〜２００ｍＶの範囲
に設定することによって、例えば、寄生ダイオードに流
れる電流を極微量とし、整流効率の向上を達成してい
る。なお、寄生ダイオードに流れる電流を極微量とする
目的では、４つのｎＭＯＳトランジスタＴｒ1 〜Ｔｒ4
のうち低電位側の２つのｎＭＯＳトランジスタＴｒ1 と
Ｔｒ2 のしきい値電圧のみを５０〜２００ｍＶの範囲に
設定すれば良い。
【００３０】図２に、本実施例の単相全波整流回路の動
作波形を示す。なお、この図２において、実線は軽い負
荷時の動作波形を、破線は重い負荷時の動作波形を夫々
示す。
作波形を示す。なお、この図２において、実線は軽い負
荷時の動作波形を、破線は重い負荷時の動作波形を夫々
示す。
【００３１】また、図２（ａ）は、コイルＬの両端、即
ち、入力端子Ｐ1 、Ｐ2 間の電位差、図２（ｂ）は、基
準電位ＧＮＤを基準点とした入力端子Ｐ1 の電位、図２
（ｃ）は、基準電位ＧＮＤを基準点とした入力端子Ｐ2
の電位、図２（ｄ）は、出力端子Ｏ1 の電位ＶDDと基準
電位ＧＮＤ（出力端子Ｏ2 の電位）との差を夫々示す。
ち、入力端子Ｐ1 、Ｐ2 間の電位差、図２（ｂ）は、基
準電位ＧＮＤを基準点とした入力端子Ｐ1 の電位、図２
（ｃ）は、基準電位ＧＮＤを基準点とした入力端子Ｐ2
の電位、図２（ｄ）は、出力端子Ｏ1 の電位ＶDDと基準
電位ＧＮＤ（出力端子Ｏ2 の電位）との差を夫々示す。
【００３２】入力端子Ｐ1 がＰ2 よりも高電位である
時、Ｐ1 の電位からＰ2 の電位を引いた値、また、Ｐ1
の電位からＧＮＤの電位を引いた値はいずれも正とな
り、Ｐ2の電位からＧＮＤの電位を引いた値はわずかに
負となる。これは、出力端子Ｏ2と入力端子Ｐ2 との間
にＭＯＳトランジスタＴｒ2 が介在していて、これを電
流が流れるためである。本実施例では、ＭＯＳトランジ
スタＴｒ2 のしきい値電圧を低く設定しており、また、
その結果、寄生ダイオードＤ4 及びＤ7 を流れる電流を
極微量としているため、Ｐ2 の電位とＧＮＤ電位との差
を比較的小さく抑えることができる。従って、出力電圧
であるＶDD−ＧＮＤを大きくすることができる。即ち、
ＶDD−ＧＮＤ＝ＶDD−Ｐ2 −（ＧＮＤ−Ｐ2 ）であるの
で、Ｐ2 が低電位の時には、（ＧＮＤ−Ｐ2 ）の値が小
さいほど出力電圧ＶDD−ＧＮＤの減りを少なく抑えるこ
とができて、整流効率が良いと言える。入力端子Ｐ2 が
Ｐ1 より高電位である時も殆ど同様である。
時、Ｐ1 の電位からＰ2 の電位を引いた値、また、Ｐ1
の電位からＧＮＤの電位を引いた値はいずれも正とな
り、Ｐ2の電位からＧＮＤの電位を引いた値はわずかに
負となる。これは、出力端子Ｏ2と入力端子Ｐ2 との間
にＭＯＳトランジスタＴｒ2 が介在していて、これを電
流が流れるためである。本実施例では、ＭＯＳトランジ
スタＴｒ2 のしきい値電圧を低く設定しており、また、
その結果、寄生ダイオードＤ4 及びＤ7 を流れる電流を
極微量としているため、Ｐ2 の電位とＧＮＤ電位との差
を比較的小さく抑えることができる。従って、出力電圧
であるＶDD−ＧＮＤを大きくすることができる。即ち、
ＶDD−ＧＮＤ＝ＶDD−Ｐ2 −（ＧＮＤ−Ｐ2 ）であるの
で、Ｐ2 が低電位の時には、（ＧＮＤ−Ｐ2 ）の値が小
さいほど出力電圧ＶDD−ＧＮＤの減りを少なく抑えるこ
とができて、整流効率が良いと言える。入力端子Ｐ2 が
Ｐ1 より高電位である時も殆ど同様である。
【００３３】図５に、本発明の第２実施例によるＩＣカ
ード用単相全波整流回路の回路構成を、図７に、そのト
ランジスタ部分の素子構造を夫々示す。
ード用単相全波整流回路の回路構成を、図７に、そのト
ランジスタ部分の素子構造を夫々示す。
【００３４】本実施例では、図１に示した第１実施例の
ＭＯＳトランジスタＴｒ1 及びＴｒ2 に対応するｎチャ
ネルＭＯＳトランジスタＴｒ5 及びＴｒ6 のゲートを入
力端子Ｐ2 及びＰ1 に夫々接続した以外は、図１に示し
た第１実施例と同様の構成を有する。なお、接合ダイオ
ードＤ13〜Ｄ16はＭＯＳトランジスタＴｒ5 及びＴｒ6
の寄生ダイオードである。
ＭＯＳトランジスタＴｒ1 及びＴｒ2 に対応するｎチャ
ネルＭＯＳトランジスタＴｒ5 及びＴｒ6 のゲートを入
力端子Ｐ2 及びＰ1 に夫々接続した以外は、図１に示し
た第１実施例と同様の構成を有する。なお、接合ダイオ
ードＤ13〜Ｄ16はＭＯＳトランジスタＴｒ5 及びＴｒ6
の寄生ダイオードである。
【００３５】次に、この第２実施例の単相全波整流回路
の動作を説明する。
の動作を説明する。
【００３６】入力端子Ｐ1 がＰ2 よりも高電位の時、入
力端子Ｐ1 からＭＯＳトランジスタＴｒ6 のゲートに高
電圧が印加されてＭＯＳトランジスタＴｒ6 がオンす
る。従って、電流は、入力端子Ｐ1 からＭＯＳトランジ
スタＴｒ3 、コンデンサＣ及びＭＯＳトランジスタＴｒ
6 を通って入力端子Ｐ2 へ戻るルートで流れる。この
時、寄生ダイオードＤ7 及びＤ16が夫々順方向にバイア
スされて、それらの寄生ダイオードＤ7 及びＤ16に電流
が流れるが、上述した第１実施例の場合と同様、本実施
例でもＭＯＳトランジスタＴｒ6 のしきい値電圧が５０
〜２００ｍＶの範囲に設定されているので、それらの寄
生ダイオードＤ7 及びＤ16に流れる電流を極微量とする
ことができる。一方、入力端子Ｐ2 がＰ1 よりも高電位
の時には、入力端子Ｐ2 からＭＯＳトランジスタＴｒ5
のゲートに高電圧が印加されてＭＯＳトランジスタＴｒ
5 がオンし、電流は、入力端子Ｐ2 からＭＯＳトランジ
スタＴｒ4 、コンデンサＣ及びＭＯＳトランジスタＴｒ
5 を通って入力端子Ｐ1 へ戻るルートで流れる。この時
も、ＭＯＳトランジスタＴｒ5 のしきい値電圧が５０〜
２００ｍＶの範囲に設定されているので、順方向にバイ
アスされた寄生ダイオードＤ5 及びＤ14に流れる電流を
極微量とすることができる。
力端子Ｐ1 からＭＯＳトランジスタＴｒ6 のゲートに高
電圧が印加されてＭＯＳトランジスタＴｒ6 がオンす
る。従って、電流は、入力端子Ｐ1 からＭＯＳトランジ
スタＴｒ3 、コンデンサＣ及びＭＯＳトランジスタＴｒ
6 を通って入力端子Ｐ2 へ戻るルートで流れる。この
時、寄生ダイオードＤ7 及びＤ16が夫々順方向にバイア
スされて、それらの寄生ダイオードＤ7 及びＤ16に電流
が流れるが、上述した第１実施例の場合と同様、本実施
例でもＭＯＳトランジスタＴｒ6 のしきい値電圧が５０
〜２００ｍＶの範囲に設定されているので、それらの寄
生ダイオードＤ7 及びＤ16に流れる電流を極微量とする
ことができる。一方、入力端子Ｐ2 がＰ1 よりも高電位
の時には、入力端子Ｐ2 からＭＯＳトランジスタＴｒ5
のゲートに高電圧が印加されてＭＯＳトランジスタＴｒ
5 がオンし、電流は、入力端子Ｐ2 からＭＯＳトランジ
スタＴｒ4 、コンデンサＣ及びＭＯＳトランジスタＴｒ
5 を通って入力端子Ｐ1 へ戻るルートで流れる。この時
も、ＭＯＳトランジスタＴｒ5 のしきい値電圧が５０〜
２００ｍＶの範囲に設定されているので、順方向にバイ
アスされた寄生ダイオードＤ5 及びＤ14に流れる電流を
極微量とすることができる。
【００３７】本実施例では、入力端子Ｐ1 、Ｐ2 からの
高電圧をＭＯＳトランジスタＴｒ6、Ｔｒ5 のゲートに
夫々印加して、それらのＭＯＳトランジスタＴｒ6 、Ｔ
ｒ5をオンさせるので、それらのＭＯＳトランジスタＴ
ｒ6 、Ｔｒ5 における電圧降下を、第１実施例のＭＯＳ
トランジスタＴｒ2 、Ｔｒ1 のそれと比較して、小さく
することができる。この結果、各寄生ダイオードを流れ
る電流を更に微量に抑えることができ、出力端子Ｏ2 と
低電位側の入力端子Ｐ2 、Ｐ1 との電位差を小さくする
ことができて、より整流効率が増す。
高電圧をＭＯＳトランジスタＴｒ6、Ｔｒ5 のゲートに
夫々印加して、それらのＭＯＳトランジスタＴｒ6 、Ｔ
ｒ5をオンさせるので、それらのＭＯＳトランジスタＴ
ｒ6 、Ｔｒ5 における電圧降下を、第１実施例のＭＯＳ
トランジスタＴｒ2 、Ｔｒ1 のそれと比較して、小さく
することができる。この結果、各寄生ダイオードを流れ
る電流を更に微量に抑えることができ、出力端子Ｏ2 と
低電位側の入力端子Ｐ2 、Ｐ1 との電位差を小さくする
ことができて、より整流効率が増す。
【００３８】図６に、この第２実施例による単相全波整
流回路の動作波形を示す。なお、この図６においても、
実線は軽い負荷時の動作波形を、破線は重い負荷時の動
作波形を夫々示す。また、図６の（ａ）〜（ｄ）は図２
の（ａ）〜（ｄ）に夫々対応している。
流回路の動作波形を示す。なお、この図６においても、
実線は軽い負荷時の動作波形を、破線は重い負荷時の動
作波形を夫々示す。また、図６の（ａ）〜（ｄ）は図２
の（ａ）〜（ｄ）に夫々対応している。
【００３９】本実施例では、ＭＯＳトランジスタＴ
ｒ5 、Ｔｒ6 が夫々完全にオンした状態で動作するの
で、図２に示した第１実施例の場合と比較して、ＭＯＳ
トランジスタＴｒ5 、Ｔｒ6 における電圧降下が小さく
なり、また、各寄生ダイオードを流れる電流が更に極微
量となるので、低電位側の入力端子Ｐ1 、Ｐ2 とＧＮＤ
電位との差がより小さくなって、整流効率が向上する。
ｒ5 、Ｔｒ6 が夫々完全にオンした状態で動作するの
で、図２に示した第１実施例の場合と比較して、ＭＯＳ
トランジスタＴｒ5 、Ｔｒ6 における電圧降下が小さく
なり、また、各寄生ダイオードを流れる電流が更に極微
量となるので、低電位側の入力端子Ｐ1 、Ｐ2 とＧＮＤ
電位との差がより小さくなって、整流効率が向上する。
【００４０】
【発明の効果】本発明によれば、整流回路を、例えば、
カード用ＩＣのようなＣＭＯＳ型の集積回路と同じチッ
プに、その製造プロセスを複雑化することなく、比較的
容易に形成することができる。
カード用ＩＣのようなＣＭＯＳ型の集積回路と同じチッ
プに、その製造プロセスを複雑化することなく、比較的
容易に形成することができる。
【００４１】また、低電位側の２つのｎチャネルＭＯＳ
ＦＥＴのしきい値電圧を夫々５０〜２００ｍＶの比較的
低い範囲に設定することにより、ｐ型基板とｎ型不純物
拡散層との間に形成されて順方向バイアスされる寄生ダ
イオードを通じて流れる電流を極微量とすることがで
き、整流効率を向上させることができる。
ＦＥＴのしきい値電圧を夫々５０〜２００ｍＶの比較的
低い範囲に設定することにより、ｐ型基板とｎ型不純物
拡散層との間に形成されて順方向バイアスされる寄生ダ
イオードを通じて流れる電流を極微量とすることがで
き、整流効率を向上させることができる。
【００４２】更に、低電位側の２つのｎチャネルＭＯＳ
ＦＥＴのゲートを高電位側の入力端子に夫々接続して動
作させることにより、それらのＭＯＳＦＥＴでの電圧降
下をより小さくすることができて、整流効率を更に向上
させることができる。
ＦＥＴのゲートを高電位側の入力端子に夫々接続して動
作させることにより、それらのＭＯＳＦＥＴでの電圧降
下をより小さくすることができて、整流効率を更に向上
させることができる。
【図１】本発明の第１実施例による単相全波整流回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１の単相全波整流回路の動作波形図である。
【図３】図１の単相全波整流回路の素子構造を示す断面
図である。
図である。
【図４】ＩＣカードに電力を供給する方法を示す概念図
である。
である。
【図５】本発明の第２実施例による単相全波整流回路の
構成を示す回路図である。
構成を示す回路図である。
【図６】図５の単相全波整流回路の動作波形図である。
【図７】図５の単相全波整流回路の素子構造を示す断面
図である。
図である。
【図８】従来の単相全波整流回路の回路図である。
１ 固定局 ２ ＩＣカード ３ 内蔵ＩＣ １３ 負荷回路 Ｌ コイル Ｐ1 、Ｐ2 入力端子 Ｔｒ1 〜Ｔｒ6 ｎチャネルＭＯＳトランジスタ Ｃ リプルフィルタコンデンサ Ｏ1 、Ｏ2 出力端子 Ｄ1 〜Ｄ8 、Ｄ13〜Ｄ16 ｐｎ接合ダイオード（寄生ダ
イオード）
イオード）
Claims (5)
- 【請求項１】 ドレイン及びゲートが共に第２の出力端
子に接続され、ソースが第１の入力端子に接続された第
１のｎチャネルＭＯＳＦＥＴと、 ドレイン及びゲートが共に前記第２の出力端子に接続さ
れ、ソースが第２の入力端子に接続された第２のｎチャ
ネルＭＯＳＦＥＴと、 ドレイン及びゲートが共に前記第１の入力端子に接続さ
れ、ソースが第１の出力端子に接続された第３のｎチャ
ネルＭＯＳＦＥＴと、 ドレイン及びゲートが共に前記第２の入力端子に接続さ
れ、ソースが前記第１の出力端子に接続された第４のｎ
チャネルＭＯＳＦＥＴと、 前記第１の出力端子と前記第２の出力端子との間に接続
されたリプルフィルタコンデンサとを備え、 前記第２の出力端子が基準電位点に接続されていること
を特徴とする全波整流回路。 - 【請求項２】 少なくとも前記第１のｎチャネルＭＯＳ
ＦＥＴ及び前記第２のｎチャネルＭＯＳＦＥＴのしきい
値電圧が、いずれも５０〜２００ｍＶの範囲に設定され
ていることを特徴とする請求項１に記載の全波整流回
路。 - 【請求項３】 ドレインが第２の出力端子に接続され、
ソースが第１の入力端子に接続され、ゲートが第２の入
力端子に接続された第１のｎチャネルＭＯＳＦＥＴと、 ドレインが前記第２の出力端子に接続され、ソースが前
記第２の入力端子に接続され、ゲートが前記第１の入力
端子に接続された第２のｎチャネルＭＯＳＦＥＴと、 ドレイン及びゲートが共に前記第１の入力端子に接続さ
れ、ソースが第１の出力端子に接続された第３のｎチャ
ネルＭＯＳＦＥＴと、 ドレイン及びゲートが共に前記第２の入力端子に接続さ
れ、ソースが前記第１の出力端子に接続された第４のｎ
チャネルＭＯＳＦＥＴと、 前記第１の出力端子と前記第２の出力端子との間に接続
されたリプルフィルタコンデンサとを備え、 前記第２の出力端子が基準電位点に接続されていること
を特徴とする全波整流回路。 - 【請求項４】 少なくとも前記第１のｎチャネルＭＯＳ
ＦＥＴ及び前記第２のｎチャネルＭＯＳＦＥＴのしきい
値電圧が、いずれも５０〜２００ｍＶの範囲に設定され
ていることを特徴とする請求項３に記載の全波整流回
路。 - 【請求項５】 ４つの整流素子がブリッジ型に接続され
た全波整流回路において、 前記整流素子として夫々ｎチャネルＭＯＳＦＥＴが用い
られていることを特徴とする全波整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07976495A JP3501541B2 (ja) | 1995-03-10 | 1995-03-10 | 全波整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07976495A JP3501541B2 (ja) | 1995-03-10 | 1995-03-10 | 全波整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251925A true JPH08251925A (ja) | 1996-09-27 |
| JP3501541B2 JP3501541B2 (ja) | 2004-03-02 |
Family
ID=13699294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07976495A Expired - Lifetime JP3501541B2 (ja) | 1995-03-10 | 1995-03-10 | 全波整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501541B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002015377A1 (fr) * | 2000-08-10 | 2002-02-21 | Yamatake Corporation | Unite de fourniture d'energie |
| US6649985B1 (en) | 2000-07-14 | 2003-11-18 | Yamatake Corporation | Insulated-gate semiconductor device for a rectifier |
| CN100416831C (zh) * | 2004-09-28 | 2008-09-03 | 三洋电机株式会社 | 半导体装置、全波整流电路和半波整流电路 |
| CN100458840C (zh) * | 2006-11-30 | 2009-02-04 | 上海坤锐电子科技有限公司 | 一种用于射频电子标签的自偏置高效整流电路 |
| CN111934440A (zh) * | 2020-09-23 | 2020-11-13 | 广东希荻微电子有限公司 | 一种无线充电接收电路、芯片以及无线充电接收器 |
-
1995
- 1995-03-10 JP JP07976495A patent/JP3501541B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649985B1 (en) | 2000-07-14 | 2003-11-18 | Yamatake Corporation | Insulated-gate semiconductor device for a rectifier |
| WO2002015377A1 (fr) * | 2000-08-10 | 2002-02-21 | Yamatake Corporation | Unite de fourniture d'energie |
| CN100416831C (zh) * | 2004-09-28 | 2008-09-03 | 三洋电机株式会社 | 半导体装置、全波整流电路和半波整流电路 |
| CN100458840C (zh) * | 2006-11-30 | 2009-02-04 | 上海坤锐电子科技有限公司 | 一种用于射频电子标签的自偏置高效整流电路 |
| CN111934440A (zh) * | 2020-09-23 | 2020-11-13 | 广东希荻微电子有限公司 | 一种无线充电接收电路、芯片以及无线充电接收器 |
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| Publication number | Publication date |
|---|---|
| JP3501541B2 (ja) | 2004-03-02 |
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