JPH08236637A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08236637A JPH08236637A JP7033553A JP3355395A JPH08236637A JP H08236637 A JPH08236637 A JP H08236637A JP 7033553 A JP7033553 A JP 7033553A JP 3355395 A JP3355395 A JP 3355395A JP H08236637 A JPH08236637 A JP H08236637A
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- pmos
- nmos
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- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】出力バッファの特性に影響を与えることなく、
デバイス帯電モデルにおけるＥＳＤ耐圧を向上させるこ
とができ、出力バッファを静電気放電による破壊から保
護することができる半導体装置の提供。 【構成】出力端が出力信号線を通して出力パッドに接続
された出力バッファを備える半導体装置であって、ソー
ス端およびゲート端が電源に接続されたＰ型ＭＯＳトラ
ンジスタと、ソース端およびゲート端がグランドに接続
されたＮ型ＭＯＳトランジスタと、一方の端子が前記Ｐ
型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジス
タのドレイン端に接続され、他方の端子が前記出力信号
線に接続された保護抵抗とを備えることにより、上記目
的を達成する。
デバイス帯電モデルにおけるＥＳＤ耐圧を向上させるこ
とができ、出力バッファを静電気放電による破壊から保
護することができる半導体装置の提供。 【構成】出力端が出力信号線を通して出力パッドに接続
された出力バッファを備える半導体装置であって、ソー
ス端およびゲート端が電源に接続されたＰ型ＭＯＳトラ
ンジスタと、ソース端およびゲート端がグランドに接続
されたＮ型ＭＯＳトランジスタと、一方の端子が前記Ｐ
型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジス
タのドレイン端に接続され、他方の端子が前記出力信号
線に接続された保護抵抗とを備えることにより、上記目
的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、詳し
くは、出力バッファを静電気放電（ＥＳＤ：Electro St
atic Discharge）による破壊から保護することのできる
保護回路を備える半導体装置に関する。
くは、出力バッファを静電気放電（ＥＳＤ：Electro St
atic Discharge）による破壊から保護することのできる
保護回路を備える半導体装置に関する。
【０００２】
【従来の技術】静電気放電により、半導体装置をパッケ
ージに組み立てたり搬送したりする際に、半導体装置の
内部素子の一部が劣化あるいは破壊されることがある。
この静電気放電のモデルとしては、一般的に人体モデル
（ＨＢＭ：Human Body Model）、マシンモデル（ＭＭ：
Machine Model ）およびデバイス帯電モデル（ＣＤＭ：
Charged Device Model）の３つのモデルが用いられる。
ージに組み立てたり搬送したりする際に、半導体装置の
内部素子の一部が劣化あるいは破壊されることがある。
この静電気放電のモデルとしては、一般的に人体モデル
（ＨＢＭ：Human Body Model）、マシンモデル（ＭＭ：
Machine Model ）およびデバイス帯電モデル（ＣＤＭ：
Charged Device Model）の３つのモデルが用いられる。
【０００３】まず、人体モデルは、静電気を帯電した人
体が半導体装置に触れることにより、半導体装置の外部
端子を通して電荷を放電するというものである。この人
体モデルは、比較的長い時定数を有する放電となるた
め、熱的破壊が主体となって半導体装置の劣化または破
壊が進行する。
体が半導体装置に触れることにより、半導体装置の外部
端子を通して電荷を放電するというものである。この人
体モデルは、比較的長い時定数を有する放電となるた
め、熱的破壊が主体となって半導体装置の劣化または破
壊が進行する。
【０００４】次に、マシンモデルは、静電気を帯電した
金属が半導体装置に触れることにより、半導体装置の外
部端子を通して電荷を放電するというものである。この
マシンモデルは、比較的短い時定数を有する放電となる
ため、電界破壊が主体となって半導体装置の劣化または
破壊が進行する。
金属が半導体装置に触れることにより、半導体装置の外
部端子を通して電荷を放電するというものである。この
マシンモデルは、比較的短い時定数を有する放電となる
ため、電界破壊が主体となって半導体装置の劣化または
破壊が進行する。
【０００５】また、デバイス帯電モデルは、静電気を帯
電した半導体装置が他の物体に触れることにより、半導
体装置の外部端子を通して電荷を放電するというもので
ある。このデバイス帯電モデルは、半導体装置が触れる
物体により、放電体の抵抗や時定数も変化するため、ど
のような原因によって半導体装置の劣化または破壊が進
行するのかの判定は困難である。
電した半導体装置が他の物体に触れることにより、半導
体装置の外部端子を通して電荷を放電するというもので
ある。このデバイス帯電モデルは、半導体装置が触れる
物体により、放電体の抵抗や時定数も変化するため、ど
のような原因によって半導体装置の劣化または破壊が進
行するのかの判定は困難である。
【０００６】ここで、図２は、従来の出力バッファの一
例の構成回路図である。この出力バッファ１２は、直列
接続された２つのインバータ１６，１８により構成され
ている。即ち、内部信号線２０はインバータ１６の入力
端に接続され、このインバータ１６の出力端はインバー
タ１８の入力端に接続され、このインバータ１８の出力
端は、出力信号線２２を通して出力パッド（電極）２４
に接続されている。
例の構成回路図である。この出力バッファ１２は、直列
接続された２つのインバータ１６，１８により構成され
ている。即ち、内部信号線２０はインバータ１６の入力
端に接続され、このインバータ１６の出力端はインバー
タ１８の入力端に接続され、このインバータ１８の出力
端は、出力信号線２２を通して出力パッド（電極）２４
に接続されている。
【０００７】なお、それぞれのインバータ１６，１８
は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと記述す
る）２６と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳ
と記述する）２８とから構成され、ＰＭＯＳ２６および
ＮＭＯＳ２８のソース端は、それぞれ電源およびグラン
ドに接続され、そのゲート端は短絡されてインバータ１
６，１８の入力端を形成し、ドレイン端は短絡されてイ
ンバータ１６，１８の出力端を形成している。
は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと記述す
る）２６と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳ
と記述する）２８とから構成され、ＰＭＯＳ２６および
ＮＭＯＳ２８のソース端は、それぞれ電源およびグラン
ドに接続され、そのゲート端は短絡されてインバータ１
６，１８の入力端を形成し、ドレイン端は短絡されてイ
ンバータ１６，１８の出力端を形成している。
【０００８】ＭＯＳ形半導体装置においては、出力バッ
ファ１２を構成する出力最終段のＰＭＯＳ２６およびＮ
ＭＯＳ２８はトランジスタ・サイズが大きいため、即
ち、ブレークダウンやパンチスルーによりＰＭＯＳ２６
またはＮＭＯＳ２８が導通しても、これらを通して大電
流を流すことができるため、出力バッファ１２自体があ
る程度保護回路の役目を果たしている。上述する人体モ
デルやマシンモデルにおいては、出力バッファ１２自体
が３０００Ｖ程度のＥＳＤ耐圧を有しているため、出力
バッファ１２において保護回路を設けないのが一般的で
あった。
ファ１２を構成する出力最終段のＰＭＯＳ２６およびＮ
ＭＯＳ２８はトランジスタ・サイズが大きいため、即
ち、ブレークダウンやパンチスルーによりＰＭＯＳ２６
またはＮＭＯＳ２８が導通しても、これらを通して大電
流を流すことができるため、出力バッファ１２自体があ
る程度保護回路の役目を果たしている。上述する人体モ
デルやマシンモデルにおいては、出力バッファ１２自体
が３０００Ｖ程度のＥＳＤ耐圧を有しているため、出力
バッファ１２において保護回路を設けないのが一般的で
あった。
【０００９】ところが、デバイス帯電モデルにおいて
は、半導体装置が触れる物体により放電体の抵抗や時定
数も変化するため、半導体装置が触れる物体によって
は、出力バッファのＥＳＤ耐圧を２０００Ｖ程度しか確
保することができない場合があることが判明し、半導体
装置が劣化または破壊されてしまう場合があるという問
題点が持ち上がってきた。このため、デバイス帯電モデ
ルにおける出力バッファのＥＳＤ耐圧を向上させること
により、出力バッファを静電気放電による破壊から保護
することが強く要望されている。
は、半導体装置が触れる物体により放電体の抵抗や時定
数も変化するため、半導体装置が触れる物体によって
は、出力バッファのＥＳＤ耐圧を２０００Ｖ程度しか確
保することができない場合があることが判明し、半導体
装置が劣化または破壊されてしまう場合があるという問
題点が持ち上がってきた。このため、デバイス帯電モデ
ルにおける出力バッファのＥＳＤ耐圧を向上させること
により、出力バッファを静電気放電による破壊から保護
することが強く要望されている。
【００１０】一方、ゲートアレイやスタンダードセル等
のセミカスタム集積回路においては、入力パッドと出力
パッドとが区別されずに入出力パッドとして形成されて
いる場合もあり、この場合には入力バッファのための保
護回路が設けられているのが普通である。このような入
出力パッドは、例えば特開昭６３−２０５９２８号に開
示された絶縁ゲート型セミカスタム集積回路において用
いられている。
のセミカスタム集積回路においては、入力パッドと出力
パッドとが区別されずに入出力パッドとして形成されて
いる場合もあり、この場合には入力バッファのための保
護回路が設けられているのが普通である。このような入
出力パッドは、例えば特開昭６３−２０５９２８号に開
示された絶縁ゲート型セミカスタム集積回路において用
いられている。
【００１１】ここで、図３に、特開昭６３−２０５９２
８号公報に開示された絶縁ゲート型セミカスタム集積回
路の入出力パッド部分の構成回路図を示す。この絶縁ゲ
ート型セミカスタム集積回路３２は、入出力部マクロセ
ルに予め形成されている保護回路３４、および保護ダイ
オードとして使用されているＰＭＯＳ３６，ＮＭＯＳ３
８から構成されており、保護回路３４およびＰＭＯＳ３
６，ＮＭＯＳ３８は、入力パッドあるいは出力パッド４
０に適用することができるものでる。
８号公報に開示された絶縁ゲート型セミカスタム集積回
路の入出力パッド部分の構成回路図を示す。この絶縁ゲ
ート型セミカスタム集積回路３２は、入出力部マクロセ
ルに予め形成されている保護回路３４、および保護ダイ
オードとして使用されているＰＭＯＳ３６，ＮＭＯＳ３
８から構成されており、保護回路３４およびＰＭＯＳ３
６，ＮＭＯＳ３８は、入力パッドあるいは出力パッド４
０に適用することができるものでる。
【００１２】保護回路３４は、ダイオード４２，４４
と、保護抵抗４６とを有しており、ダイオード４２の入
力端および出力端はそれぞれ信号配線４８および電源に
接続され、同様に、ダイオード４４の入力端および出力
端はそれぞれグランドおよび信号配線４８に接続されて
いる。また、保護抵抗４６は信号配線４８，５０の間に
直列接続されている。ＰＭＯＳ３６およびＮＭＯＳ３８
は、ともにそのソース端は開放され、ドレイン端は信号
配線５０に接続され、ゲート端はそれぞれグランドおよ
び電源に接続され、その基板はそれぞれ電源およびグラ
ンドに接続されている。
と、保護抵抗４６とを有しており、ダイオード４２の入
力端および出力端はそれぞれ信号配線４８および電源に
接続され、同様に、ダイオード４４の入力端および出力
端はそれぞれグランドおよび信号配線４８に接続されて
いる。また、保護抵抗４６は信号配線４８，５０の間に
直列接続されている。ＰＭＯＳ３６およびＮＭＯＳ３８
は、ともにそのソース端は開放され、ドレイン端は信号
配線５０に接続され、ゲート端はそれぞれグランドおよ
び電源に接続され、その基板はそれぞれ電源およびグラ
ンドに接続されている。
【００１３】この絶縁ゲート型セミカスタム集積回路３
２によれば、上述するＰＭＯＳ３６およびＮＭＯＳ３８
は、そのソース端が開放されているため、そのドレイン
接合を保護ダイオードとして使用することができ、入力
パッドあるいは出力パッド４０の静電気破壊強度を向上
させることができる。また、ＰＭＯＳ３６およびＮＭＯ
Ｓ３８は、そのソース端をそれぞれ電源およびグランド
に接続することにより、それぞれプルアップおよびプル
ダウン抵抗として通常使用されるもので、予め入出力部
マクロセル内に設けられているため、入出力部マクロセ
ルのパターン面積を増大する必要もないとしている。
２によれば、上述するＰＭＯＳ３６およびＮＭＯＳ３８
は、そのソース端が開放されているため、そのドレイン
接合を保護ダイオードとして使用することができ、入力
パッドあるいは出力パッド４０の静電気破壊強度を向上
させることができる。また、ＰＭＯＳ３６およびＮＭＯ
Ｓ３８は、そのソース端をそれぞれ電源およびグランド
に接続することにより、それぞれプルアップおよびプル
ダウン抵抗として通常使用されるもので、予め入出力部
マクロセル内に設けられているため、入出力部マクロセ
ルのパターン面積を増大する必要もないとしている。
【００１４】しかし、この絶縁ゲート型セミカスタム集
積回路３２の保護回路３４およびＰＭＯＳ３６，ＮＭＯ
Ｓ３８は、出力バッファ専用に構成されたものではな
く、この絶縁ゲート型セミカスタム集積回路３２を出力
バッファに適用した場合、保護抵抗４６が信号配線間４
８，５０に直列接続されているため、保護回路３４を設
けることにより、例えば出力電圧レベルが変動したり、
高速動作が損なわれる等、出力バッファの特性に悪影響
を及ぼしてしまうという問題点がある。
積回路３２の保護回路３４およびＰＭＯＳ３６，ＮＭＯ
Ｓ３８は、出力バッファ専用に構成されたものではな
く、この絶縁ゲート型セミカスタム集積回路３２を出力
バッファに適用した場合、保護抵抗４６が信号配線間４
８，５０に直列接続されているため、保護回路３４を設
けることにより、例えば出力電圧レベルが変動したり、
高速動作が損なわれる等、出力バッファの特性に悪影響
を及ぼしてしまうという問題点がある。
【００１５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、出力バッ
ファの出力信号線と並列に保護回路を備えることによ
り、出力バッファの特性に影響を与えることなく、デバ
イス帯電モデルにおけるＥＳＤ耐圧を向上させることが
でき、出力バッファを静電気放電による破壊から保護す
ることができる半導体装置を提供することにある。
従来技術に基づく種々の問題点をかえりみて、出力バッ
ファの出力信号線と並列に保護回路を備えることによ
り、出力バッファの特性に影響を与えることなく、デバ
イス帯電モデルにおけるＥＳＤ耐圧を向上させることが
でき、出力バッファを静電気放電による破壊から保護す
ることができる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、出力端が出力信号線を通して出力パッド
に接続された出力バッファを備える半導体装置であっ
て、ソース端およびゲート端が電源に接続されたＰ型Ｍ
ＯＳトランジスタと、ソース端およびゲート端がグラン
ドに接続されたＮ型ＭＯＳトランジスタと、一方の端子
が前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳト
ランジスタのドレイン端に接続され、他方の端子が前記
出力信号線に接続された保護抵抗とを備えることを特徴
とする半導体装置を提供するものである。
に、本発明は、出力端が出力信号線を通して出力パッド
に接続された出力バッファを備える半導体装置であっ
て、ソース端およびゲート端が電源に接続されたＰ型Ｍ
ＯＳトランジスタと、ソース端およびゲート端がグラン
ドに接続されたＮ型ＭＯＳトランジスタと、一方の端子
が前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳト
ランジスタのドレイン端に接続され、他方の端子が前記
出力信号線に接続された保護抵抗とを備えることを特徴
とする半導体装置を提供するものである。
【００１７】
【発明の作用】本発明の半導体装置は、出力バッファの
出力信号線と並列に保護回路を備えるものである。ここ
で、保護抵抗は、静電気パルスによる過電圧を制御し
て、その電流量を抑制するためのものである。この保護
抵抗により電流量が抑制された静電気パルスが、各々プ
ルアップおよびプルダウン用トランジスタであるＰＭＯ
ＳおよびＮＭＯＳのドレイン端に印加されると、プラス
の静電気パルスによる電流はＰＭＯＳを通して電源側に
放電され、マイナスの静電気パルスによる電流はＮＭＯ
Ｓを通してグランド側に放電される。このため、本発明
の半導体装置によれば、保護回路は出力バッファの出力
信号線と並列に設けられているため、出力バッファの特
性に何ら影響を与えることがないことは勿論のこと、こ
の保護回路により静電気パルスによる電流を放電して、
ＥＳＤ耐圧を向上させることができるため、出力バッフ
ァを静電気放電による破壊から保護することができる。
出力信号線と並列に保護回路を備えるものである。ここ
で、保護抵抗は、静電気パルスによる過電圧を制御し
て、その電流量を抑制するためのものである。この保護
抵抗により電流量が抑制された静電気パルスが、各々プ
ルアップおよびプルダウン用トランジスタであるＰＭＯ
ＳおよびＮＭＯＳのドレイン端に印加されると、プラス
の静電気パルスによる電流はＰＭＯＳを通して電源側に
放電され、マイナスの静電気パルスによる電流はＮＭＯ
Ｓを通してグランド側に放電される。このため、本発明
の半導体装置によれば、保護回路は出力バッファの出力
信号線と並列に設けられているため、出力バッファの特
性に何ら影響を与えることがないことは勿論のこと、こ
の保護回路により静電気パルスによる電流を放電して、
ＥＳＤ耐圧を向上させることができるため、出力バッフ
ァを静電気放電による破壊から保護することができる。
【００１８】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体装置を詳細に説明する。
いて、本発明の半導体装置を詳細に説明する。
【００１９】図１は、本発明の半導体装置の一実施例の
構成回路図である。この半導体装置１０は、出力バッフ
ァ１２に保護回路１４を備えるものでる。
構成回路図である。この半導体装置１０は、出力バッフ
ァ１２に保護回路１４を備えるものでる。
【００２０】出力バッファ１２は、直列接続された２つ
のインバータ１６，１８を備えている。ここで、内部信
号線２０はインバータ１６の入力端に接続され、このイ
ンバータ１６の出力端はインバータ１８の入力端に接続
され、このインバータ１８の出力端は出力信号線２２を
通して出力パッド２４に接続されている。
のインバータ１６，１８を備えている。ここで、内部信
号線２０はインバータ１６の入力端に接続され、このイ
ンバータ１６の出力端はインバータ１８の入力端に接続
され、このインバータ１８の出力端は出力信号線２２を
通して出力パッド２４に接続されている。
【００２１】なお、それぞれのインバータ１６，１８
は、ＰＭＯＳ２６およびＮＭＯＳ２８を有し、これらの
ＰＭＯＳ２６およびＮＭＯＳ２８のソース端は、それぞ
れ電源およびグランドに接続され、そのゲート端は短絡
されてインバータ１６，１８の入力端を形成し、ドレイ
ン端は短絡されてインバータ１６，１８の出力端を形成
している。
は、ＰＭＯＳ２６およびＮＭＯＳ２８を有し、これらの
ＰＭＯＳ２６およびＮＭＯＳ２８のソース端は、それぞ
れ電源およびグランドに接続され、そのゲート端は短絡
されてインバータ１６，１８の入力端を形成し、ドレイ
ン端は短絡されてインバータ１６，１８の出力端を形成
している。
【００２２】また、保護回路１４は、ＥＳＤ保護抵抗３
０と、ＰＭＯＳ３２と、ＮＭＯＳ３４とを備えている。
ここで、ＰＭＯＳ３２のソース端およびゲート端はとも
に電源に接続され、ＮＭＯＳ３４のソース端およびゲー
ト端はともにグランドに接続されている。また、ＰＭＯ
Ｓ３２およびＮＭＯＳ３４のドレイン端は短絡されてＥ
ＳＤ保護抵抗３０の一方の端子に接続され、このＥＳＤ
保護抵抗３０の他方の端子は、出力信号線２２に接続さ
れている。
０と、ＰＭＯＳ３２と、ＮＭＯＳ３４とを備えている。
ここで、ＰＭＯＳ３２のソース端およびゲート端はとも
に電源に接続され、ＮＭＯＳ３４のソース端およびゲー
ト端はともにグランドに接続されている。また、ＰＭＯ
Ｓ３２およびＮＭＯＳ３４のドレイン端は短絡されてＥ
ＳＤ保護抵抗３０の一方の端子に接続され、このＥＳＤ
保護抵抗３０の他方の端子は、出力信号線２２に接続さ
れている。
【００２３】このように、本発明の半導体装置１０は、
出力バッファ１２の出力信号線２２と並列に保護回路１
４を備えるものである。次に、この半導体装置１０の動
作について説明する。
出力バッファ１２の出力信号線２２と並列に保護回路１
４を備えるものである。次に、この半導体装置１０の動
作について説明する。
【００２４】まず、通常の動作状態において、内部信号
は内部信号線２０を通してインバータ１６に入力され、
このインバータ１６により反転されてインバータ１８に
入力され、さらに、インバータ１８により反転されて出
力信号線２２を通して出力パッド２４に出力される。一
方、保護回路１４は、ＰＭＯＳ３２およびＮＭＯＳ３４
のゲート端が、それぞれ電源およびグランドに接続され
ているため、ＰＭＯＳ３２およびＮＭＯＳ３４はいずれ
もオフ状態である。このため、保護回路１４は、出力信
号線２２に対して電気的に何ら影響を及ぼさない。
は内部信号線２０を通してインバータ１６に入力され、
このインバータ１６により反転されてインバータ１８に
入力され、さらに、インバータ１８により反転されて出
力信号線２２を通して出力パッド２４に出力される。一
方、保護回路１４は、ＰＭＯＳ３２およびＮＭＯＳ３４
のゲート端が、それぞれ電源およびグランドに接続され
ているため、ＰＭＯＳ３２およびＮＭＯＳ３４はいずれ
もオフ状態である。このため、保護回路１４は、出力信
号線２２に対して電気的に何ら影響を及ぼさない。
【００２５】静電気により、出力パッド２４にプラスの
過電圧パルスが印加されると、この過電圧パルスはＥＳ
Ｄ保護抵抗３０の抵抗値に応じて、その電圧が降下され
てＰＭＯＳ３２およびＮＭＯＳ３４のドレイン端に印加
される。
過電圧パルスが印加されると、この過電圧パルスはＥＳ
Ｄ保護抵抗３０の抵抗値に応じて、その電圧が降下され
てＰＭＯＳ３２およびＮＭＯＳ３４のドレイン端に印加
される。
【００２６】ＰＭＯＳ３２のドレイン端にプラスの過電
圧パルスが印加され、その電圧がソース端の電圧（電源
電圧）よりも高くなった時、そのソース端およびドレイ
ン端のバイアス条件が逆転される。このため、ゲート端
の電圧（電源電圧）よりもＰＭＯＳ３２のしきい値以上
ドレイン端の電圧が高くなると、ＰＭＯＳ３２がオン状
態になり、出力パッド２４、出力信号線２２およびＥＳ
Ｄ保護抵抗３０を通して、ＰＭＯＳ３２のドレイン端側
からソース端側に、過電圧パルスの電圧と、ＥＳＤ保護
抵抗３０、ＰＭＯＳ３２のオン抵抗などの合成抵抗値に
応じた電流が流れる。
圧パルスが印加され、その電圧がソース端の電圧（電源
電圧）よりも高くなった時、そのソース端およびドレイ
ン端のバイアス条件が逆転される。このため、ゲート端
の電圧（電源電圧）よりもＰＭＯＳ３２のしきい値以上
ドレイン端の電圧が高くなると、ＰＭＯＳ３２がオン状
態になり、出力パッド２４、出力信号線２２およびＥＳ
Ｄ保護抵抗３０を通して、ＰＭＯＳ３２のドレイン端側
からソース端側に、過電圧パルスの電圧と、ＥＳＤ保護
抵抗３０、ＰＭＯＳ３２のオン抵抗などの合成抵抗値に
応じた電流が流れる。
【００２７】一方、ＮＭＯＳ３４のドレイン端にプラス
の過電圧パルスが印加されても、ＮＭＯＳ３４のゲート
端はグランドに接続されているため、ＮＭＯＳ３４はオ
フ状態を維持する。また、この過電圧パルスによる電流
はＰＭＯＳ３２を通して放電され、その電圧も低下され
ているため、ブレークダウンまたはパンチスルーによ
り、ＮＭＯＳ３４が導通することもない。
の過電圧パルスが印加されても、ＮＭＯＳ３４のゲート
端はグランドに接続されているため、ＮＭＯＳ３４はオ
フ状態を維持する。また、この過電圧パルスによる電流
はＰＭＯＳ３２を通して放電され、その電圧も低下され
ているため、ブレークダウンまたはパンチスルーによ
り、ＮＭＯＳ３４が導通することもない。
【００２８】これとは逆に、静電気により、出力パッド
２４にマイナスの過電圧パルスが印加されると、この過
電圧パルスはＥＳＤ保護抵抗３０の抵抗値に応じて、そ
の電圧が上昇されてＰＭＯＳ３２およびＮＭＯＳ３４の
ドレイン端に印加される。
２４にマイナスの過電圧パルスが印加されると、この過
電圧パルスはＥＳＤ保護抵抗３０の抵抗値に応じて、そ
の電圧が上昇されてＰＭＯＳ３２およびＮＭＯＳ３４の
ドレイン端に印加される。
【００２９】ＮＭＯＳ３４のドレイン端にマイナスの過
電圧パルスが印加され、その電圧がソース端の電圧（グ
ランド電圧）よりも低くなった時、そのソース端および
ドレイン端のバイアス条件が逆転される。このため、ゲ
ート端の電圧（グランド電圧）よりもＮＭＯＳ３４のし
きい値以上ドレイン端の電圧が低くなると、ＮＭＯＳ３
４がオン状態になり、ＥＳＤ保護抵抗３０、出力信号線
２２および出力パッド２４を通して、ＮＭＯＳ３４のソ
ース端側からドレイン端側に、過電圧パルスの電圧、Ｅ
ＳＤ保護抵抗３０、ＮＭＯＳ３４のオン抵抗などの合成
抵抗値に応じた電流が流れる。
電圧パルスが印加され、その電圧がソース端の電圧（グ
ランド電圧）よりも低くなった時、そのソース端および
ドレイン端のバイアス条件が逆転される。このため、ゲ
ート端の電圧（グランド電圧）よりもＮＭＯＳ３４のし
きい値以上ドレイン端の電圧が低くなると、ＮＭＯＳ３
４がオン状態になり、ＥＳＤ保護抵抗３０、出力信号線
２２および出力パッド２４を通して、ＮＭＯＳ３４のソ
ース端側からドレイン端側に、過電圧パルスの電圧、Ｅ
ＳＤ保護抵抗３０、ＮＭＯＳ３４のオン抵抗などの合成
抵抗値に応じた電流が流れる。
【００３０】一方、ＰＭＯＳ３２のドレイン端にマイナ
スの過電圧パルスが印加されても、ＰＭＯＳ３２のゲー
ト端は電源に接続されているため、ＰＭＯＳ３２はオフ
状態を維持する。また、この過電圧パルスによる電流は
ＮＭＯＳ３４を通して放電され、その電圧も上昇されて
いるため、ブレークダウンまたはパンチスルーにより、
ＰＭＯＳ３２が導通することもない。
スの過電圧パルスが印加されても、ＰＭＯＳ３２のゲー
ト端は電源に接続されているため、ＰＭＯＳ３２はオフ
状態を維持する。また、この過電圧パルスによる電流は
ＮＭＯＳ３４を通して放電され、その電圧も上昇されて
いるため、ブレークダウンまたはパンチスルーにより、
ＰＭＯＳ３２が導通することもない。
【００３１】本発明の半導体装置１０は、出力バッファ
１２の出力信号線２２と並列に保護回路１４を備えるも
のである。これにより、出力バッファ１２の特性に何ら
影響を与えることなく、デバイス帯電モデルの場合にお
いても、静電気放電から出力バッファ１２を確実に保護
することができる。なお、本発明の半導体装置１０にお
いては、ＥＳＤ保護抵抗３０の抵抗値、ＰＭＯＳ３２お
よびＮＭＯＳ３４のトランジスタサイズを適宜選択する
ことにより、デバイス帯電モデルの場合にＥＳＤ耐圧
を、３０００Ｖ以上に向上させることができる。
１２の出力信号線２２と並列に保護回路１４を備えるも
のである。これにより、出力バッファ１２の特性に何ら
影響を与えることなく、デバイス帯電モデルの場合にお
いても、静電気放電から出力バッファ１２を確実に保護
することができる。なお、本発明の半導体装置１０にお
いては、ＥＳＤ保護抵抗３０の抵抗値、ＰＭＯＳ３２お
よびＮＭＯＳ３４のトランジスタサイズを適宜選択する
ことにより、デバイス帯電モデルの場合にＥＳＤ耐圧
を、３０００Ｖ以上に向上させることができる。
【００３２】本発明の半導体装置は、基本的に以上のよ
うに構成される。上述するように、静電気パルスによる
電流は、ＥＳＤ保護抵抗３０およびＰＭＯＳ３２または
ＮＭＯＳ３４のオン抵抗を通して放電されるため、これ
らの抵抗値は高いことが望ましいが、これらの抵抗値を
必要以上に高くして、その電流量を抑制することによ
り、出力バッファ１２側に電流が流れてしまうため、こ
れらの抵抗値を適宜決定するのが好ましい。
うに構成される。上述するように、静電気パルスによる
電流は、ＥＳＤ保護抵抗３０およびＰＭＯＳ３２または
ＮＭＯＳ３４のオン抵抗を通して放電されるため、これ
らの抵抗値は高いことが望ましいが、これらの抵抗値を
必要以上に高くして、その電流量を抑制することによ
り、出力バッファ１２側に電流が流れてしまうため、こ
れらの抵抗値を適宜決定するのが好ましい。
【００３３】なお、ＥＳＤ保護抵抗３０は、例えば拡散
抵抗、ポリシリコン抵抗、シート抵抗などにより構成す
ることができるし、ＰＭＯＳ３２およびＮＭＯＳ３４と
しては、それぞれ従来公知のプルアップおよびプルダウ
ントランジスタを用いることができる。また、ＰＭＯＳ
３２およびＮＭＯＳ３４は、それぞれ１つ以上有してい
れば良く、例えば２個、３個に分割して構成しても良
い。さらに、ＥＳＤ耐圧を向上させるために、１つの出
力バッファ１２に対して保護回路１４自体を２つ以上有
していても良いなど、本発明の半導体装置１０の回路構
成を適宜変更しても良いことは言うまでもないことであ
る。
抵抗、ポリシリコン抵抗、シート抵抗などにより構成す
ることができるし、ＰＭＯＳ３２およびＮＭＯＳ３４と
しては、それぞれ従来公知のプルアップおよびプルダウ
ントランジスタを用いることができる。また、ＰＭＯＳ
３２およびＮＭＯＳ３４は、それぞれ１つ以上有してい
れば良く、例えば２個、３個に分割して構成しても良
い。さらに、ＥＳＤ耐圧を向上させるために、１つの出
力バッファ１２に対して保護回路１４自体を２つ以上有
していても良いなど、本発明の半導体装置１０の回路構
成を適宜変更しても良いことは言うまでもないことであ
る。
【００３４】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、出力バッファに保護回路を備えるものであ
る。本発明の半導体装置によれば、この保護回路は、出
力バッファの出力端と出力パッドとを接続する出力信号
線と並列に接続されるため、出力バッファの特性に何ら
影響を及ぼすことはない。また、この保護回路により、
静電気パルスによる電流は、その電流量が制御されてＰ
ＭＯＳまたはＮＭＯＳを通して放電されるため、デバイ
ス帯電モデルにおける出力バッファのＥＳＤ耐圧を向上
させることができ、出力バッファを静電気放電による破
壊から保護することができる。
体装置は、出力バッファに保護回路を備えるものであ
る。本発明の半導体装置によれば、この保護回路は、出
力バッファの出力端と出力パッドとを接続する出力信号
線と並列に接続されるため、出力バッファの特性に何ら
影響を及ぼすことはない。また、この保護回路により、
静電気パルスによる電流は、その電流量が制御されてＰ
ＭＯＳまたはＮＭＯＳを通して放電されるため、デバイ
ス帯電モデルにおける出力バッファのＥＳＤ耐圧を向上
させることができ、出力バッファを静電気放電による破
壊から保護することができる。
【図１】本発明の半導体装置の一実施例の構成回路図で
ある。
ある。
【図２】従来の出力バッファの一例の構成回路図であ
る。
る。
【図３】従来の絶縁ゲート型セミカスタム集積回路の入
出力パッド部分の構成回路図である。
出力パッド部分の構成回路図である。
１０ 半導体装置 １２ 出力バッファ １４ 保護回路 １６，１８ インバータ ２０ 内部信号線 ２２ 出力信号線 ２４ 出力パッド ２６，３２ ＰＭＯＳ ２８，３４ ＮＭＯＳ ３０ ＥＳＤ保護抵抗 ３２ 絶縁ゲート型セミカスタム集積回路 ３４ 保護回路 ３６ ＰＭＯＳ ３８ ＮＭＯＳ ４０ 入力パッドあるいは出力パッド ４２，４４ ダイオード ４６ 保護抵抗 ４８，５０ 信号配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/78 ３０１Ｋ 27/06 29/78
Claims (1)
- 【請求項１】出力端が出力信号線を通して出力パッドに
接続された出力バッファを備える半導体装置であって、 ソース端およびゲート端が電源に接続されたＰ型ＭＯＳ
トランジスタと、ソース端およびゲート端がグランドに
接続されたＮ型ＭＯＳトランジスタと、一方の端子が前
記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトラン
ジスタのドレイン端に接続され、他方の端子が前記出力
信号線に接続された保護抵抗とを備えることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03355395A JP3288545B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03355395A JP3288545B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236637A true JPH08236637A (ja) | 1996-09-13 |
| JP3288545B2 JP3288545B2 (ja) | 2002-06-04 |
Family
ID=12389754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03355395A Expired - Fee Related JP3288545B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288545B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7595696B2 (en) | 2005-12-26 | 2009-09-29 | Kabushiki Kaisha Toshiba | Power amplifier |
| JP2012124810A (ja) * | 2010-12-10 | 2012-06-28 | Seiko Epson Corp | 集積回路装置、電子機器及び集積回路装置の製造方法 |
-
1995
- 1995-02-22 JP JP03355395A patent/JP3288545B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US6946708B2 (en) | 2001-07-13 | 2005-09-20 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7242062B2 (en) | 2001-07-13 | 2007-07-10 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7638848B2 (en) | 2001-07-13 | 2009-12-29 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7595696B2 (en) | 2005-12-26 | 2009-09-29 | Kabushiki Kaisha Toshiba | Power amplifier |
| JP2012124810A (ja) * | 2010-12-10 | 2012-06-28 | Seiko Epson Corp | 集積回路装置、電子機器及び集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3288545B2 (ja) | 2002-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020226 |
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