JPH08236637A - 半導体装置 - Google Patents

半導体装置

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JPH08236637A
JPH08236637A JP7033553A JP3355395A JPH08236637A JP H08236637 A JPH08236637 A JP H08236637A JP 7033553 A JP7033553 A JP 7033553A JP 3355395 A JP3355395 A JP 3355395A JP H08236637 A JPH08236637 A JP H08236637A
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nmos
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Toshihiro Kawamura
村 智 弘 河
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Abstract

(57)【要約】 【目的】出力バッファの特性に影響を与えることなく、
デバイス帯電モデルにおけるESD耐圧を向上させるこ
とができ、出力バッファを静電気放電による破壊から保
護することができる半導体装置の提供。 【構成】出力端が出力信号線を通して出力パッドに接続
された出力バッファを備える半導体装置であって、ソー
ス端およびゲート端が電源に接続されたP型MOSトラ
ンジスタと、ソース端およびゲート端がグランドに接続
されたN型MOSトランジスタと、一方の端子が前記P
型MOSトランジスタおよび前記N型MOSトランジス
タのドレイン端に接続され、他方の端子が前記出力信号
線に接続された保護抵抗とを備えることにより、上記目
的を達成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、詳し
くは、出力バッファを静電気放電(ESD:Electro St
atic Discharge)による破壊から保護することのできる
保護回路を備える半導体装置に関する。
【0002】
【従来の技術】静電気放電により、半導体装置をパッケ
ージに組み立てたり搬送したりする際に、半導体装置の
内部素子の一部が劣化あるいは破壊されることがある。
この静電気放電のモデルとしては、一般的に人体モデル
(HBM:Human Body Model)、マシンモデル(MM:
Machine Model )およびデバイス帯電モデル(CDM:
Charged Device Model)の3つのモデルが用いられる。
【0003】まず、人体モデルは、静電気を帯電した人
体が半導体装置に触れることにより、半導体装置の外部
端子を通して電荷を放電するというものである。この人
体モデルは、比較的長い時定数を有する放電となるた
め、熱的破壊が主体となって半導体装置の劣化または破
壊が進行する。
【0004】次に、マシンモデルは、静電気を帯電した
金属が半導体装置に触れることにより、半導体装置の外
部端子を通して電荷を放電するというものである。この
マシンモデルは、比較的短い時定数を有する放電となる
ため、電界破壊が主体となって半導体装置の劣化または
破壊が進行する。
【0005】また、デバイス帯電モデルは、静電気を帯
電した半導体装置が他の物体に触れることにより、半導
体装置の外部端子を通して電荷を放電するというもので
ある。このデバイス帯電モデルは、半導体装置が触れる
物体により、放電体の抵抗や時定数も変化するため、ど
のような原因によって半導体装置の劣化または破壊が進
行するのかの判定は困難である。
【0006】ここで、図2は、従来の出力バッファの一
例の構成回路図である。この出力バッファ12は、直列
接続された2つのインバータ16,18により構成され
ている。即ち、内部信号線20はインバータ16の入力
端に接続され、このインバータ16の出力端はインバー
タ18の入力端に接続され、このインバータ18の出力
端は、出力信号線22を通して出力パッド(電極)24
に接続されている。
【0007】なお、それぞれのインバータ16,18
は、P型MOSトランジスタ(以下、PMOSと記述す
る)26と、N型MOSトランジスタ(以下、NMOS
と記述する)28とから構成され、PMOS26および
NMOS28のソース端は、それぞれ電源およびグラン
ドに接続され、そのゲート端は短絡されてインバータ1
6,18の入力端を形成し、ドレイン端は短絡されてイ
ンバータ16,18の出力端を形成している。
【0008】MOS形半導体装置においては、出力バッ
ファ12を構成する出力最終段のPMOS26およびN
MOS28はトランジスタ・サイズが大きいため、即
ち、ブレークダウンやパンチスルーによりPMOS26
またはNMOS28が導通しても、これらを通して大電
流を流すことができるため、出力バッファ12自体があ
る程度保護回路の役目を果たしている。上述する人体モ
デルやマシンモデルにおいては、出力バッファ12自体
が3000V程度のESD耐圧を有しているため、出力
バッファ12において保護回路を設けないのが一般的で
あった。
【0009】ところが、デバイス帯電モデルにおいて
は、半導体装置が触れる物体により放電体の抵抗や時定
数も変化するため、半導体装置が触れる物体によって
は、出力バッファのESD耐圧を2000V程度しか確
保することができない場合があることが判明し、半導体
装置が劣化または破壊されてしまう場合があるという問
題点が持ち上がってきた。このため、デバイス帯電モデ
ルにおける出力バッファのESD耐圧を向上させること
により、出力バッファを静電気放電による破壊から保護
することが強く要望されている。
【0010】一方、ゲートアレイやスタンダードセル等
のセミカスタム集積回路においては、入力パッドと出力
パッドとが区別されずに入出力パッドとして形成されて
いる場合もあり、この場合には入力バッファのための保
護回路が設けられているのが普通である。このような入
出力パッドは、例えば特開昭63−205928号に開
示された絶縁ゲート型セミカスタム集積回路において用
いられている。
【0011】ここで、図3に、特開昭63−20592
8号公報に開示された絶縁ゲート型セミカスタム集積回
路の入出力パッド部分の構成回路図を示す。この絶縁ゲ
ート型セミカスタム集積回路32は、入出力部マクロセ
ルに予め形成されている保護回路34、および保護ダイ
オードとして使用されているPMOS36,NMOS3
8から構成されており、保護回路34およびPMOS3
6,NMOS38は、入力パッドあるいは出力パッド4
0に適用することができるものでる。
【0012】保護回路34は、ダイオード42,44
と、保護抵抗46とを有しており、ダイオード42の入
力端および出力端はそれぞれ信号配線48および電源に
接続され、同様に、ダイオード44の入力端および出力
端はそれぞれグランドおよび信号配線48に接続されて
いる。また、保護抵抗46は信号配線48,50の間に
直列接続されている。PMOS36およびNMOS38
は、ともにそのソース端は開放され、ドレイン端は信号
配線50に接続され、ゲート端はそれぞれグランドおよ
び電源に接続され、その基板はそれぞれ電源およびグラ
ンドに接続されている。
【0013】この絶縁ゲート型セミカスタム集積回路3
2によれば、上述するPMOS36およびNMOS38
は、そのソース端が開放されているため、そのドレイン
接合を保護ダイオードとして使用することができ、入力
パッドあるいは出力パッド40の静電気破壊強度を向上
させることができる。また、PMOS36およびNMO
S38は、そのソース端をそれぞれ電源およびグランド
に接続することにより、それぞれプルアップおよびプル
ダウン抵抗として通常使用されるもので、予め入出力部
マクロセル内に設けられているため、入出力部マクロセ
ルのパターン面積を増大する必要もないとしている。
【0014】しかし、この絶縁ゲート型セミカスタム集
積回路32の保護回路34およびPMOS36,NMO
S38は、出力バッファ専用に構成されたものではな
く、この絶縁ゲート型セミカスタム集積回路32を出力
バッファに適用した場合、保護抵抗46が信号配線間4
8,50に直列接続されているため、保護回路34を設
けることにより、例えば出力電圧レベルが変動したり、
高速動作が損なわれる等、出力バッファの特性に悪影響
を及ぼしてしまうという問題点がある。
【0015】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、出力バッ
ファの出力信号線と並列に保護回路を備えることによ
り、出力バッファの特性に影響を与えることなく、デバ
イス帯電モデルにおけるESD耐圧を向上させることが
でき、出力バッファを静電気放電による破壊から保護す
ることができる半導体装置を提供することにある。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、出力端が出力信号線を通して出力パッド
に接続された出力バッファを備える半導体装置であっ
て、ソース端およびゲート端が電源に接続されたP型M
OSトランジスタと、ソース端およびゲート端がグラン
ドに接続されたN型MOSトランジスタと、一方の端子
が前記P型MOSトランジスタおよび前記N型MOSト
ランジスタのドレイン端に接続され、他方の端子が前記
出力信号線に接続された保護抵抗とを備えることを特徴
とする半導体装置を提供するものである。
【0017】
【発明の作用】本発明の半導体装置は、出力バッファの
出力信号線と並列に保護回路を備えるものである。ここ
で、保護抵抗は、静電気パルスによる過電圧を制御し
て、その電流量を抑制するためのものである。この保護
抵抗により電流量が抑制された静電気パルスが、各々プ
ルアップおよびプルダウン用トランジスタであるPMO
SおよびNMOSのドレイン端に印加されると、プラス
の静電気パルスによる電流はPMOSを通して電源側に
放電され、マイナスの静電気パルスによる電流はNMO
Sを通してグランド側に放電される。このため、本発明
の半導体装置によれば、保護回路は出力バッファの出力
信号線と並列に設けられているため、出力バッファの特
性に何ら影響を与えることがないことは勿論のこと、こ
の保護回路により静電気パルスによる電流を放電して、
ESD耐圧を向上させることができるため、出力バッフ
ァを静電気放電による破壊から保護することができる。
【0018】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体装置を詳細に説明する。
【0019】図1は、本発明の半導体装置の一実施例の
構成回路図である。この半導体装置10は、出力バッフ
ァ12に保護回路14を備えるものでる。
【0020】出力バッファ12は、直列接続された2つ
のインバータ16,18を備えている。ここで、内部信
号線20はインバータ16の入力端に接続され、このイ
ンバータ16の出力端はインバータ18の入力端に接続
され、このインバータ18の出力端は出力信号線22を
通して出力パッド24に接続されている。
【0021】なお、それぞれのインバータ16,18
は、PMOS26およびNMOS28を有し、これらの
PMOS26およびNMOS28のソース端は、それぞ
れ電源およびグランドに接続され、そのゲート端は短絡
されてインバータ16,18の入力端を形成し、ドレイ
ン端は短絡されてインバータ16,18の出力端を形成
している。
【0022】また、保護回路14は、ESD保護抵抗3
0と、PMOS32と、NMOS34とを備えている。
ここで、PMOS32のソース端およびゲート端はとも
に電源に接続され、NMOS34のソース端およびゲー
ト端はともにグランドに接続されている。また、PMO
S32およびNMOS34のドレイン端は短絡されてE
SD保護抵抗30の一方の端子に接続され、このESD
保護抵抗30の他方の端子は、出力信号線22に接続さ
れている。
【0023】このように、本発明の半導体装置10は、
出力バッファ12の出力信号線22と並列に保護回路1
4を備えるものである。次に、この半導体装置10の動
作について説明する。
【0024】まず、通常の動作状態において、内部信号
は内部信号線20を通してインバータ16に入力され、
このインバータ16により反転されてインバータ18に
入力され、さらに、インバータ18により反転されて出
力信号線22を通して出力パッド24に出力される。一
方、保護回路14は、PMOS32およびNMOS34
のゲート端が、それぞれ電源およびグランドに接続され
ているため、PMOS32およびNMOS34はいずれ
もオフ状態である。このため、保護回路14は、出力信
号線22に対して電気的に何ら影響を及ぼさない。
【0025】静電気により、出力パッド24にプラスの
過電圧パルスが印加されると、この過電圧パルスはES
D保護抵抗30の抵抗値に応じて、その電圧が降下され
てPMOS32およびNMOS34のドレイン端に印加
される。
【0026】PMOS32のドレイン端にプラスの過電
圧パルスが印加され、その電圧がソース端の電圧(電源
電圧)よりも高くなった時、そのソース端およびドレイ
ン端のバイアス条件が逆転される。このため、ゲート端
の電圧(電源電圧)よりもPMOS32のしきい値以上
ドレイン端の電圧が高くなると、PMOS32がオン状
態になり、出力パッド24、出力信号線22およびES
D保護抵抗30を通して、PMOS32のドレイン端側
からソース端側に、過電圧パルスの電圧と、ESD保護
抵抗30、PMOS32のオン抵抗などの合成抵抗値に
応じた電流が流れる。
【0027】一方、NMOS34のドレイン端にプラス
の過電圧パルスが印加されても、NMOS34のゲート
端はグランドに接続されているため、NMOS34はオ
フ状態を維持する。また、この過電圧パルスによる電流
はPMOS32を通して放電され、その電圧も低下され
ているため、ブレークダウンまたはパンチスルーによ
り、NMOS34が導通することもない。
【0028】これとは逆に、静電気により、出力パッド
24にマイナスの過電圧パルスが印加されると、この過
電圧パルスはESD保護抵抗30の抵抗値に応じて、そ
の電圧が上昇されてPMOS32およびNMOS34の
ドレイン端に印加される。
【0029】NMOS34のドレイン端にマイナスの過
電圧パルスが印加され、その電圧がソース端の電圧(グ
ランド電圧)よりも低くなった時、そのソース端および
ドレイン端のバイアス条件が逆転される。このため、ゲ
ート端の電圧(グランド電圧)よりもNMOS34のし
きい値以上ドレイン端の電圧が低くなると、NMOS3
4がオン状態になり、ESD保護抵抗30、出力信号線
22および出力パッド24を通して、NMOS34のソ
ース端側からドレイン端側に、過電圧パルスの電圧、E
SD保護抵抗30、NMOS34のオン抵抗などの合成
抵抗値に応じた電流が流れる。
【0030】一方、PMOS32のドレイン端にマイナ
スの過電圧パルスが印加されても、PMOS32のゲー
ト端は電源に接続されているため、PMOS32はオフ
状態を維持する。また、この過電圧パルスによる電流は
NMOS34を通して放電され、その電圧も上昇されて
いるため、ブレークダウンまたはパンチスルーにより、
PMOS32が導通することもない。
【0031】本発明の半導体装置10は、出力バッファ
12の出力信号線22と並列に保護回路14を備えるも
のである。これにより、出力バッファ12の特性に何ら
影響を与えることなく、デバイス帯電モデルの場合にお
いても、静電気放電から出力バッファ12を確実に保護
することができる。なお、本発明の半導体装置10にお
いては、ESD保護抵抗30の抵抗値、PMOS32お
よびNMOS34のトランジスタサイズを適宜選択する
ことにより、デバイス帯電モデルの場合にESD耐圧
を、3000V以上に向上させることができる。
【0032】本発明の半導体装置は、基本的に以上のよ
うに構成される。上述するように、静電気パルスによる
電流は、ESD保護抵抗30およびPMOS32または
NMOS34のオン抵抗を通して放電されるため、これ
らの抵抗値は高いことが望ましいが、これらの抵抗値を
必要以上に高くして、その電流量を抑制することによ
り、出力バッファ12側に電流が流れてしまうため、こ
れらの抵抗値を適宜決定するのが好ましい。
【0033】なお、ESD保護抵抗30は、例えば拡散
抵抗、ポリシリコン抵抗、シート抵抗などにより構成す
ることができるし、PMOS32およびNMOS34と
しては、それぞれ従来公知のプルアップおよびプルダウ
ントランジスタを用いることができる。また、PMOS
32およびNMOS34は、それぞれ1つ以上有してい
れば良く、例えば2個、3個に分割して構成しても良
い。さらに、ESD耐圧を向上させるために、1つの出
力バッファ12に対して保護回路14自体を2つ以上有
していても良いなど、本発明の半導体装置10の回路構
成を適宜変更しても良いことは言うまでもないことであ
る。
【0034】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、出力バッファに保護回路を備えるものであ
る。本発明の半導体装置によれば、この保護回路は、出
力バッファの出力端と出力パッドとを接続する出力信号
線と並列に接続されるため、出力バッファの特性に何ら
影響を及ぼすことはない。また、この保護回路により、
静電気パルスによる電流は、その電流量が制御されてP
MOSまたはNMOSを通して放電されるため、デバイ
ス帯電モデルにおける出力バッファのESD耐圧を向上
させることができ、出力バッファを静電気放電による破
壊から保護することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施例の構成回路図で
ある。
【図2】従来の出力バッファの一例の構成回路図であ
る。
【図3】従来の絶縁ゲート型セミカスタム集積回路の入
出力パッド部分の構成回路図である。
【符号の説明】
10 半導体装置 12 出力バッファ 14 保護回路 16,18 インバータ 20 内部信号線 22 出力信号線 24 出力パッド 26,32 PMOS 28,34 NMOS 30 ESD保護抵抗 32 絶縁ゲート型セミカスタム集積回路 34 保護回路 36 PMOS 38 NMOS 40 入力パッドあるいは出力パッド 42,44 ダイオード 46 保護抵抗 48,50 信号配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 H01L 29/78 301K 27/06 29/78

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】出力端が出力信号線を通して出力パッドに
    接続された出力バッファを備える半導体装置であって、 ソース端およびゲート端が電源に接続されたP型MOS
    トランジスタと、ソース端およびゲート端がグランドに
    接続されたN型MOSトランジスタと、一方の端子が前
    記P型MOSトランジスタおよび前記N型MOSトラン
    ジスタのドレイン端に接続され、他方の端子が前記出力
    信号線に接続された保護抵抗とを備えることを特徴とす
    る半導体装置。
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* Cited by examiner, † Cited by third party
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