JPH08235106A - アップグレード・プロセッサのインタフェース方法及びシステム - Google Patents

アップグレード・プロセッサのインタフェース方法及びシステム

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JPH08235106A
JPH08235106A JP7299554A JP29955495A JPH08235106A JP H08235106 A JPH08235106 A JP H08235106A JP 7299554 A JP7299554 A JP 7299554A JP 29955495 A JP29955495 A JP 29955495A JP H08235106 A JPH08235106 A JP H08235106A
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bus master
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ダニエル・ポール・ビーマン
Gary D Carpenter
ゲーリー・デール・カーペンター
Mark E Dean
マーク・エドワード・ディーン
Wendel Glenn Voigt
ウェンデル・グレン・ボイト
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Abstract

(57)【要約】 【課題】 互いに異なるデータ・バス幅をもつアップグ
レード・プロセッサとデータ処理システムとをインタフ
ェースするための方法及びシステムを提供する 【解決手段】 データ処理システムがｍバイト・データ
幅をもつ第１のプロセッサ、ｎバイト・データ・バス
（ｍ≧ｎ）、及びバスに接続されかつｎバイト・データ
・パケットを用いてバス・トランザクションを実行する
第２のプロセッサを有する。第１のプロセッサとバスと
の間に電気的に接続されたアダプタが、バスから入力さ
れるｎバイト・データ・パケットをｍバイト・データ・
パケットへ変換し、第１のプロセッサから入力されるｍ
バイト・データ・パケットをｎバイト・データ・パケッ
トへ変換する。これにより第１のプロセッサは、ｍバイ
ト・データ・パケットを用いてバスとの間でデータを送
受信できる。第２の態様は、異なるバス獲得プロトコル
をもつ２つのバス・マスタ間を調停するための方法及び
システムである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
処理システムのための方法及びシステムに関し、特に、
異なるデータ・バス幅をもつデータ処理システムに対し
て、アップグレード・プロセッサをインタフェースする
ための方法及びシステムに関する。さらに特定すると、
本発明は、ｍバイトのデータ・パケットを用いてトラン
ザクションを処理するアップグレード・プロセッサを、
ｎバイトのデータ・パケットを用いてトランザクション
を実行するデータ処理システムに対してインタフェース
するための方法及びシステムに関する。
【０００２】
【従来の技術】パーソナル・コンピュータの出現以来、
設計者及び製造業者らは、そのマシンの性能を向上させ
ると共に有用な製品寿命を延ばすべく探求を行ってき
た。パーソナル・コンピュータの性能及び寿命を向上さ
せるためのよく知られた技術の１つは、アップグレード
・プロセッサを導入することによりそのパーソナル・コ
ンピュータをアップグレードすることである。従って、
ユーザがそのパーソナル・コンピュータ・システム内の
他の構成要素の性能に満足しているのであれば、そのパ
ーソナル・コンピュータ・システムの他の部分を置き換
える費用をかけることなく新しいプロセッサの強化され
た性能を享受できるのである。例えば、周知の技術であ
るが、ユーザは、標準的な４８６プロセッサを４８６Ｄ
Ｘ２プロセッサで置き換えることにより、３３ＭＨｚで
動作する４８６のパーソナル・コンピュータを６６ＭＨ
ｚで動作するマシンへとアップグレードすることができ
る。
【０００３】上記のような方法でパーソナル・コンピュ
ータをアップグレードできることは、ユーザにとって有
益であるが、アップグレード・プロセッサに対してその
パーソナル・コンピュータとの互換性が要求されるた
め、プロセッサ・アーキテクチャの面での技術革新が妨
げられることもあり得る。既存のハードウェア及びソフ
トウェアとの互換性を保つために、必ずしも最適な性能
を発揮し得ないような命令セットと信号発生プロトコル
とを存続させることがよく行われる。例えば、昨今の技
術的進歩により、多くのアプリケーションにおいて従来
のＣＩＳＣ(complex instruction set)プロセッサより
も有利なＲＩＳＣ(reduced instruction set)プロセッ
サが開発された。仮にＣＰＵがメモリよりも非常に高速
であるならば、ＣＰＵが一命令あたり複数のオペレーシ
ョンを実行する方が有益である。そうしなければＣＰＵ
は、メモリが命令を分配するのを待つためのサイクル時
間を無駄にしてしまうことになる。現在では、ＣＰＵ速
度とメモリ・アクセス時間とがほぼ同程度になってきて
いるので、メモリ階層が各サイクル毎に１つの命令とデ
ータとを分配できることを想定すると、ＲＩＳＣアーキ
テクチャがより現実的なものとなってきた。現在のプロ
セッサ・アーキテクチャにおけるその他の最近の進歩と
しては、ＶＬＳＩ製造技術を利用したオンチップ相互接
続とメモリとの一体化、並びに３２ビットから６４ビッ
トへのデータ・バス幅の増加が挙げられる。ＣＰＵ技術
におけるこれらの進歩を組み込んだプロセッサは、多大
な性能強化をもたらすものであるが、このようなプロセ
ッサは、しばしば既存のコンピュータ・システムとの互
換性がないため、即座にアップグレード・プロセッサと
して利用できるわけではない。
【０００４】３２ビット・プロセッサと３２ビット・デ
ータ・バスとをもつパーソナル・コンピュータ・システ
ムを、６４ビット・データ・バスをもつ６４ビットもし
くは３２ビットのプロセッサを用いてアップグレードす
ることは、周知の技術である。この技術の一例では、６
４ビット・プロセッサが直接３２ビット・データ・バス
へ接続され、シリアルの３２ビットのデータ・パケット
を読み取る。別のアップグレード・システムでは、６４
ビット・プロセッサが２つのパラレルの３２ビット・バ
スへインタフェースされる。前者の技術によっても、第
２の例においても、データは、真の８バイト・フォーマ
ットではなく２つの４バイト・パケットとして６４ビッ
ト・プロセッサへと入力される。いずれのインタフェー
ス技術によってもコンピュータ・システムは、６４ビッ
ト・アップグレード・プロセッサ・バスの強化された性
能を十分に享受してはいない。なぜなら、余分なバス・
サイクルのためであれ内部のデータ・フォーマッティン
グのためであれ、プロセッサ・サイクル時間が消費され
るからである。結論として、ｍバイトのデータ・パケッ
トを用いてトランザクションを実行するプロセッサを、
ｎがｍ以下である場合のｎバイトのデータ・パケットを
用いてトランザクションを実行するパーソナル・コンピ
ュータへ効率的にインタフェースするための方法及びシ
ステムの提供が望まれる。
【０００５】アップグレード・プロセッサをパーソナル
・コンピュータ・システムへインタフェースする際に問
題とされる第２の点は、アップグレード・プロセッサと
パーソナル・コンピュータ・システム内のバス・マスタ
装置との間を、システム・バスの所有権に関して調停す
るための方式である。アップグレード・プロセッサとパ
ーソナル・コンピュータのアーキテクチャが類似してい
ない場合、それぞれのもつ調停プロトコルが異なってい
る可能性があるので、効率的な調停方式を決定すること
は煩雑である。例えば、ｘ８６アーキテクチャ等のプロ
セッサ・アーキテクチャでは、単方向（非同期）バス獲
得プロトコルを用いることができ、このプロトコルで
は、要求を行っているバス・マスタは、要求信号を出し
た後にシステム・バスの制御を受け取ろうとする。他の
アーキテクチャでは、バス・マスタが双方向ハンドシェ
イク・バス獲得プロトコルを用いており、このプロトコ
ルでは、第２のバス・マスタが第１のバス・マスタから
バスの制御を受け取ろうとする前に、第２のバス・マス
タによる要求信号及び調停器からの確認信号の双方が必
要とされる。従来のシステムは、互換性のない調停プロ
トコルをもつパーソナル・コンピュータにおいてアップ
グレード・プロセッサをインタフェースすることをサポ
ートしていない。結論として、類似性のない調停プロト
コルを用いるパーソナル・コンピュータに対してアップ
グレード・プロセッサをインタフェースための方法及び
システムを提供することが望まれる。
【０００６】
【発明が解決しようとする課題】本発明の目的の１つ
は、高性能のデータ処理システムを提供することであ
る。
【０００７】本発明の更なる目的は、互いに異なるデー
タ・パスをもつアップグレード・プロセッサとデータ処
理システムとをインタフェースするための方法及びシス
テムを提供することである。
【０００８】本発明の更なる目的は、ｍバイトのデータ
・パケットを処理するアップグレード・プロセッサを、
ｎバイトのデータ・パケットを用いてトランザクション
を実行するデータ処理システムへインタフェースするた
めの方法及びシステムを提供することである。
【０００９】本発明の更なる目的は、アップグレード・
プロセッサを、類似性のない調停プロトコルを用いるデ
ータ処理システムへインタフェースするための方法及び
システムを提供することである。
【００１０】
【課題を解決するための手段】上記の目的は、ここに記
載の通り達成される。データ処理システムは、ｍバイト
のデータ幅をもつ第１のプロセッサと、ｎがｍ以下であ
る場合のｎバイトのデータ・バスと、このバスに電気的
に接続されかつｎバイトのデータ・パケットを用いてバ
ス・トランザクションを行う第２のプロセッサとを有す
る。第１のプロセッサとデータ・バスとの間にはアダプ
タが電気的に接続され、このアダプタは、バスから入力
されるｎバイトのデータ・パケットをｍバイトのデータ
・パケットへと変換し、そして第１のプロセッサから入
力されるｍバイトのデータ・パケットをｎバイトのデー
タ・パケットへと変換する。これにより第１のプロセッ
サは、ｍバイトのデータ・パケットを用いてデータ・バ
スへデータを送信し、またデータ・パスからデータを受
信することができる。
【００１１】本発明のもう１つの特徴としては、異なる
バス獲得プロトコルをもつ２つのバス・マスタ同士の間
の調停を行うための方法及びシステムが設けられる。第
１のバス・マスタがバスを制御しているとき、第２のバ
ス・マスタがバス要求を出すこと応答して、バスの制御
が第１のバス・マスタから取り上げられる。その後、調
停制御装置から第１のバス・マスタに対してそのバス・
トランザクションを終了するよう命令する信号が送信さ
れると、第２のバス・マスタに対してバスの制御が与え
られる。第２のバス・マスタがそのバス要求を終了する
と、バスの制御は第１のバス・マスタに与えられ、調停
制御装置から第１のバス・マスタに対して制御の許可を
確認する信号が送信される。本発明における上記の及び
他の目的、特徴、及び有用性は、以下の詳細な説明によ
り明らかとされるであろう。
【００１２】
【発明の実施の形態】図１は、本発明の方法及びシステ
ムを用いるデータ処理システムを示した図である。デー
タ処理システム１０は、処理ユニット１２、表示装置１
４、キーボード１６、及びマウス１８を有する。周知の
ように、ユーザは、キーボード１６またはマウス１８を
用いてデータ処理システム１０へデータを入力すること
ができる。データ処理システム１０は、表示装置１４を
介してユーザに対してデータを出力する。本発明の好適
例では、処理ユニット１２は、３２ビットの８０ｘ８６
ＣＩＳＣプロセッサを用いるように設計されたIBM Pers
onal System 2(PS/2) Model77等のパーソナル・コンピ
ュータから構成される。本発明によれば、データ処理シ
ステム１０の性能は、処理ユニット１２内のＣＰＵをア
ップグレード・プロセッサで置き換えることにより強化
される。
【００１３】図２は、処理ユニット１２のブロック図で
ある。図示の通り、処理ユニット１２は、プロセッサ２
０、アダプタ２２、ｘ８６互換装置２４、付加的装置２
６、及びハイブリッド・バス２８を備える。
【００１４】本発明の好適例によれば、処理ユニット１
２すなわち３２ビットの８０ｘ８６バス互換ＣＩＳＣプ
ロセッサを用いるべく設計されたシステムの性能は、標
準的な３２ビットの８０ｘ８６バス互換ＣＩＳＣプロセ
ッサをプロセッサ２０で置き換えることにより強化され
る。プロセッサ２０は、好適例では６０ｘバス・インタ
フェースを備えたパワーＰＣ(商標)ＲＩＳＣプロセッサ
であり、パワーＰＣ６０１、パワーＰＣ６０３、パワー
ＰＣ６０４等がある。本発明は２つの特徴を備えてい
る。その１つは、アップグレード・プロセッサを、異な
るデータ・パス幅をもつコンピュータ・システムに対し
てインタフェースするための方法及びシステムを設ける
ことである。他の１つは、異なるバス獲得プロトコルを
もつ複数のバス・マスタ間においてシステム・バスの制
御を調停するための方法及びシステムを設けることであ
る。
【００１５】プロセッサ２０とｘ８６互換装置２４との
間のインタフェースを簡単にするために、プロセッサ２
０のバスと、処理ユニット１２のｘ８６互換システム・
バスとは、ハイブリッド・バス２８と称される１つのバ
スとして接続される。図示のようにハイブリッド・バス
２８は、ｘ８６互換装置２４及び付加的装置２６の双方
をサポートする。付加的装置２６としては、ＳＣＳＩ制
御装置３６及びＲＯＭ４０が含まれる。本発明の好適例
では、ＳＣＳＩ制御装置３６は、NCR 53C720を用いて実
施される。しかしながら、当業者であれば、他の適切な
ＳＣＳＩ制御装置を用いることができることは自明であ
ろう。これらの双方のタイプの装置をサポートするため
に、ハイブリッド・バス２８は、ｘ８６装置との電気的
互換性を残しているが、これらの装置の本来のｘ８６装
置としての利用を再規定したいくつかの信号を含んでい
る。例えば、ｘ８６信号規定によれば、制御信号Ａ２０
Ｍを出すことは、ｘ８６プロセッサに対して８０８６プ
ロセッサ上で生じる１Ｍバイト近傍でのアドレス・ラッ
プをエミュレートするよう命令するものである。本発明
の好適例では図３に示すように、Ａ２０Ｍの状態は、プ
ロセッサ２０がデータの読み書きにおいてビッグ・エン
ディアン（最上位バイトが先）を用いるかリトル・エン
ディアン（最下位バイトが先）を用いるかを示す。さら
に、ハイブリッド・バス２８は、付加的装置２６を制御
するために用いるサイドバンド制御信号３４を設けてい
る点で標準的なｘ８６互換バスとは異なる。このサイド
バンド制御信号３４の中の調停信号は、プロセッサ２０
とＳＣＳＩ制御装置３６との間を調停するために用いら
れる。これについては図４を参照して後述する。
【００１６】図２に示す通り、プロセッサ２０は、アダ
プタ２２を介してハイブリッド・バス２８へインタフェ
ースされる。図３を参照して説明するが、アダプタ２２
が、データ・バス３２に関して行われるトランザクショ
ンを８バイトのデータ・パケットへと変換し、これらの
８バイト・データ・パケットがデータ・ライン３０を介
してプロセッサ２０へ伝送される。さらに、アダプタ２
２は、プロセッサ２０から入力される８バイト・データ
・パケットを４バイト・データ・パケットへと変換し、
これらをデータ・バス３２上へと伝送することができ
る。このように、従来の１または２つのパラレル・４バ
イト・バスのいずれかを用いて８バイト・プロセッサを
４バイト・コンピュータ・システムへとインタフェース
するシステムとは異なる方式によって、本発明は、８バ
イト・データ・パスをもつプロセッサを、４バイト・デ
ータ・バスへとインタフェースする方法及びシステムを
提供する。これによってプロセッサは、８バイトのデー
タ・パケットを用いてデータ・バス上のトランザクショ
ンを実行することができる。
【００１７】本発明の第２の特徴としては、図２に示し
たシステムが、互いに異なるバス獲得プロトコルをもつ
複数のバス・マスタ間で１つのシステム・バスの制御を
調停することをサポートする。図４を参照して具体的に
説明すると、本発明は、双方向バス獲得プロトコルをも
つプロセッサ２０及びＳＣＳＩ制御装置３６と、単方向
バス獲得プロトコルをもつＤＭＡ制御装置３８との間を
調停する方法及びシステムを提供する。
【００１８】図３は、アップグレード・プロセッサを図
１のデータ処理システム１０に対してインタフェースす
るために用いられるアップグレード・カードの好適例を
示したブロック図である。図示の通り、アップグレード
・カード２１は、プロセッサ２０と、アダプタ２２と、
ＳＣＳＩ制御装置３６と、ＲＯＭ４０とを備えている。
アダプタ２２は、インタフェース制御装置５０と、アド
レス・マルチプレクサ５２と、データ・ラッチ５４及び
５６とを備えている。アップグレード・カード２１は、
アップグレード・ソケット５８を介して処理ユニット１
２のハイブリッド・バス２８へ機械的に接続される。
【００１９】インタフェース制御装置５０は、本発明の
好適例では、電気的消去可能再書込可能ロジック・アレ
イ（ＥＥＰＬＡ）であり、例えばAMD MACH230-15JCであ
る。これは、マルチプレクサ５２及びラッチ５４、５６
のオペレーションを制御するために必要なロジック手段
を提供する。ＥＥＰＬＡを用いることにより、本発明に
よるインタフェースの制御ロジックは単一のデバイス内
で実現され、よって必要な構成要素の数を最小限とする
ことができる。しかしながら当業者であれば、本発明の
他の実施例においては、制御ロジックが、適切な論理デ
バイスもしくはＡＳＩＣの組合せを用いて実現可能であ
ることは自明であろう。
【００２０】アドレス・マルチプレクサ５２及びデータ
・ラッチ５４、５６は、３２ビット・デバイスからな
り、これらは、トランシーバ、マルチプレクサ、及びラ
ッチとして機能する。データは、アドレス・マルチプレ
クサ５２及びデータ・ラッチ５４、５６のデータ・ライ
ンＡ０〜Ａ３もしくはＢ０〜Ｂ３のいずれかへ入力され
あるいはいずれかから出力される。さらに、選択された
入力データ・バイトが、インタフェース制御装置５０か
らの制御信号に応じて、いずれかの出力データ・ライン
へ振り分けられる。アドレス・マルチプレクサ５２及び
データ・ラッチ５４、５６はさらに、ラッチとしても機
能する。なぜなら、入力データはこれらのデバイス内に
記憶され、インタフェース制御装置５０からの制御信号
に応じて選択的に出力されるからである。図３に示した
好適例では、アドレス・マルチプレクサ５２及びデータ
・ラッチ５４、５６は、National Semiconductor 74ACT
Q-3283Tを用いて実施されている。しかしながら当業者
であれば、アドレス・マルチプレクサ５２及びデータ・
ラッチ５４、５６が、他の適切な構成要素の組合せを用
いて実現可能であることは自明であろう。
【００２１】プロセッサ２０と、ハイブリッド・バス２
８へ接続されたデバイスとの間のデータ転送は、単一ビ
ート・モード又はバースト・モードのいずれかで実行す
ることができる。プロセッサがシステム・バスと同じデ
ータ幅をもつデータ処理システムにおいて、データが単
一ビート・モードで転送されるとき、プロセッサは、ア
ドレス及びデータ保有からなる単一バス・トランザクシ
ョンで単一データ・パケットを読み取ったり書き込んだ
りする。バースト・モードで動作するとき、プロセッサ
は、１つのアドレス保有及び複数のデータ保有からなる
バス上の単一のトランザクションについて連続するバス
・サイクル内で複数のデータ・パケットを読み取ったり
書き込んだりする。本発明では、プロセッサ２０が、ハ
イブリッド・バス２８よりも大きいデータ幅をもつの
で、プロセッサ２０との間でデータの転送を完遂するた
めにハイブリッド・バス上の更なるビートが必要とされ
る。しかしながら、各データ・パケットを読み取るため
に、これらの転送は尚、プロセッサ２０のただ１つのビ
ートのみを必要とする。双方のデータ転送のモードを示
すために、単一ビート・モード及びバースト・モードで
システム・メモリから読み取る例を以下に説明する。
【００２２】プロセッサ２０が、図２にメモリ４２で示
したシステム・メモリに対して１つの８バイト・データ
・パケットを要求するとき、プロセッサ２０は、プロセ
ッサ制御バス６０を介してトランザクション開始信号
（ＴＳ）をインタフェース制御装置５０へ送信すること
によりロード・オペレーションを開始する。このとき、
システム・メモリからのロードとしてこのトランザクシ
ョンを識別する有効トランザクション・コードも共に送
信される。その後、インタフェース制御装置５０は、プ
ロセッサ２０によりアドレス・ライン６２上に出される
メモリ４２内のアドレスから２回の単一ビート・４バイ
ト・ロードを実行する。各ビートは、インタフェース制
御装置５０がアドレス状態信号（ＡＤＳ）を出すことに
より開始される。このＡＤＳ信号は、有効アドレス及び
バス・サイクル定義が存在することを示す。その後、メ
モリ４２は、アドレス・バス６４上でインタフェース制
御装置５０により送信されるアドレスを読み取り、その
データ・ピン上にその指定されたアドレスからの有効デ
ータを提示することにより応答する。そしてメモリ４２
は、準備完了信号（ＲＤＹ）を送信することにより、そ
のデータが有効に読み取れることをインタフェース制御
装置５０に対して示す。次に、インタフェース制御装置
５０は、データ・ラッチ制御バス６６を介して制御信号
を送信することにより、データ・ラッチ５４又は５６の
一方に対してそのデータをラッチするよう命令する。そ
の後、ハイブリッド・バス２８上の第２のビートに対し
てこのプロセスが繰り返されることにより、データ・ラ
ッチ５４及び５６は完全な８バイト倍長ワードを保持す
る。第２のビートの間、インタフェース制御装置５０
は、プロセッサ２０によりアドレス・ライン６２上に出
される目標のアドレスに続く４バイト・データ・パケッ
トへアクセスするために、最下位アドレス・ビット（ア
ドレス・バス６４のＡ２）を留める。
【００２３】上記のように、インタフェース制御装置５
０は、データ・ラッチ５４及び５６のうちいずれがデー
タをラッチするかを決定する。プロセッサ２０がリトル
・エンディアン・データ変換（これは、処理ユニット１
２内のｘ８６互換デバイス２４によって用いられる）を
用いる実施例においては、第１のバス・サイクルでデー
タ・ラッチ５６が最下位４バイトをラッチし、第２のバ
ス・サイクルでデータ・ラッチ５４が最上位４バイトを
ラッチすることになる。このように、８バイト・データ
・パケットのうち、データ・ラッチ５４の入力ラインＢ
０が最上位バイトをラッチし、データ・ラッチ５６の入
力ラインＢ３が最下位バイトをラッチする。プロセッサ
２０が、処理ユニット１２内の他のデバイスとは異なる
データ変換を用いる別の実施例においては、インタフェ
ース制御装置５０が、データ・バイトを再配列すること
によりビッグ・エンディアン変換とリトル・エンディア
ン変換とを変換するロジックを備えている。前述のよう
に、データ・ラッチ５４及び５６は、インタフェース制
御装置５０からの制御信号に応じてバイト選択操作を行
うことができる。
【００２４】８バイトのデータが、データ・ラッチ５４
及び５６によりラッチされたとき、インタフェース制御
装置５０は、プロセッサ２０に対して８バイト・データ
が有効に読み取れることを示す信号をデータ・ライン３
０上に出す。その後、プロセッサ２０は、データ・ライ
ン３０を介してデータ・ラッチ５４及び５６から単一の
データ・パケットとして８バイト・データの全てを読み
取る。
【００２５】メモリ４２への単一ビート書き込みは、逆
であることを除いて実質的に上述の読み取りオペレーシ
ョンと同じステップを実行することにより実現される。
すなわち、プロセッサ２０は、有効トランザクション・
コード及びアドレスに関連するトランザクション開始信
号（ＴＳ）をインタフェース制御装置５０へ送信するこ
とによりトランザクションを開始する。データ・ラッチ
５４及び５６は、インタフェース制御装置５０の制御下
において、データ・ライン３０上に出される８バイト・
データをデータ・バス３２上へ通す。異なるデータ変換
を修正するために必要ないずれかの変換（例えば、ビッ
グ・エンディアン変換からリトル・エンディアン変換へ
の変換）を行った後、インタフェース制御装置５０は、
２つの連続する単一サイクル書き込みをハイブリッド・
バス２８上で実行する。
【００２６】さらに本発明は、システム・バスのデータ
幅よりも小さいバイトのデータ転送をサポートする。図
３に示した好適例では、ハイブリッド・バス２８のデー
タ幅は４バイトであるが、４バイト以下のトランザクシ
ョンは、ハイブリッド・バス２８の単一ビートで実行す
ることができる。例えば、４バイト以下の読み取りは、
８バイト・トランザクションとほぼ同様に実行される。
プロセッサ２０は、有効トランザクション・コードと共
にトランザクション開始信号（ＴＳ）を、インタフェー
ス制御装置５０に対してプロセッサ制御バス６０を介し
て送信することによりロード・オペレーションを開始す
る。次に、インタフェース制御装置５０は、有効アドレ
ス及びバス・サイクル定義が存在することを示すアドレ
ス状態信号（ＡＤＳ）を出す。その後メモリ４２は、指
定されたアドレスから有効データをそのデータ・ピン上
に与え、そして準備完了信号（ＲＤＹ）を送信すること
により応答する。プロセッサ２０により送信されたトラ
ンザクション・コードを用いることにより、インタフェ
ース制御装置５０は、有効データに対応するハイブリッ
ド・バス２８内のバイト・ラインのみをイネーブルとす
る。その後、データがデータ・ラッチ５４又は５６によ
りラッチされ、プロセッサ２０により読み取られる。
【００２７】単一ビート転送をサポートすることに加え
て、本発明は、プロセッサ２０によるバースト・モード
転送もサポートする。プロセッサ２０がパワーＰＣ（商
標）ＲＩＳＣプロセッサからなる場合の好適例において
は、プロセッサ２０がバースト・モードでデータを読み
取るとき、４個の８バイト・パケットである３２バイト
を要求する。アップグレード・プロセッサ・インタフェ
ースを実行するために必要なインタフェース制御装置ロ
ジックを最小限とするべく、本発明の好適例では、ハイ
ブリッド・バス２８上のｘ８６バースト・モードでのデ
ータ転送をサポートしない。そのためにこの好適例で
は、ｘ８６バースト・モード制御ライン（ＢＬＡＳＴ）
が縮減され、８個の４バイト単一ビート読み取りトラン
ザクションをハイブリッド・バス２８上で実行すること
により、プロセッサ２０のバースト・モードでのデータ
要求を満足させる。
【００２８】この実施例について、上記の２つの場合を
説明する。好適例において、ｘ８６バースト転送がサポ
ートされない場合、プロセッサ２０は、転送バースト信
号（ＴＢＳＴ）及びメモリ４２内の有効アドレスと共に
トランザクション開始信号（ＴＳ）をインタフェース制
御装置５０に対して送信することによって、メモリ４２
からバースト・モード読み取りを開始する。その後、イ
ンタフェース制御装置５０は、プロセッサ２０によりア
ドレス・ライン６２上から出されるアドレスをアドレス
・バス６４へ出す。データ要求に応答して、メモリ４２
は、要求されたデータをその出力ピン上に出す。その
後、アダプタ２２は、メモリ４２により出力されるデー
タをラッチし、前述の方法により８バイト・パケットを
形成する。次のバーストのビートにおいて、インタフェ
ース制御装置５０は、連続するバス・トランザクション
の各々についてアドレス・バス６４上に出される目標の
アドレスを増分することによって正確なアドレスをメモ
り４２へ与える。このプロセスは、パワーＰＣ・ＲＩＳ
Ｃプロセッサにとって望ましい線形シーケンスのバース
ト・モードにおいて、プロセッサ２０により要求された
３２バイトの転送を行うこととなる。このプロセスに続
くプロセスにおいて、記載した実施例では、ｘ８６バー
スト・モードの読み取りオペレーションでは通常行われ
る非直観的バイト整列を行わないことは重要である。そ
の代わりにアダプタ２２は、パワーＰＣ・ＲＩＳＣプロ
セッサが求める線形バースト・シーケンス（例えば、ア
ドレス０、４、８、Ｃ）を与える。
【００２９】当業者であれば、ｘ８６バースト・モード
・サポートを実現できることは自明であろう。パワーＰ
Ｃ６０１を用い、かつｘ８６バースト・モード転送をサ
ポートする本発明の好適例について説明する。この実施
例では、インタフェース制御装置５０は、バースト・モ
ードのプロセッサ２０により要求される３２バイトを満
たすために、メモリ４２から２回の１６バイトのｘ８６
・バースト・モード読み取りを実行する。ここで再び、
プロセッサ２０は、転送バースト信号（ＴＢＳＴ）及び
メモリ４２内の有効アドレスと共にトランザクション開
始信号（ＴＳ）をインタフェース制御装置５０へ送るこ
とにより、メモリ４２からのバースト・モード読み取り
を開始する。その後、インタフェース制御装置５０は、
メモリ４２へ有効トランザクション・タイプ送ることに
より、そしてそのトランザクションの第２のクロック・
サイクル中にＢＬＡＳＴをハイとすることにより、バス
・トランザクションがバースト読み取りであることを示
す。さらにインタフェース制御装置５０は、アドレスが
有効であることを示すアドレス状態信号（ＡＤＳ）に連
携してプロセッサ２０によりアドレス・ライン６２に出
されたアドレスを、アドレス・バス６４に出す。データ
要求に応答して、メモリ４２は、要求されたデータをそ
の出力ピン上に出し、バースト準備完了信号（ＢＲＤ
Ｙ）をインタフェース制御装置５０へ送ってデータが有
効であることを示す。ＢＲＤＹ信号に応答して、アダプ
タ２２は、メモリ４２により出力されたデータをラッチ
し、前述の方法により８バイト・パケットを形成する。
インタフェース制御装置５０は、ハイブリッド・バス２
８の１つおきのビート毎にトランザクション確認信号
（ＴＡ）をプロセッサ２０へ出すことにより、プロセッ
サ２０がデータ・ラッチ５４及び５６から８バイト・パ
ケットを読めることを示す。
【００３０】インタフェース制御装置５０は、アドレス
・ビットＡ４、Ａ３及びＡ２からなるアドレス・カウン
タを増分することにより、メモリ４２から受信した４バ
イト・データ・パケットの数を計数する。ハイブリッド
・バス２８上の第１の１６バイト・バーストの終わりに
おいて、インタフェース制御装置５０は、メモリ４２か
らの第３のＢＲＤＹを受信することに応答して、ハイブ
リッド・バス２８上の第４のビートの間にＢＬＡＳＴを
ローとする。アドレス・ビットＡ４の状態が変わると
き、インタフェース制御装置５０は、再びＢＬＡＳＴを
ハイとして有効目標アドレスに関連するＡＤＳを出すこ
とにより、第２の１６バイト・バーストの開始を示す。
ハイブリッド・バス２８上の第２のバーストの完了時
（すなわち、３２バイト・バースト・モード転送の終わ
り）において、インタフェース制御装置５０が、ハイブ
リッド・バス２８の第４ビート上にプロセッサ２０への
アドレス確認信号（ＡＡＣＫ）を出すことによって、転
送の完了を示す。
【００３１】通常、ｘ８６バースト・モード転送は、表
１に示す通り、非線形アドレス・シーケンスを用いる。
しかしながら、本発明の好適例では、プロセッサ２０が
パワーＰＣ６０１・ＲＩＳＣプロセッサからなってお
り、メモリ４２からロードされるデータを再配列するた
めの更なる処理が不要である。なぜなら、ｘ８６非線形
バースト配列は、４倍ワードの区切りにおいてプロセッ
サ２０の線形バースト・シーケンスと相関するからであ
る。すなわち、パワーＰＣ６０１・ＲＩＳＣプロセッサ
は、１６バイトに区切り（アドレスＸＸＸ０ｈ）におい
てバースト・モード転送を出すのみであるので、ｘ８６
バースト・モード・アドレス指定シーケンスは、パワー
ＰＣ・ＲＩＳＣプロセッサにより求められる線形アドレ
ス指定配列に対応する。
【００３２】
【表１】
【００３３】プロセッサ２０がパワーＰＣ６０１・ＲＩ
ＳＣプロセッサである場合に関してバースト・モード転
送を説明したが、当業者であれば、プロセッサ２０のバ
ースト・モード要求が、アーキテクチャに依存すること
は自明であろう。従って、要求されたデータを供給する
ために必要なハイブリッド・バス２８上の転送の数は、
プロセッサ・ユニット１２内で使用されるアップグレー
ド・プロセッサによって変わる。プロセッサ２０及びｘ
８６互換メモリ４２の記載された実施例により用いられ
るデータ転送モード及び信号発生プロトコルについての
更なる詳細は、例えば、「PowerPC601 RISC Microproce
ssor User's Manual」（IBM Inc.）及び「Intel486 Mic
roprocessor Data Book」(Order No. 240440-005,Intel
Corporation)に記載がある。
【００３４】図４は、異なるバス獲得プロトコルをもつ
マルチプル・バス・マスタ同士の間を調停するために、
本発明により用いられる方法の状態ブロック図である。
図２に示したように、処理ユニット１２は、３つのバス
・マスタを含む。すなわち、プロセッサ２０、ＳＣＳＩ
制御装置３６、及びＤＭＡ制御装置３８である。本発明
による方法は、プロセッサ２０及びＳＣＳＩ制御装置３
６（双方とも双方向ハンドシェイク・バス獲得プロトコ
ルをもつ）と、ＤＭＡ制御装置３８（ｘ８６プロセッサ
・インタフェース・バスにより提供される単方向バス獲
得プロトコルをもつ）との間の調停を可能とする。当業
者であれば、図４に示した状態マシンが、インタフェー
ス制御装置５０内の適切なロジックにより実施可能であ
ることは自明であろう。
【００３５】以下は、図４に記載された調停信号を説明
するリストである。 ・ＢＲ（バス要求）：この信号は、プロセッサ２０がバ
スの所有権を要求していることを示す。 ・ＢＧ（バス許可）：この信号は、プロセッサ２０がバ
スの所有権を許可されたことを示す。 ・ＡＢＢ（アドレス・バス・ビジー）：この信号は、プ
ロセッサ２０がバス・マスタであることを示す。 ・Ｍ２ＨＯＬＤ（Ｍ２保持）：この信号は、ＳＣＳＩ制
御装置３６がバスの所有権を要求していることを示す。 ・Ｍ２ＨＬＤＡ（Ｍ２保持確認）：この信号は、ＳＣＳ
Ｉ制御装置３６がバスの所有権を許可されたことを示
す。 ・Ｍ２ＭＳＴＲ（Ｍ２マスタ）：この信号は、ＳＣＳＩ
制御装置３６がバス・マスタであることを示す。 ・ＢＯＦＦ（バック・オフ）：この信号は、ＤＭＡ制御
装置３８がバス・マスタであることを示す。 図中、信号名に下線を引いたものは、その信号がアクテ
ィブ・ローであることを示す。また、スラッシュ（／）
に続くものは、その信号がロジック・ローであることを
示す。
【００３６】プロセスが状態１であるとき、システム・
バスの制御はプロセッサ２０上に「パーキング」されて
いる（置かれている）。この状態では、たとえＢＲ状態
とは無関係にインタフェース制御装置５０がプロセッサ
と他のバス・マスタ装置との間の調停を行う場合であっ
ても、インタフェース制御装置５０内の調停ロジック
は、あたかもプロセッサ２０が常にバス要求（ＢＲ）を
出しているかのように振る舞う。通常、バス・パーキン
グは、最も頻繁にバスの所有権を保持する装置に対して
与えられる。そうすることによって調停のオーバヘッド
が低減されるからである。当業者であれば、本発明の方
法が、プロセッサ２０上にパーキングされるバスでなく
とも実施可能であることは自明であろう。プロセッサ２
０は、状態１でインタフェース制御装置５０によりバス
の所有権を許可されているので、インタフェース制御装
置５０に対してトランザクション開始信号（ＴＳ）及び
アドレス・バス・ビジー信号（ＡＢＢ）を出すことによ
り、バス上のトランザクションを開始することができ
る。インタフェース制御装置５０が、ＤＭＡ制御装置３
８等のｘ８６装置やＳＣＳＩ制御装置３６等の別のバス
・マスタ装置からバス要求を受信しない限り、この状態
マシンは状態１に留まる。
【００３７】インタフェース制御装置５０がＤＭＡ制御
装置３８からのバス要求（ＢＯＦＦ）を受信すると、プ
ロセスは状態２へ移行する。状態２において、インタフ
ェース制御装置５０は、バス許可信号（ＢＧ）を非アク
ティブとすることによりプロセッサ２０へのバス許可を
終了させ、アドレス確認信号（ＡＡＣＫ）をアクティブ
とすることによりプロセスにおける全てのサイクルを終
了させ始める。その後、プロセスは状態３へ移行し、状
態３においてインタフェース制御装置５０は、１サイク
ルでＡＡＣＫ信号を非アクティブとしかつアドレス再試
行信号（ＡＲＴＲＹ）をアクティブとすることによりサ
イクルの終了を完了する。これによりプロセッサに対し
て、プロセッサ２０が再びバスの制御を獲得するとき、
（もし保留中であれば）現在のトランザクションを再試
行するように命令する。さらに、インタフェース制御装
置５０は、状態２から状態３までのトランザクションの
間、アドレス、データ、及び制御の各ドライバをオフと
する。
【００３８】その後、プロセスは状態４へ移行する。状
態４においてＤＭＡ制御装置３８は、バスの制御を許可
される。ＤＭＡ制御装置３８は、バス要求（ＢＯＦＦ）
を出している限り、バス・マスタのままである。ＤＭＡ
制御装置３８がそのバス要求を終了するとき、もしＳＣ
ＳＩ制御装置３６がバス要求をしていれば、状態２へ戻
ることになる。それ以外の場合には、状態マシンは状態
１へ戻る。このように、この実施例では、ＳＣＳＩ制御
装置３６がプロセッサ２０よりも上位の優先権を与えら
れている。当業者であれば、本発明の他の実施例では、
プロセッサ２０によるバス要求に対して、ＳＣＳＩ制御
装置３６によるバス要求よりも上位の優先権を与えるこ
とが可能であることは自明であろう。
【００３９】状態１に戻った後、プロセッサ２０がバス
・マスタのとき、ＳＣＳＩ制御装置３６がバス要求（Ｍ
２ＨＯＬＤ）をインタフェース制御装置５０へ送信した
ならば、プロセスは、状態１から状態５へと移行する。
状態５においてインタフェース制御装置５０は、プロセ
ッサ２０に対するバス許可を終了させる（ＢＧ＝１）。
そしてプロセスは、次の３つの状態のいずれかが発生す
るまで状態５に留まる。すなわち（１）インタフェース
制御装置５０がＤＭＡ制御装置３８からのバス要求を受
信するか、（２）ＳＣＳＩ制御装置３６がインタフェー
ス制御装置５０からバス許可を受信するか、又は（３）
ＳＣＳＩ制御装置３６がそのバス要求を終了するかであ
る。もしＳＣＳＩ制御装置３６が、状態５においてその
バス要求を終了し、かつＤＭＡ制御装置３８からのバス
要求がなければ、プロセスは状態１へ戻る。しかしなが
ら、もしＤＭＡ制御装置３８からのバス要求が受信され
たならば、プロセスは前述の状態２へ移行する。
【００４０】ＳＣＳＩ制御装置３６がバス要求（Ｍ２Ｈ
ＯＬＤ）を出し続けた場合、アドレス・バス・ビジー信
号（ＡＢＢ）の非アクティブにより示されるとおりバス
がビジーでなくかつトランザクション開始信号（ＴＳ）
の非アクティブにより示されるとおりいずれのトランザ
クションも開始されないならば、プロセスは状態６へ移
行する。状態６においてインタフェース制御装置５０
は、ＳＣＳＩ制御装置３６に対してバスの制御を許可す
る（Ｍ２ＨＬＤＡ）。もしＳＣＳＩ制御装置３６がマス
タ信号（Ｍ２ＭＳＴＲ）をインタフェース制御装置５０
へ送信してそのバス要求を終了したならば、ＤＭＡ制御
装置３８がバス要求を出さない限り、プロセスは状態６
から状態７へ移行する。もしプロセスが状態６にあると
き、ＤＭＡ制御装置３８がバス要求を出したならば、プ
ロセスは状態８へ移行する。しかしながら、もしＳＣＳ
Ｉ制御装置３６がマスタ信号をインタフェース制御装置
５０へ送信せずにそのバス要求を終了したならば、プロ
セスは状態１へ戻る。
【００４１】状態７においてＳＣＳＩ制御装置３６はバ
スの所有権を許可され、そしてそのマスタ信号（Ｍ２Ｍ
ＳＴＲ）を出し続けかつＤＭＡ制御装置３８がバス要求
を送信しない限り、バス上のトランザクションを実行す
ることができる。プロセッサ２０は、常にバス要求を行
っているとみなされているので、もしＳＣＳＩ制御装置
３６がそのマスタ信号を終了させ、かつＤＭＡ制御装置
３８によるバス要求がないならば、プロセスは状態１へ
戻る。しかしながら、もしＳＣＳＩ制御装置３６がバス
を所有しているときＤＭＡ制御装置３８がバス要求を送
信したならば、プロセスは状態８へ移行する。
【００４２】状態８は、ＤＭＡ制御装置３８からのバス
要求に起因する、ＳＣＳＩ制御装置３６のバス所有の終
了を表す。状態８においてインタフェース制御装置５０
は、ＳＣＳＩ制御装置３６に対して、現在のバス・トラ
ンザクションを中断して（Ｍ２ＴＥＡ）そのアドレス・
ドライバをオフとする（Ｍ２ＲＤＹ）よう命令する。状
態マシンは、ＳＣＳＩ制御装置３６がそのマスタ信号を
出している限り、状態８に留まる。ＳＣＳＩ制御装置３
６が、そのマスタ信号を終了させてバスの所有権を解放
したことを示したとき、プロセスは状態８から前述の状
態３へ移行する。ＳＣＳＩ制御装置３６は、中断／エラ
ー信号（Ｍ２ＴＥＡ）を受信しているので、再びバス・
マスタ状態を獲得したならば、その中断されたトランザ
クションを再試行することになる。
【００４３】データ処理システム１０へのプロセッサ２
０のインタフェースを単純化するために、上述のバス調
停方法は、アドレス・バスを制御するバス・マスタ装置
がデータ・バスもまた制御することを、暗に想定してい
る。しかしながら、パワーＰＣ・ＲＩＳＣプロセッサ等
の所与のプロセッサは、バス・パイプライニングをサポ
ートすることによりバスを最大限に利用する。バス・パ
イプライニングをサポートするデータ処理システムにお
いては、アドレス保有とデータ保有とは独立しており、
バス・マスタ装置は、アドレス・バスの制御とデータ・
バスの制御とを別々に調停しなければならない。当業者
であれば、本発明の調停方法がバス・パイプライニング
を用いるシステムにおいても実施可能であることは自明
であろう。
【００４４】パワーＰＣ・６０ｘＲＩＳＣプロセッサ等
の内部Ｌ１キャッシュをもつプロセッサを用いる本発明
の実施例では、プロセッサ以外のバス・マスタがバスの
所有権を保有している間、Ｌ１キャッシュのコヒーレン
スが維持されなければならない。図３に示した本発明の
好適例では、プロセッサ２０がバス・マスタではないバ
ス・トランザクションの間、インタフェース制御装置５
０がプロセッサ２０に対して信号（ＧＢＬ）を送信す
る。ＧＢＬ信号及び適切なトランザクション型信号が出
されると、プロセッサ２０は、読み取りであれ書き込み
であれ全てのトランザクションをフラッシュによりスヌ
ープさせる。これによって、共有ラインや変更ラインを
サポートすることにより発生する更なるオーバヘッドを
生じることなくキャッシュ・コヒーレンスが維持され
る。
【００４５】本発明は、ｍバイト・データ・パケットを
用いてトランザクションを実行するプロセッサを、ｎバ
イト・データ・パケットを用いてトランザクションを実
行するデータ処理システムへインタフェースするための
効率的な方法及びシステムを提供する（ｍ≧ｎ）。さら
に本発明は、異なるバス獲得プロトコルをもつ複数のバ
ス・マスタ間を調停するための方式を提供する。以上で
は、パワーＰＣ・６０ｘアップグレード・プロセッサを
備えるｘ８６パーソナル・コンピュータ・システムにお
ける好適例に関して本発明を説明してきたが、当業者で
あれば、本発明によるデータ・インタフェースについて
もバス調停方式についても、様々なデータ処理システム
において実施可能であることは自明であろう。さらに当
業者であれば、８バイトのデータ幅をもつアップグレー
ド・プロセッサが４バイトのデータ・バスに対してイン
タフェースされる好適例の記述は説明のためのものであ
り、そしてこの記述がこれらのデータ幅の構成要素をも
つデータ処理システムに対して本発明の主旨を限定する
ものでないことは理解できるであろう。最後に、当業者
であれば、本発明の調停方式が、異なるバス獲得プロト
コルをもつ様々なバス・マスタ装置に対して適用可能で
あり、プロセッサとＤＭＡ制御装置との間の調停に限定
されるものでないことは自明であろう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４７】（１）ｍバイトのデータ幅を備え、ｍバイ
ト・データ・パケットを用いてトランザクションを実行
するプロセッサと、ｎがｍ以下である場合のｎバイト・
データ・バスと、前記プロセッサがｍバイト・データ・
パケットを用いて前記ｎバイト・データ・バスとの間で
データの送受信を行うことを可能とするべく、前記プロ
セッサ及び前記ｎバイト・データ・バスへ接続され、前
記ｎバイト・データ・バスから入力されるｎバイト・デ
ータ・パケットをｍバイト・データ・パケットへ変換
し、そして前記プロセッサから入力されるｍバイト・デ
ータ・パケットをｎバイト・データ・バスへ変換するア
ダプタとを有するデータ処理システム。 （２）前記ｎバイト・データ・バスへ電気的に接続さ
れ、前記プロセッサへ送信されるｎバイトデータ・パケ
ットを前記ｎバイト・データ・バス内にラッチし、そし
て該データをｍバイト・データ・パケットにより該プロ
セッサへ出力する複数のデータ・ラッチと、前記複数の
データ・ラッチへ電気的に接続され、該複数のデータ・
ラッチを制御するロジック手段とを有する上記（１）に
記載のデータ処理システム。 （３）ｍバイトのデータ幅を備え、ｍバイト・データ・
パケットを用いてトランザクションを実行する第１のプ
ロセッサと、ｎがｍ以下である場合のｎバイト・データ
・バスと、前記ｎバイト・データ・バスへ電気的に接続
され、ｎバイト・データ・パケットを用いて前記ｎバイ
ト・データ・バス上のトランザクションを実行する第２
のプロセッサと、前記第１のプロセッサがｍバイト・デ
ータ・パケットを用いて前記ｎバイト・データ・バスと
の間でデータの送受信を行うことを可能とするべく、前
記第１のプロセッサ及び前記ｎバイト・データ・バスへ
接続され、前記ｎバイト・データ・バスから入力される
ｎバイト・データ・パケットをｍバイト・データ・パケ
ットへ変換し、前記第１のプロセッサから入力されるｍ
バイト・データ・パケットへ変換するアダプタとを有す
るデータ処理システム。 （４）前記ｎバイト・データ・バスへ電気的に接続さ
れ、前記第１のプロセッサへ送信されるｎバイトデータ
・パケットを前記ｎバイト・データ・バス内にラッチ
し、そして該データをｍバイト・データ・パケットによ
り該第１のプロセッサへ出力する複数のデータ・ラッチ
と、前記複数のデータ・ラッチへ電気的に接続され、該
複数のデータ・ラッチを制御するロジック手段とを有す
る上記（３）に記載のデータ処理システム。 （５）前記第２のプロセッサが、直接メモリ・アクセス
（ＤＭＡ）制御装置である上記（３）に記載のデータ処
理システム。 （６）前記ｎバイト・データ・バスの制御に関して、前
記第１のプロセッサと前記第２のプロセッサとの間を調
停する手段を有する上記（３）に記載のデータ処理シス
テム。 （７）ｍバイトのデータ幅を備えるプロセッサと、ｎが
ｍ以下である場合のｎバイト・データ・バスと、前記プ
ロセッサと前記ｎバイト・データ・バスとの間に接続さ
れる複数のデータ・ラッチと、前記ｎバイト・データ・
バスへ接続される装置とを有するデータ処理システム内
におけるデータ転送方法において、前記プロセッサが読
み取りオペレーションを開始することに応答して、前記
装置からｎバイト・データ・バスを介して前記複数のデ
ータ・ラッチへｎバイト・パケットによりデータを送信
するステップと、前記装置から送信された前記データ
を、ｍバイト・データがラッチされるまでラッチするス
テップと、その後、前記プロセッサがｍバイト・データ
・パケットを用いて前記ｎバイト・データ・バスからデ
ータを受信することを可能とするべく、前記複数のデー
タ・ラッチの全てからｍバイト・パケットにより前記デ
ータを読み取るステップとを含むデータ処理システム内
におけるデータ転送方法。 （８）前記プロセッサが書き込みオペレーションを開始
することに応答して、前記プロセッサからのｍバイト・
パケットにより前記複数のデータ・ラッチへデータを送
信するステップと、前記ｍバイト・パケット・データを
ラッチするステップと、その後、前記プロセッサがｍバ
イト・データ・パケットを用いて前記ｎバイト・データ
・バスへデータを送信することを可能とするべく、ｎバ
イト・パケットにより前記ｎバイト・データ・バスを介
して前記装置へ前記データを送信するステップとを含む
上記（７）に記載のデータ処理システム内におけるデー
タ転送方法。 （９）前記データ処理システムが、第２のプロセッサを
有する場合に、前記ｎバイト・データ・バスの制御に関
して、前記第１のプロセッサと前記第２のプロセッサと
の間を調停するステップを含む上記（７）に記載のデー
タ処理システム内におけるデータ転送方法。 （１０）ｎバイト・パケットによりデータを転送する前
記ステップが、前記プロセッサによる単一アドレスの指
定に応答して複数のｎバイト・データ・パケットを転送
するバースト転送モードを用いて、前記複数のデータ・
ラッチと前記装置との間でｎバイト・パケットによりデ
ータを転送するステップを含む上記（７）に記載のデー
タ処理システム内におけるデータ転送方法。 （１１）双方向ハンドシェイク・バス獲得プロトコルを
備える第１のバス・マスタと単方向バス獲得プロトコル
を備える第２のバス・マスタとの間を調停する調停制御
ユニット及びバスを有するデータ処理システムにおける
方法であって、前記第１のバス・マスタが前記バスを制
御しているとき、前記第２のバス・マスタによるバス要
求の発生に応答して該第１のバス・マスタから該バスの
制御を取り去るステップと、その後、前記調停制御ユニ
ットから前記第１のバス・マスタに対して前記バス上で
行っているトランザクションを終了するよう命令する信
号を送信することに応答して、前記第２のバス・マスタ
に対して該バスの制御を許可するステップと、前記第２
のバス・マスタが前記バス要求信号を終了することに応
答して、前記第１のバス・マスタに対して前記バスの制
御を許可し、前記調停制御ユニットから前記第１のバス
・マスタに対してバスの制御の許可を確認する信号を送
信するステップとを含み、上記において、前記第１のバ
ス・マスタと前記第２のバス・マスタとの間の前記バス
の制御の移動が、前記第１のバス・マスタの前記双方向
ハンドシェイク・バス獲得プロトコル及び前記第２のバ
ス・マスタの前記単方向バス獲得プロトコルをサポート
しながら実現されるデータ処理システム内における調停
方法。 （１２）前記データ処理システムが、双方向ハンドシェ
イク・バス獲得プロトコルを備える第３のバス・マスタ
を有する場合に、前記第３のバス・マスタが前記バスを
制御しているとき又は該バスの制御に関して調停してい
るとき、前記第２のバス・マスタによるバス要求の発生
に応答して、該バスの制御を前記第２のバス・マスタへ
許可するステップを含む上記（１１）に記載のデータ処
理システム内における調停方法。 （１３）前記データ処理システムが第３のバス・マスタ
を有する場合に、前記第１のバス・マスタが前記バスを
制御しているとき、前記第３のバス・マスタによる前記
調停制御ユニットに対するバス要求の送信に応答して、
該第１のバス・マスタから前記バスの制御を取り去るス
テップと、前記第１のバス・マスタにより開始されたバ
ス・トランザクションの完了に応答して、前記第２のバ
ス・マスタがバス要求を出さない限り、前記調停制御ユ
ニットから前記第３のバス・マスタに対して、該バス上
のトランザクションを実行可能であることを示す確認信
号を送信するステップと、前記調停制御ユニットからの
前記確認信号に応答して、前記第２のバス・マスタがバ
ス要求を出さない限り、前記第３のバス・マスタが前記
バスを制御する間、前記第３のバス・マスタから前記調
停制御ユニットに対してマスタ信号を送信するステップ
と、前記第３のバス・マスタが前記マスタ信号を終了す
ることにより前記バスの制御を譲ることに応答して、前
記第２のバス・マスタがバス要求を出さない限り、前記
第１のバス・マスタに対して該バスの制御を許可し、前
記調停制御ユニットから該第１のバス・マスタに対して
該制御の許可を確認する信号を送信するステップと、前
記第３のバス・マスタが前記バス要求を送信した後、前
記第２のバス・マスタによるバス要求の発生に応答し
て、前記第２のバス・マスタに対して前記バスの制御を
許可するステップとを含む上記（１１）に記載のデータ
処理システム内における調停方法。 （１４）前記第２のバス・マスタが前記バス要求信号を
終了したとき、前記第３のバス・マスタによるバス要求
の発生に応答して、該第３のバス・マスタに対して前記
第１のバス・マスタよりも上位の調停優先権を許可する
ステップを含む上記（１３）に記載のデータ処理システ
ム内における調停方法。 （１５）双方向ハンドシェイク・バス獲得プロトコルを
備える第１のバス・マスタと単方向バス獲得プロトコル
を備える第２のバス・マスタとの間を調停する調停制御
ユニット及びバスを有するデータ処理システム内におけ
る調停システムであって、前記第１のバス・マスタが前
記バスを制御しているとき、前記第２のバス・マスタに
よるバス要求の発生に応答して該第１のバス・マスタか
ら該バスの制御を取り去るための手段と、その後、前記
調停制御ユニットから前記第１のバス・マスタに対して
前記バス上で行っているトランザクションを終了するよ
う命令する信号を送信することに応答して、前記第２の
バス・マスタに対して該バスの制御を許可するための手
段と、前記第２のバス・マスタが前記バス要求信号を終
了することに応答して、前記第１のバス・マスタに対し
て前記バスの制御を許可し、前記調停制御ユニットから
前記第１のバス・マスタに対してバスの制御の許可を確
認する信号を送信するための手段とを有し、上記におい
て、前記第１のバス・マスタと前記第２のバス・マスタ
との間の前記バスの制御の移動が、前記第１のバス・マ
スタの前記双方向ハンドシェイク・バス獲得プロトコル
及び前記第２のバス・マスタの前記単方向バス獲得プロ
トコルをサポートしながら実現されるデータ処理システ
ム内における調停システム。 （１６）前記第２のバス・マスタが、直接メモリ・アク
セス(ＤＭＡ)制御装置である上記（１５）に記載のデー
タ処理システム内における調停システム。 （１７）前記データ処理システムが、双方向ハンドシェ
イク・バス獲得プロトコルを備える第３のバス・マスタ
を有する場合に、前記第３のバス・マスタが前記バスを
制御しているとき又は該バスの制御に関して調停してい
るとき、前記第２のバス・マスタによるバス要求の発生
に応答して、該バスの制御を前記第２のバス・マスタへ
許可するための手段を有する上記（１５）に記載のデー
タ処理システム内における調停システム。 （１８）前記データ処理システムが第３のバス・マスタ
を有する場合に、前記第１のバス・マスタが前記バスを
制御しているとき、前記第３のバス・マスタによる前記
調停制御ユニットに対するバス要求の送信に応答して、
該第１のバス・マスタから前記バスの制御を取り去るた
めの手段と、前記第１のバス・マスタにより開始された
バス・トランザクションの完了に応答して、前記第２の
バス・マスタがバス要求を出さない限り、前記調停制御
ユニットから前記第３のバス・マスタに対して、該バス
上のトランザクションを実行可能であることを示す確認
信号を送信するための手段と、前記調停制御ユニットか
らの前記確認信号に応答して、前記第２のバス・マスタ
がバス要求を出さない限り、前記第３のバス・マスタが
前記バスを制御する間、前記第３のバス・マスタから前
記調停制御ユニットに対してマスタ信号を送信するため
の手段と、前記第３のバス・マスタが前記マスタ信号を
終了することにより前記バスの制御を譲ることに応答し
て、前記第２のバス・マスタがバス要求を出さない限
り、前記第１のバス・マスタに対して該バスの制御を許
可し、前記調停制御ユニットから該第１のバス・マスタ
に対して該制御の許可を確認する信号を送信するための
手段と、前記第３のバス・マスタが前記バス要求を送信
した後、前記第２のバス・マスタによるバス要求の発生
に応答して、前記第２のバス・マスタに対して前記バス
の制御を許可するための手段とを有する上記（１５）に
記載のデータ処理システム内における調停システム。 （１９）前記第２のバス・マスタが前記バス要求信号を
終了したとき、前記第３のバス・マスタによるバス要求
の発生に応答して、該第３のバス・マスタに対して前記
第１のバス・マスタよりも上位の調停優先権を許可する
ための手段を有する上記（１８）に記載のデータ処理シ
ステム内における調停システム。 （２０）前記第３のバス・マスタが、ＳＣＳＩ制御装置
である上記（１８）に記載のデータ処理システム内にお
ける調停システム。
【図面の簡単な説明】
【図１】本発明の方法及びシステムを用いるデータ処理
システムを示す。
【図２】図１のデータ処理システムの処理ユニットのブ
ロック図である。
【図３】本発明によるデータ処理システムに対してアッ
プグレード・プロセッサをインタフェースするために用
いられるアップグレード・カードの好適例のブロック図
である。
【図４】本発明により用いられる調停方法の状態図であ
る。
【符号の説明】
２０ プロセッサ ２２ アダプタ ２８ ハイブリッド・バス ３０ データ・ライン ３２ データ・バス ３６ ＳＣＳＩ制御装置 ３８ ＤＭＡ制御装置 ５０ インタフェース制御装置 ５４、５６ データ・ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲーリー・デール・カーペンター アメリカ合衆国78660、テキサス州、フル ガービル、ロッキー・クリーク・ドライブ 1241 (72)発明者 マーク・エドワード・ディーン アメリカ合衆国78730、テキサス州、オー スチン、ランチ・クリーク・ドライブ 3610 (72)発明者 ウェンデル・グレン・ボイト アメリカ合衆国78660−2927、テキサス州、 フルガービル、マッタパン・ドライブ 1215

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】ｍバイトのデータ幅を備え、ｍバイト・デ
    ータ・パケットを用いてトランザクションを実行するプ
    ロセッサと、 ｎがｍ以下である場合のｎバイト・データ・バスと、 前記プロセッサがｍバイト・データ・パケットを用いて
    前記ｎバイト・データ・バスとの間でデータの送受信を
    行うことを可能とするべく、前記プロセッサ及び前記ｎ
    バイト・データ・バスへ接続され、前記ｎバイト・デー
    タ・バスから入力されるｎバイト・データ・パケットを
    ｍバイト・データ・パケットへ変換し、そして前記プロ
    セッサから入力されるｍバイト・データ・パケットをｎ
    バイト・データ・バスへ変換するアダプタとを有するデ
    ータ処理システム。
  2. 【請求項２】前記ｎバイト・データ・バスへ電気的に接
    続され、前記プロセッサへ送信されるｎバイトデータ・
    パケットを前記ｎバイト・データ・バス内にラッチし、
    そして該データをｍバイト・データ・パケットにより該
    プロセッサへ出力する複数のデータ・ラッチと、 前記複数のデータ・ラッチへ電気的に接続され、該複数
    のデータ・ラッチを制御するロジック手段とを有する請
    求項１に記載のデータ処理システム。
  3. 【請求項３】ｍバイトのデータ幅を備え、ｍバイト・デ
    ータ・パケットを用いてトランザクションを実行する第
    １のプロセッサと、 ｎがｍ以下である場合のｎバイト・データ・バスと、 前記ｎバイト・データ・バスへ電気的に接続され、ｎバ
    イト・データ・パケットを用いて前記ｎバイト・データ
    ・バス上のトランザクションを実行する第２のプロセッ
    サと、 前記第１のプロセッサがｍバイト・データ・パケットを
    用いて前記ｎバイト・データ・バスとの間でデータの送
    受信を行うことを可能とするべく、前記第１のプロセッ
    サ及び前記ｎバイト・データ・バスへ接続され、前記ｎ
    バイト・データ・バスから入力されるｎバイト・データ
    ・パケットをｍバイト・データ・パケットへ変換し、前
    記第１のプロセッサから入力されるｍバイト・データ・
    パケットへ変換するアダプタとを有するデータ処理シス
    テム。
  4. 【請求項４】前記ｎバイト・データ・バスへ電気的に接
    続され、前記第１のプロセッサへ送信されるｎバイトデ
    ータ・パケットを前記ｎバイト・データ・バス内にラッ
    チし、そして該データをｍバイト・データ・パケットに
    より該第１のプロセッサへ出力する複数のデータ・ラッ
    チと、 前記複数のデータ・ラッチへ電気的に接続され、該複数
    のデータ・ラッチを制御するロジック手段とを有する請
    求項３に記載のデータ処理システム。
  5. 【請求項５】前記第２のプロセッサが、直接メモリ・ア
    クセス（ＤＭＡ）制御装置である請求項３に記載のデー
    タ処理システム。
  6. 【請求項６】前記ｎバイト・データ・バスの制御に関し
    て、前記第１のプロセッサと前記第２のプロセッサとの
    間を調停する手段を有する請求項３に記載のデータ処理
    システム。
  7. 【請求項７】ｍバイトのデータ幅を備えるプロセッサ
    と、ｎがｍ以下である場合のｎバイト・データ・バス
    と、前記プロセッサと前記ｎバイト・データ・バスとの
    間に接続される複数のデータ・ラッチと、前記ｎバイト
    ・データ・バスへ接続される装置とを有するデータ処理
    システム内におけるデータ転送方法において、 前記プロセッサが読み取りオペレーションを開始するこ
    とに応答して、 前記装置からｎバイト・データ・バスを介して前記複数
    のデータ・ラッチへｎバイト・パケットによりデータを
    送信するステップと、 前記装置から送信された前記データを、ｍバイト・デー
    タがラッチされるまでラッチするステップと、 その後、前記プロセッサがｍバイト・データ・パケット
    を用いて前記ｎバイト・データ・バスからデータを受信
    することを可能とするべく、前記複数のデータ・ラッチ
    の全てからｍバイト・パケットにより前記データを読み
    取るステップとを含むデータ処理システム内におけるデ
    ータ転送方法。
  8. 【請求項８】前記プロセッサが書き込みオペレーション
    を開始することに応答して、 前記プロセッサからのｍバイト・パケットにより前記複
    数のデータ・ラッチへデータを送信するステップと、 前記ｍバイト・パケット・データをラッチするステップ
    と、 その後、前記プロセッサがｍバイト・データ・パケット
    を用いて前記ｎバイト・データ・バスへデータを送信す
    ることを可能とするべく、ｎバイト・パケットにより前
    記ｎバイト・データ・バスを介して前記装置へ前記デー
    タを送信するステップとを含む請求項７に記載のデータ
    処理システム内におけるデータ転送方法。
  9. 【請求項９】前記データ処理システムが、第２のプロセ
    ッサを有する場合に、 前記ｎバイト・データ・バスの制御に関して、前記第１
    のプロセッサと前記第２のプロセッサとの間を調停する
    ステップを含む請求項７に記載のデータ処理システム内
    におけるデータ転送方法。
  10. 【請求項１０】ｎバイト・パケットによりデータを転送
    する前記ステップが、 前記プロセッサによる単一アドレスの指定に応答して複
    数のｎバイト・データ・パケットを転送するバースト転
    送モードを用いて、前記複数のデータ・ラッチと前記装
    置との間でｎバイト・パケットによりデータを転送する
    ステップを含む請求項７に記載のデータ処理システム内
    におけるデータ転送方法。
  11. 【請求項１１】双方向ハンドシェイク・バス獲得プロト
    コルを備える第１のバス・マスタと単方向バス獲得プロ
    トコルを備える第２のバス・マスタとの間を調停する調
    停制御ユニット及びバスを有するデータ処理システムに
    おける方法であって、 前記第１のバス・マスタが前記バスを制御していると
    き、前記第２のバス・マスタによるバス要求の発生に応
    答して該第１のバス・マスタから該バスの制御を取り去
    るステップと、 その後、前記調停制御ユニットから前記第１のバス・マ
    スタに対して前記バス上で行っているトランザクション
    を終了するよう命令する信号を送信することに応答し
    て、前記第２のバス・マスタに対して該バスの制御を許
    可するステップと、 前記第２のバス・マスタが前記バス要求信号を終了する
    ことに応答して、前記第１のバス・マスタに対して前記
    バスの制御を許可し、前記調停制御ユニットから前記第
    １のバス・マスタに対してバスの制御の許可を確認する
    信号を送信するステップとを含み、 上記において、前記第１のバス・マスタと前記第２のバ
    ス・マスタとの間の前記バスの制御の移動が、前記第１
    のバス・マスタの前記双方向ハンドシェイク・バス獲得
    プロトコル及び前記第２のバス・マスタの前記単方向バ
    ス獲得プロトコルをサポートしながら実現されるデータ
    処理システム内における調停方法。
  12. 【請求項１２】前記データ処理システムが、双方向ハン
    ドシェイク・バス獲得プロトコルを備える第３のバス・
    マスタを有する場合に、 前記第３のバス・マスタが前記バスを制御しているとき
    又は該バスの制御に関して調停しているとき、前記第２
    のバス・マスタによるバス要求の発生に応答して、該バ
    スの制御を前記第２のバス・マスタへ許可するステップ
    を含む請求項１１に記載のデータ処理システム内におけ
    る調停方法。
  13. 【請求項１３】前記データ処理システムが第３のバス・
    マスタを有する場合に、 前記第１のバス・マスタが前記バスを制御していると
    き、前記第３のバス・マスタによる前記調停制御ユニッ
    トに対するバス要求の送信に応答して、該第１のバス・
    マスタから前記バスの制御を取り去るステップと、 前記第１のバス・マスタにより開始されたバス・トラン
    ザクションの完了に応答して、前記第２のバス・マスタ
    がバス要求を出さない限り、前記調停制御ユニットから
    前記第３のバス・マスタに対して、該バス上のトランザ
    クションを実行可能であることを示す確認信号を送信す
    るステップと、 前記調停制御ユニットからの前記確認信号に応答して、
    前記第２のバス・マスタがバス要求を出さない限り、前
    記第３のバス・マスタが前記バスを制御する間、前記第
    ３のバス・マスタから前記調停制御ユニットに対してマ
    スタ信号を送信するステップと、 前記第３のバス・マスタが前記マスタ信号を終了するこ
    とにより前記バスの制御を譲ることに応答して、前記第
    ２のバス・マスタがバス要求を出さない限り、前記第１
    のバス・マスタに対して該バスの制御を許可し、前記調
    停制御ユニットから該第１のバス・マスタに対して該制
    御の許可を確認する信号を送信するステップと、 前記第３のバス・マスタが前記バス要求を送信した後、
    前記第２のバス・マスタによるバス要求の発生に応答し
    て、前記第２のバス・マスタに対して前記バスの制御を
    許可するステップとを含む請求項１１に記載のデータ処
    理システム内における調停方法。
  14. 【請求項１４】前記第２のバス・マスタが前記バス要求
    信号を終了したとき、前記第３のバス・マスタによるバ
    ス要求の発生に応答して、該第３のバス・マスタに対し
    て前記第１のバス・マスタよりも上位の調停優先権を許
    可するステップを含む請求項１３に記載のデータ処理シ
    ステム内における調停方法。
  15. 【請求項１５】双方向ハンドシェイク・バス獲得プロト
    コルを備える第１のバス・マスタと単方向バス獲得プロ
    トコルを備える第２のバス・マスタとの間を調停する調
    停制御ユニット及びバスを有するデータ処理システム内
    における調停システムであって、 前記第１のバス・マスタが前記バスを制御していると
    き、前記第２のバス・マスタによるバス要求の発生に応
    答して該第１のバス・マスタから該バスの制御を取り去
    るための手段と、 その後、前記調停制御ユニットから前記第１のバス・マ
    スタに対して前記バス上で行っているトランザクション
    を終了するよう命令する信号を送信することに応答し
    て、前記第２のバス・マスタに対して該バスの制御を許
    可するための手段と、 前記第２のバス・マスタが前記バス要求信号を終了する
    ことに応答して、前記第１のバス・マスタに対して前記
    バスの制御を許可し、前記調停制御ユニットから前記第
    １のバス・マスタに対してバスの制御の許可を確認する
    信号を送信するための手段とを有し、 上記において、前記第１のバス・マスタと前記第２のバ
    ス・マスタとの間の前記バスの制御の移動が、前記第１
    のバス・マスタの前記双方向ハンドシェイク・バス獲得
    プロトコル及び前記第２のバス・マスタの前記単方向バ
    ス獲得プロトコルをサポートしながら実現されるデータ
    処理システム内における調停システム。
  16. 【請求項１６】前記第２のバス・マスタが、直接メモリ
    ・アクセス（ＤＭＡ）制御装置である請求項１５に記載
    のデータ処理システム内における調停システム。
  17. 【請求項１７】前記データ処理システムが、双方向ハン
    ドシェイク・バス獲得プロトコルを備える第３のバス・
    マスタを有する場合に、 前記第３のバス・マスタが前記バスを制御しているとき
    又は該バスの制御に関して調停しているとき、前記第２
    のバス・マスタによるバス要求の発生に応答して、該バ
    スの制御を前記第２のバス・マスタへ許可するための手
    段を有する請求項１５に記載のデータ処理システム内に
    おける調停システム。
  18. 【請求項１８】前記データ処理システムが第３のバス・
    マスタを有する場合に、 前記第１のバス・マスタが前記バスを制御していると
    き、前記第３のバス・マスタによる前記調停制御ユニッ
    トに対するバス要求の送信に応答して、該第１のバス・
    マスタから前記バスの制御を取り去るための手段と、 前記第１のバス・マスタにより開始されたバス・トラン
    ザクションの完了に応答して、前記第２のバス・マスタ
    がバス要求を出さない限り、前記調停制御ユニットから
    前記第３のバス・マスタに対して、該バス上のトランザ
    クションを実行可能であることを示す確認信号を送信す
    るための手段と、 前記調停制御ユニットからの前記確認信号に応答して、
    前記第２のバス・マスタがバス要求を出さない限り、前
    記第３のバス・マスタが前記バスを制御する間、前記第
    ３のバス・マスタから前記調停制御ユニットに対してマ
    スタ信号を送信するための手段と、 前記第３のバス・マスタが前記マスタ信号を終了するこ
    とにより前記バスの制御を譲ることに応答して、前記第
    ２のバス・マスタがバス要求を出さない限り、前記第１
    のバス・マスタに対して該バスの制御を許可し、前記調
    停制御ユニットから該第１のバス・マスタに対して該制
    御の許可を確認する信号を送信するための手段と、 前記第３のバス・マスタが前記バス要求を送信した後、
    前記第２のバス・マスタによるバス要求の発生に応答し
    て、前記第２のバス・マスタに対して前記バスの制御を
    許可するための手段とを有する請求項１５に記載のデー
    タ処理システム内における調停システム。
  19. 【請求項１９】前記第２のバス・マスタが前記バス要求
    信号を終了したとき、前記第３のバス・マスタによるバ
    ス要求の発生に応答して、該第３のバス・マスタに対し
    て前記第１のバス・マスタよりも上位の調停優先権を許
    可するための手段を有する請求項１８に記載のデータ処
    理システム内における調停システム。
  20. 【請求項２０】前記第３のバス・マスタが、ＳＣＳＩ制
    御装置である請求項１８に記載のデータ処理システム内
    における調停システム。
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