JPH0822995A - 高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセス - Google Patents
高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセスInfo
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- JPH0822995A JPH0822995A JP4068640A JP6864092A JPH0822995A JP H0822995 A JPH0822995 A JP H0822995A JP 4068640 A JP4068640 A JP 4068640A JP 6864092 A JP6864092 A JP 6864092A JP H0822995 A JPH0822995 A JP H0822995A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】 （修正有）
【目的】バイポーラパワー素子とファストダイオードを
備える単一集積構造の製造を可能にする。 【構成】半導体材料の単一チップ１から成り、その単一
チップは高い電流密度を有するバイポーラパワー素子を
構成する高寿命の少数キャリヤを有する領域３２およ
び、ファストダイオードを構成する低い寿命の少数キャ
リヤを有する少なくとも１つの領域２０，２０’；２
１，２１’を備えている。
備える単一集積構造の製造を可能にする。 【構成】半導体材料の単一チップ１から成り、その単一
チップは高い電流密度を有するバイポーラパワー素子を
構成する高寿命の少数キャリヤを有する領域３２およ
び、ファストダイオードを構成する低い寿命の少数キャ
リヤを有する少なくとも１つの領域２０，２０’；２
１，２１’を備えている。
Description
【０００１】
【産業上の利用分野】本発明は高い電流密度を有するバ
イポーラパワー素子とファストダイオードの集積構造お
よびそれに関連する製造プロセスに関する。
イポーラパワー素子とファストダイオードの集積構造お
よびそれに関連する製造プロセスに関する。
【０００２】
【従来の技術】バイポーラ素子において、少数キャリヤ
の寿命は静特性 (電流容量) および動特性 (スイッチン
グ時間、サイクルあたりのエネルギー損) の両者に強い
影響を及ぼす。静特性に関する限りでは、実際に、バイ
ポーラトランジスタに対する電流容量は、ベースとエミ
ッタの輪郭 (エミッタ効率) によって、コレクタの厚さ
によって、そして有効に能動的であるベース領域におけ
る少数キャリヤの寿命によって決定されることは周知で
ある。
の寿命は静特性 (電流容量) および動特性 (スイッチン
グ時間、サイクルあたりのエネルギー損) の両者に強い
影響を及ぼす。静特性に関する限りでは、実際に、バイ
ポーラトランジスタに対する電流容量は、ベースとエミ
ッタの輪郭 (エミッタ効率) によって、コレクタの厚さ
によって、そして有効に能動的であるベース領域におけ
る少数キャリヤの寿命によって決定されることは周知で
ある。
【０００３】例えば、高電圧 (４００ボルトあるいはそ
れ以上) における素子に対して、コレクタの大きい厚さ
のゆえに非常に高い寿命を有する少数キャリヤが存在し
て、そのキャリヤが有効ベースの交差に沿って再給合し
ないようにする必要がある。同じ目的で適切な「ゲッタ
ー」技術が利用されて (金属不純物を吸収するために)
、すべての高温熱プロセスの終りに、少数キャリヤの
寿命の高い値を得る。これらの技術の有効性は高電圧パ
ワートランジスタ製造にとって基本原理である。
れ以上) における素子に対して、コレクタの大きい厚さ
のゆえに非常に高い寿命を有する少数キャリヤが存在し
て、そのキャリヤが有効ベースの交差に沿って再給合し
ないようにする必要がある。同じ目的で適切な「ゲッタ
ー」技術が利用されて (金属不純物を吸収するために)
、すべての高温熱プロセスの終りに、少数キャリヤの
寿命の高い値を得る。これらの技術の有効性は高電圧パ
ワートランジスタ製造にとって基本原理である。
【０００４】動特性に関する限りでは、バイポーラパワ
ー素子を製造するために利用されるプレーナ技術によっ
て、製造プロセスを何ら変更することなく、コレクタと
エミッタ間にダイオードの集積を可能にすることは周知
である。通常エミッタ接点領域の下、すなわちエミッタ
メタライゼーションの下に製造されたそのようなダイオ
ードは、少数キャリヤの高寿命のために、パワートラン
ジスタのエミッタ／コレクタ降服電圧に等しい降服電圧
および、５００〜１０００nsecにわたる非常に高い逆回
復時間を有する。これによってトランジスタのトリガ中
に大きな損失を生じ、かつその利用は高周波 (数十ある
いは数百KHz ) に限定される。
ー素子を製造するために利用されるプレーナ技術によっ
て、製造プロセスを何ら変更することなく、コレクタと
エミッタ間にダイオードの集積を可能にすることは周知
である。通常エミッタ接点領域の下、すなわちエミッタ
メタライゼーションの下に製造されたそのようなダイオ
ードは、少数キャリヤの高寿命のために、パワートラン
ジスタのエミッタ／コレクタ降服電圧に等しい降服電圧
および、５００〜１０００nsecにわたる非常に高い逆回
復時間を有する。これによってトランジスタのトリガ中
に大きな損失を生じ、かつその利用は高周波 (数十ある
いは数百KHz ) に限定される。
【０００５】例えばモータ制御のような幾つかの電力用
途例において、低い逆回復時間 (１００〜２００nsecの
間) を有するダイオード、すなわちファストダイオード
を利用する必要があり、それは少数キャリヤの低い寿命
(0.５〜１nsecの間) によってしか得ることができな
い。当然、そのような寿命では高い電流容量のパワート
ランジスタのための必需品とは成り得ない。
途例において、低い逆回復時間 (１００〜２００nsecの
間) を有するダイオード、すなわちファストダイオード
を利用する必要があり、それは少数キャリヤの低い寿命
(0.５〜１nsecの間) によってしか得ることができな
い。当然、そのような寿命では高い電流容量のパワート
ランジスタのための必需品とは成り得ない。
【０００６】従って、その静出力特性を非常に危うくす
ることなしに、現在の水準ではファストダイオードをバ
イポーラパワー構造に集積することはできない。現在、
それらを必要とする利用例に対しては、外部ダイオード
が利用されている。
ることなしに、現在の水準ではファストダイオードをバ
イポーラパワー構造に集積することはできない。現在、
それらを必要とする利用例に対しては、外部ダイオード
が利用されている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、バイ
ポーラパワー素子とファストダイオードを備える単一集
積構造の製造を可能にすることであり、そのような構造
におけるバイポーラ素子は伝導段階中の高電流密度およ
び、トリガ段階中の低スイッチング損失を特徴としてお
り、従ってそれはモータ制御のような特定利用例に使用
することができる。
ポーラパワー素子とファストダイオードを備える単一集
積構造の製造を可能にすることであり、そのような構造
におけるバイポーラ素子は伝導段階中の高電流密度およ
び、トリガ段階中の低スイッチング損失を特徴としてお
り、従ってそれはモータ制御のような特定利用例に使用
することができる。
【０００８】
【課題を解決するための手段】この発明によれば、その
ような目的は、高い電流密度を有するバイポーラパワー
素子を構成する、高寿命の少数キャリヤを有する第１領
域と、ファストダイオードを構成する、減少した寿命の
少数キャリヤを有する少なくとも１つの第２領域とから
成る半導体材料の単一チップによって形成されることを
特徴とする、バイポーラパワー素子とファストダイオー
ドの集積構造によって達成される。
ような目的は、高い電流密度を有するバイポーラパワー
素子を構成する、高寿命の少数キャリヤを有する第１領
域と、ファストダイオードを構成する、減少した寿命の
少数キャリヤを有する少なくとも１つの第２領域とから
成る半導体材料の単一チップによって形成されることを
特徴とする、バイポーラパワー素子とファストダイオー
ドの集積構造によって達成される。
【０００９】より正確には、前記集積構造は、第１タイ
プのドーパントを持つ半導体材料の基板と、その上に重
畳されたエピタキシャル層と、エピタキシャル層の内部
で得られる第２タイプのドーパントを持つベース領域
と、そして前記ベース領域の内側で得られる第１タイプ
のドーパントを有するエミッタ領域とを備えて前記バイ
ポーラパワー素子を構成し、そしてその構造全体を少数
キャリヤの寿命を引き上げるのに適した不純物を含んで
いる前記集積構造は、前記ベース領域の内部に、少数キ
ャリヤの寿命を引き下げるのに適したイオンでドーピン
グされ、かつ下にあるエピタキシャル層の下層領域の深
さに、基板に向かって下へ延長して前記ファストダイオ
ードを構成する前記ベース領域の下層領域をその内部に
おいて取り囲むのに適した第１タイプのドーパントを有
する少なくとも１つの環状領域があることを特徴として
いる。
プのドーパントを持つ半導体材料の基板と、その上に重
畳されたエピタキシャル層と、エピタキシャル層の内部
で得られる第２タイプのドーパントを持つベース領域
と、そして前記ベース領域の内側で得られる第１タイプ
のドーパントを有するエミッタ領域とを備えて前記バイ
ポーラパワー素子を構成し、そしてその構造全体を少数
キャリヤの寿命を引き上げるのに適した不純物を含んで
いる前記集積構造は、前記ベース領域の内部に、少数キ
ャリヤの寿命を引き下げるのに適したイオンでドーピン
グされ、かつ下にあるエピタキシャル層の下層領域の深
さに、基板に向かって下へ延長して前記ファストダイオ
ードを構成する前記ベース領域の下層領域をその内部に
おいて取り囲むのに適した第１タイプのドーパントを有
する少なくとも１つの環状領域があることを特徴として
いる。
【００１０】本発明によれば、また、第１タイプのドー
パントを有する半導体材料の基板上に低い濃度のドーパ
ントを有するエピタキシャル層を成長させる段階と、連
続するマスキングとエッチングによって酸化物を形成し
てベース領域を画定する段階と、前記ベース領域に第２
タイプのドーパントを注入し、次いで拡散する段階と、
連続するマスキングとエッチングによってなお酸化物を
形成し、エミッタ領域および、その内部で前記ベース領
域の下層領域を取り囲むのに適した少なくとも１つの環
状領域を画定する段階と、前記エミッタ領域および前記
少なくとも１つの環状領域において第１タイプのドーパ
ントを注入し、次いで拡散する段階と、構造全体に不純
物を導入して、少数キャリヤの寿命を増加する段階と、
そして少数キャリヤの寿命を低減するのに適したイオン
を前記下層領域の内部で注入し、次いでそれらを下にあ
るエピタキシャル層下層領域の深さに、かつ基板に向か
って下方に拡散する段階とから成る、前記構造を製造す
るプロセスが達成される。本発明の特徴は、添付図面に
非限定実施例として示される実施例についての以下の詳
細な説明によって、一層明白になるであろう。
パントを有する半導体材料の基板上に低い濃度のドーパ
ントを有するエピタキシャル層を成長させる段階と、連
続するマスキングとエッチングによって酸化物を形成し
てベース領域を画定する段階と、前記ベース領域に第２
タイプのドーパントを注入し、次いで拡散する段階と、
連続するマスキングとエッチングによってなお酸化物を
形成し、エミッタ領域および、その内部で前記ベース領
域の下層領域を取り囲むのに適した少なくとも１つの環
状領域を画定する段階と、前記エミッタ領域および前記
少なくとも１つの環状領域において第１タイプのドーパ
ントを注入し、次いで拡散する段階と、構造全体に不純
物を導入して、少数キャリヤの寿命を増加する段階と、
そして少数キャリヤの寿命を低減するのに適したイオン
を前記下層領域の内部で注入し、次いでそれらを下にあ
るエピタキシャル層下層領域の深さに、かつ基板に向か
って下方に拡散する段階とから成る、前記構造を製造す
るプロセスが達成される。本発明の特徴は、添付図面に
非限定実施例として示される実施例についての以下の詳
細な説明によって、一層明白になるであろう。
【００１１】
【実施例】図１では、Ｎ+ 形の基板１を構成するシリコ
ンチップ上に低濃度のドーパントを有するＮ- 形のエピ
タキシャル層２が成長される。そのような層２は、１０
０から１０００ボルトの間の降服電圧を持つパワー素子
の電圧を保持するのに必要である。エピタキシャル層２
の抵抗率は５から１００ohm／cm、そして厚さは５から
１００μｍの間で変化する。
ンチップ上に低濃度のドーパントを有するＮ- 形のエピ
タキシャル層２が成長される。そのような層２は、１０
０から１０００ボルトの間の降服電圧を持つパワー素子
の電圧を保持するのに必要である。エピタキシャル層２
の抵抗率は５から１００ohm／cm、そして厚さは５から
１００μｍの間で変化する。
【００１２】このエピタキシャル層２の上に酸化物層３
が形成されるが、これは適切なマスキングの後に続いて
エッチングされ、エピタキシャル層２へのアクセスに備
えるウインドウ５を形成する。ウインドウ５の内部で
は、次いで、例えばほう素のようなＰ形のイオンが注入
され、続いて高温で拡散されて、ＮＰＮ形のバイポーラ
パワートランジスタのベース領域６が完成し、そしてそ
のコレクタは基板１によって構成される。
が形成されるが、これは適切なマスキングの後に続いて
エッチングされ、エピタキシャル層２へのアクセスに備
えるウインドウ５を形成する。ウインドウ５の内部で
は、次いで、例えばほう素のようなＰ形のイオンが注入
され、続いて高温で拡散されて、ＮＰＮ形のバイポーラ
パワートランジスタのベース領域６が完成し、そしてそ
のコレクタは基板１によって構成される。
【００１３】図２では、この素子の表面に酸化物層７が
続いて形成され、これは適切なマスキングの後、図５お
よび６ではっきり分かるように、ベース領域６へのアク
セスを与える櫛状ウインドウ１６および、ウインドウ１
６の外側のベース領域６の上の環状ウインドウ１０ (図
５) を画定するような方法でエッチングされる。次にウ
インドウ１６と１０を通って、例えばひ素のようなＮ+
形のイオンを注入し、次いでそれを拡散することによっ
て、バイポーラＮＰＮトランジスタのエミッタ領域１２
および環状領域１３が達成される。エミッタ領域１２の
櫛状表面延長部によって電流分配を最適化することがで
きる。
続いて形成され、これは適切なマスキングの後、図５お
よび６ではっきり分かるように、ベース領域６へのアク
セスを与える櫛状ウインドウ１６および、ウインドウ１
６の外側のベース領域６の上の環状ウインドウ１０ (図
５) を画定するような方法でエッチングされる。次にウ
インドウ１６と１０を通って、例えばひ素のようなＮ+
形のイオンを注入し、次いでそれを拡散することによっ
て、バイポーラＮＰＮトランジスタのエミッタ領域１２
および環状領域１３が達成される。エミッタ領域１２の
櫛状表面延長部によって電流分配を最適化することがで
きる。
【００１４】環状領域１３の内部には、バイポーラパワ
ー素子に集積しようとするファストＰＮダイオードの陽
極領域を構成するのに適した、 (２００×２００) μｍ
2 から (１０００×１０００) μｍ2 の間の面積を有す
るベース領域６の下層領域２０が画定される。高温熱プ
ロセスが終了すると、構造全体において不純物の吸収プ
ロセスが実行されるが、それは少数キャリヤの寿命、従
ってパワー素子の電流容量を増やすという目的がある。
ー素子に集積しようとするファストＰＮダイオードの陽
極領域を構成するのに適した、 (２００×２００) μｍ
2 から (１０００×１０００) μｍ2 の間の面積を有す
るベース領域６の下層領域２０が画定される。高温熱プ
ロセスが終了すると、構造全体において不純物の吸収プ
ロセスが実行されるが、それは少数キャリヤの寿命、従
ってパワー素子の電流容量を増やすという目的がある。
【００１５】この点において、図３に示されるように、
集積構造の表面は酸化物層１７で被覆され、この層は適
切なマスキング後、下層領域２０へのアクセスを与える
ウインドウ１９を画定するために、続いてエッチングさ
れる。ウインドウ１９は (５０×５０) μｍ2 から (３
００×３００) μｍ2 の間の面積を有し、そして環状領
域１３によって包囲されたダイオード領域の中心に位置
ぎめされている (図５) 。次に、ウインドウ１９を通じ
て、下層領域２０で、金イオン、あるいはまた代わりの
白金イオンが、１×１０12と１×１０15アトム／cm2 の
間で選択された量だけ注入され、続いてそれらは低温
(７５０°〜９００℃) で、同じ下層領域２０におい
て、およびファストダイオードの陰極領域を構成する基
板１に至るエピタキシャル層２の下方下層領域２１にお
いて拡散される。
集積構造の表面は酸化物層１７で被覆され、この層は適
切なマスキング後、下層領域２０へのアクセスを与える
ウインドウ１９を画定するために、続いてエッチングさ
れる。ウインドウ１９は (５０×５０) μｍ2 から (３
００×３００) μｍ2 の間の面積を有し、そして環状領
域１３によって包囲されたダイオード領域の中心に位置
ぎめされている (図５) 。次に、ウインドウ１９を通じ
て、下層領域２０で、金イオン、あるいはまた代わりの
白金イオンが、１×１０12と１×１０15アトム／cm2 の
間で選択された量だけ注入され、続いてそれらは低温
(７５０°〜９００℃) で、同じ下層領域２０におい
て、およびファストダイオードの陰極領域を構成する基
板１に至るエピタキシャル層２の下方下層領域２１にお
いて拡散される。
【００１６】周知のように、金および白金は、既知の
「キックアウト」機構に従ってシリコン原子の代替位置
に入ることができる格子間原子の移動によって、シリコ
ン中に拡散する。金あるいは白金イオンのシリコンへの
注入は、例えば、高い融点を持つ金属イオン化用の装置
を利用して達成することができるが、このことはイタリ
ア特許出願第１９１３４ Ａ／９０号 (CONSORZIO PER
LA RICERCA SULLA MICROELECTRO-NICA NEL MEZZOGIORNO
名義で１９９０年１月２３日出願) に記述されたフリー
マン型のまたは同様なイオン源を利用するタイプのイオ
ン注入装置で、かつイタリア特許出願第２２２３７ Ａ
／９０号(CONSORZIO PER LA RICERCA SULLA MICRO-ELEC
TRONICA NEL MEZZOGIORNO 名義で１９９０年１１月２９
日出願) に記述されたそれのようなプロセスによって利
用することができる。
「キックアウト」機構に従ってシリコン原子の代替位置
に入ることができる格子間原子の移動によって、シリコ
ン中に拡散する。金あるいは白金イオンのシリコンへの
注入は、例えば、高い融点を持つ金属イオン化用の装置
を利用して達成することができるが、このことはイタリ
ア特許出願第１９１３４ Ａ／９０号 (CONSORZIO PER
LA RICERCA SULLA MICROELECTRO-NICA NEL MEZZOGIORNO
名義で１９９０年１月２３日出願) に記述されたフリー
マン型のまたは同様なイオン源を利用するタイプのイオ
ン注入装置で、かつイタリア特許出願第２２２３７ Ａ
／９０号(CONSORZIO PER LA RICERCA SULLA MICRO-ELEC
TRONICA NEL MEZZOGIORNO 名義で１９９０年１１月２９
日出願) に記述されたそれのようなプロセスによって利
用することができる。
【００１７】金のシリコンへの注入の量および温度は、
金イオンが基板１に到達するまで垂直方向にそれを拡散
するが、環状領域１３の内部の下層領域２０, ２１では
水平方向に全体に含まれることを確実に行うよう選択さ
れる。特に注入物の量および温度は、垂直と水平の拡散
係数およびシリコンにおける金の偏析係数のような幾つ
かの特性パラメータの値を考慮に入れて得られる。
金イオンが基板１に到達するまで垂直方向にそれを拡散
するが、環状領域１３の内部の下層領域２０, ２１では
水平方向に全体に含まれることを確実に行うよう選択さ
れる。特に注入物の量および温度は、垂直と水平の拡散
係数およびシリコンにおける金の偏析係数のような幾つ
かの特性パラメータの値を考慮に入れて得られる。
【００１８】図７では、異なる温度における金の垂直拡
散係数Ｄv と表面拡散係数Ｄs の曲線が示されている。
例えば、９７０℃の温度におけるシリコンへの金の垂直
拡散係数は約Ｄv ＝１０-9cm2 ／sec であるが、シリコ
ンの表面における水平拡散係数は、境界での異なる条件
のためにかなり高く、例えば同じ９７０℃の温度で、Ｄ
s ＝１０-8cm2 ／sec である。さらに、シリコン中に導
入された金または白金の量は、シリコンにおけるドーパ
ントの濃度に関連して分布される。
散係数Ｄv と表面拡散係数Ｄs の曲線が示されている。
例えば、９７０℃の温度におけるシリコンへの金の垂直
拡散係数は約Ｄv ＝１０-9cm2 ／sec であるが、シリコ
ンの表面における水平拡散係数は、境界での異なる条件
のためにかなり高く、例えば同じ９７０℃の温度で、Ｄ
s ＝１０-8cm2 ／sec である。さらに、シリコン中に導
入された金または白金の量は、シリコンにおけるドーパ
ントの濃度に関連して分布される。
【００１９】図８では、高濃度にドープされたシリコン
における金の濃度と、低濃度にドープされたシリコンに
おける金の濃度間の比として定められた、シリコンにお
ける金の偏析係数Ｋの曲線は、拡散温度およびシリコン
の濃度によって強い影響を受けることが示される。シリ
コンにおけるドーパントの等しい濃度に対して、偏析係
数は温度が下がるにつれて上昇する。一定温度では、そ
れは、ドーパント自体の濃度の増加と共に上昇する。
における金の濃度と、低濃度にドープされたシリコンに
おける金の濃度間の比として定められた、シリコンにお
ける金の偏析係数Ｋの曲線は、拡散温度およびシリコン
の濃度によって強い影響を受けることが示される。シリ
コンにおけるドーパントの等しい濃度に対して、偏析係
数は温度が下がるにつれて上昇する。一定温度では、そ
れは、ドーパント自体の濃度の増加と共に上昇する。
【００２０】金のシリコンへの低温拡散が利用される場
合、金の原子が環状領域１３の内壁に達するとすぐ、後
者の高い偏析係数のために、金の原子は表面で停止す
る。エピタキシャル層２の厚さによって表される拡散の
深さ (２０から１００μｍの間) と、環状領域１３の内
部に画定された下層領域２０の大きい方の側辺によって
構成される拡散の水平距離 (２００から１０００μｍの
間) との間の関係はウインドウ１９の大きさに、および
拡散の垂直係数と水平係数間の比に依存する。
合、金の原子が環状領域１３の内壁に達するとすぐ、後
者の高い偏析係数のために、金の原子は表面で停止す
る。エピタキシャル層２の厚さによって表される拡散の
深さ (２０から１００μｍの間) と、環状領域１３の内
部に画定された下層領域２０の大きい方の側辺によって
構成される拡散の水平距離 (２００から１０００μｍの
間) との間の関係はウインドウ１９の大きさに、および
拡散の垂直係数と水平係数間の比に依存する。
【００２１】図４では、金または白金の下層領域２０,
２１への注入、次いで拡散の後、酸化物１７は部分的に
除去され、そして環状領域１３の集積構造の表面の上、
およびベース２２とエミッタ２３の接点が形成されてい
る領域の両側の上に位置ぎめされて残される。次いでベ
ース２４およびエミッタ２５の対応するメタライゼーシ
ョンが付着される。環状領域１３を再被覆することによ
って後者はメタライゼーション２５によって接触される
ことはない。これに反して、メタライゼーション２５
は、エミッタ１２とコレクタ１間にファスト集積ダイオ
ードを形成するベース下層領域２０と接触する。
２１への注入、次いで拡散の後、酸化物１７は部分的に
除去され、そして環状領域１３の集積構造の表面の上、
およびベース２２とエミッタ２３の接点が形成されてい
る領域の両側の上に位置ぎめされて残される。次いでベ
ース２４およびエミッタ２５の対応するメタライゼーシ
ョンが付着される。環状領域１３を再被覆することによ
って後者はメタライゼーション２５によって接触される
ことはない。これに反して、メタライゼーション２５
は、エミッタ１２とコレクタ１間にファスト集積ダイオ
ードを形成するベース下層領域２０と接触する。
【００２２】このように、図４から分かるように、同じ
素子２６内に２つの別個領域が製造された。下層領域２
０, ２１によって構成され、破線で取り囲まれて、ファ
ストダイオードとして予定された１領域において、金ま
たは白金が拡散され、そしてそれは少数キャリヤの寿命
が短い (例えば１μsec またはそれ以下) ことを特徴と
する。
素子２６内に２つの別個領域が製造された。下層領域２
０, ２１によって構成され、破線で取り囲まれて、ファ
ストダイオードとして予定された１領域において、金ま
たは白金が拡散され、そしてそれは少数キャリヤの寿命
が短い (例えば１μsec またはそれ以下) ことを特徴と
する。
【００２３】３２で示される半導体チップの残りには、
ゲッタリングプロセスにより決定された高寿命 (例え
ば、約１０μsec 以上) の少数キャリヤを有するＮＰＮ
バイポーラパワートランジスタが製造されている。図４
の構造を製造するために上で述べたプロセスを利用して
また、トランジスタは高寿命 (約１０μsec またはそれ
以上) の少数キャリヤを有していることが必要とされ、
そしてダイオードは低寿命 (約１μsec またはそれ以
下) の少数キャリヤを有する幾つかの領域を有している
ような構造を製造することもできる。
ゲッタリングプロセスにより決定された高寿命 (例え
ば、約１０μsec 以上) の少数キャリヤを有するＮＰＮ
バイポーラパワートランジスタが製造されている。図４
の構造を製造するために上で述べたプロセスを利用して
また、トランジスタは高寿命 (約１０μsec またはそれ
以上) の少数キャリヤを有していることが必要とされ、
そしてダイオードは低寿命 (約１μsec またはそれ以
下) の少数キャリヤを有する幾つかの領域を有している
ような構造を製造することもできる。
【００２４】そのような場合、図１に示されている状態
から、すなわちＮ+ 型の基板１の上に低濃度を有するＮ
- 型のエピタキシャル層２が成長され、次いでそこに酸
化物３が形成され、そのウインドウ５を通じてほう素の
注入が行われ、続いて高温でそれを拡散してＰ型のベー
ス領域６が製造されている状態から出発して、次に、図
９, １０および１１に示されるプロセスが続く。
から、すなわちＮ+ 型の基板１の上に低濃度を有するＮ
- 型のエピタキシャル層２が成長され、次いでそこに酸
化物３が形成され、そのウインドウ５を通じてほう素の
注入が行われ、続いて高温でそれを拡散してＰ型のベー
ス領域６が製造されている状態から出発して、次に、図
９, １０および１１に示されるプロセスが続く。
【００２５】図９では、エミッタ領域１２間に、１つで
はなく、それらの間にベース領域６の幾つかの下層領域
２０, ２0'を画定するのに適した幾つかの環状領域１
３,１3'が生成される。図１０では、次いで素子の表面
に、各々が対応する環状領域１３, １3'の間に位置ぎめ
された幾つかのウインドウ１９, １9'が造られる。ウイ
ンドウ１９, １9'の大きさは、上述のように、各環状領
域１３, １3'の大きい方の寸法に、エピタキシャル層２
の厚さに、および金または白金の注入量および拡散温度
に関連して計算される。
はなく、それらの間にベース領域６の幾つかの下層領域
２０, ２0'を画定するのに適した幾つかの環状領域１
３,１3'が生成される。図１０では、次いで素子の表面
に、各々が対応する環状領域１３, １3'の間に位置ぎめ
された幾つかのウインドウ１９, １9'が造られる。ウイ
ンドウ１９, １9'の大きさは、上述のように、各環状領
域１３, １3'の大きい方の寸法に、エピタキシャル層２
の厚さに、および金または白金の注入量および拡散温度
に関連して計算される。
【００２６】図１１では、最後にベース２２とエミッタ
２３の接点が製造され、そしてベース２４とエミッタ２
５のメタリゼーションが付着される。このように、高寿
命の少数キャリヤを有するバイポーラパワー素子が得ら
れ、それと共に、低寿命の少数キャリヤを有する幾つか
の領域を持つダイオードが集積されている。このダイオ
ードによって、スイッチング段階の間、電流回復特性を
より良好に制御することができる。
２３の接点が製造され、そしてベース２４とエミッタ２
５のメタリゼーションが付着される。このように、高寿
命の少数キャリヤを有するバイポーラパワー素子が得ら
れ、それと共に、低寿命の少数キャリヤを有する幾つか
の領域を持つダイオードが集積されている。このダイオ
ードによって、スイッチング段階の間、電流回復特性を
より良好に制御することができる。
【図１】本発明による集積構造製造のための連続プロセ
スの１段階を示す略示断面図である。
スの１段階を示す略示断面図である。
【図２】上記連続プロセスの次の段階を示す略示断面図
である。
である。
【図３】上記連続プロセスの更に次の段階を示す略示断
面図である。
面図である。
【図４】上記連続プロセスの更に次の段階を示す略示断
面図である。
面図である。
【図５】図５のII−II線断面図を示す図２に示される構
造の平面図である。
造の平面図である。
【図６】図５のVI−VI線矢視断面図である。
【図７】シリコンにおける金イオンの垂直拡散と水平拡
散の係数を示すグラフである。
散の係数を示すグラフである。
【図８】温度の関数としてのシリコンにおける金の偏析
係数の曲線を示すグラフである。
係数の曲線を示すグラフである。
【図９】本発明による集積構造の他の実施例のための連
続プロセスの１段階を示す略示断面図である。
続プロセスの１段階を示す略示断面図である。
【図１０】図９の段階につづく次の段階を示す略示断面
図である。
図である。
【図１１】更に次の段階を示す略示断面図である。
１ 基板 (単一チップ) ２ エピタキ
シャル層 ３, ７ 酸化物 ６ ベース領
域 １２ エミッタ領域 １３, １3'
環状領域 ２０, ２１, ２0', ２1' 第２又は下層領域 ３２ 第１領域
シャル層 ３, ７ 酸化物 ６ ベース領
域 １２ エミッタ領域 １３, １3'
環状領域 ２０, ２１, ２0', ２1' 第２又は下層領域 ３２ 第１領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8222 27/082 29/861 Ｈ０１Ｌ 29/91 Ｌ (72)発明者 フェルッチオ フリーシナ イタリア共和国、95123 カターニア、ヴ ィア マルテッリ カスタルディ、120 (72)発明者 ジュセッペ フェルラ イタリア共和国、95126 カターニア、ヴ ィア アチカステッロ、12
Claims (10)
- 【請求項１】 高い電流密度を有するバイポーラパワー
素子を構成する高寿命の少数キャリヤを持つ第１領域
(３２) と、ファストダイオードを構成する寿命の低減
した少数キャリヤを持つ少なくとも１つの第２領域 (２
０, ２１；２0', ２1') とから成る半導体材料の単一チ
ップ (１) によって形成されることを特徴とする高電流
密度を有するバイポーラパワー素子とファストダイオー
ドの集積構造。 - 【請求項２】 前記第１領域 (３２) は少数キャリヤの
寿命を引上げるのに適した不純物を含み、そして前記第
２領域 (２０, ２１；２0', ２1') は少数キャリヤの寿
命を引下げるのに適したイオンを含んでいることを特徴
とする請求項１の集積構造。 - 【請求項３】 第１タイプのドーパントを有する半導体
材料の基板 (１) と、その上に重畳されたエピタキシャ
ル層 (２) と、エピタキシャル層 (２) の内部で得られ
る第２タイプのドーパントを有するベース領域 (６)
と、そして前記ベース領域 (６) の内部で得られる第１
タイプのドーパントを有するエミッタ領域 (１２) とか
ら成り、前記バイポーラパワー素子を構成する集積構造
全体は少数キャリヤの寿命を引上げるのに適した不純物
を含んでおり、前記ベース領域 (６) の内部には、少数
キャリヤの寿命を引下げるのに適したイオンでドーピン
グされ、かつエピタキシャル層 (２) の下方下層領域
(２１) の深さにそして基板に向かって延長して前記フ
ァストダイオードを構成する前記ベース領域 (６) の下
層領域 (２０) をその内部で取囲むのに適した第１タイ
プのドーパントを有する少なくとも１つの環状領域 (１
３) があることを特徴とする請求項１の集積構造。 - 【請求項４】 少なくとも１つの環状領域 (１３) は前
記イオンについて高い偏析係数を有することを特徴とす
る請求項３の集積構造。 - 【請求項５】 前記ベース領域の内部では、エピタキシ
ャル層 (２) のそれぞれの下方下層領域 (２１, ２1')
の深さに、かつ基板 (１) に向かって延長して前記ファ
ストダイオードの低寿命の少数キャリヤを有する対応領
域を構成する前記ベース領域 (６) の幾つかの下層領域
(２０, ２0') をその内部に取囲むのに適した幾つかの
環状領域 (１３, １3') が得られていることを特徴とす
る請求項３の集積構造。 - 【請求項６】 前記環状領域 (１３, １3') は前記イオ
ンについて高い偏析係数を有することを特徴とする請求
項５の集積構造。 - 【請求項７】 高い電流密度を有するバイポーラパワー
素子およびファストダイオードを備える集積構造を製造
するプロセスであって、第１タイプのドーパントを有す
る半導体材料の基板 (１) 上に低濃度のドーパントを有
するエピタキシャル層 (２) を成長させる段階と、連続
するマスキングとエッチングによって酸化物 (３) を形
成して、ベース領域 (６) を画定する段階と、前記ベー
ス領域(６) に第２タイプのドーパントを注入し、次い
で拡散する段階と、連続するマスキングとエッチングに
よってなお酸化物 (７) を形成して、エミッタ領域 (１
２) および前記ベース領域 (６) の下層領域 (２０, ２
0') をその内部で取り囲むのに適した少なくとも１つの
環状領域 (１３, １3') を画定する段階と、前記エミッ
タ領域 (１２) および前記少なくとも１つの環状領域
(１３, １3') に第１タイプのドーパントを注入し、次
いで拡散する段階と、少数キャリヤの寿命を引上げるた
めに、構造全体に不純物を導入する段階と、および少数
キャリヤの寿命を引下げるのに適したイオンを前記下層
領域 (２０, ２0') の内部に注入し、次いでそれらをエ
ピタキシャル層 (２) の下方下層領域 (２１, ２1') の
深さに、そして基板 (１) に向かって拡散する段階とか
ら成ることを特徴とする集積構造の製造プロセス。 - 【請求項８】 前記少なくとも１つの環状領域 (１３,
１3') の注入は前記イオンについて高い偏析係数を決定
するように達成されることを特徴とする請求項７の製造
プロセス。 - 【請求項９】 前記イオンは金イオンであることを特徴
とする請求項７のプロセス。 - 【請求項１０】 前記イオンは白金イオンであることを
特徴とする請求項７の製造プロセス。
Applications Claiming Priority (2)
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|---|---|---|---|
| IT91A000836 | 1991-03-28 | ||
| ITMI910836A IT1245365B (it) | 1991-03-28 | 1991-03-28 | Struttura integrata di dispositivo bipolare di potenza ad elevata densita' di corrente e diodo veloce e relativo processo di fabbricazione |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822995A true JPH0822995A (ja) | 1996-01-23 |
| JP3125112B2 JP3125112B2 (ja) | 2001-01-15 |
Family
ID=11359289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04068640A Expired - Fee Related JP3125112B2 (ja) | 1991-03-28 | 1992-03-26 | 高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセス |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5343068A (ja) |
| EP (1) | EP0506170B1 (ja) |
| JP (1) | JP3125112B2 (ja) |
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| IT (1) | IT1245365B (ja) |
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|---|---|---|---|---|
| JPH0642085A (ja) * | 1992-07-21 | 1994-02-15 | Daiwa House Ind Co Ltd | 外壁の開口フレーム固定構造 |
| EP0675527B1 (en) * | 1994-03-30 | 1999-11-10 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Manufacturing process for obtaining bipolar transistors with controlled storage time |
| US5838057A (en) * | 1994-08-03 | 1998-11-17 | Texas Instruments Incorporated | Transistor switches |
| GB2292252A (en) * | 1994-08-05 | 1996-02-14 | Texas Instruments Ltd | Rapid turn off semiconductor devices |
| GB9509301D0 (en) * | 1995-05-06 | 1995-06-28 | Atomic Energy Authority Uk | An improved process for the production of semi-conductor devices |
| GB2325343A (en) * | 1997-05-14 | 1998-11-18 | Mitel Semiconductor Ltd | Semiconductor devices with p-n junctions |
| GB9709642D0 (en) * | 1997-05-14 | 1997-07-02 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
| US6358825B1 (en) * | 2000-11-21 | 2002-03-19 | Fairchild Semiconductor Corporation | Process for controlling lifetime in a P-I-N diode and for forming diode with improved lifetime control |
| DE102007020039B4 (de) * | 2007-04-27 | 2011-07-14 | Infineon Technologies Austria Ag | Verfahren zur Herstellung einer vertikal inhomogenen Platin- oder Goldverteilung in einem Halbleitersubstrat und in einem Halbleiterbauelement, derart hergestelltes Halbleitersubstrat und Halbleiterbauelement |
| CN115274436B (zh) * | 2022-09-28 | 2023-01-10 | 瑞森半导体科技(湖南)有限公司 | 一种快恢复二极管及其制备方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3486950A (en) * | 1967-04-26 | 1969-12-30 | Motorola Inc | Localized control of carrier lifetimes in p-n junction devices and integrated circuits |
| DE1619972A1 (de) * | 1967-05-02 | 1971-03-18 | Licentia Gmbh | Verfahren zum Gettern von metallischen Verunreinigungen aus Siliziumkristallen |
| US3645808A (en) * | 1967-07-31 | 1972-02-29 | Hitachi Ltd | Method for fabricating a semiconductor-integrated circuit |
| DE1942838A1 (de) * | 1968-08-24 | 1970-02-26 | Sony Corp | Verfahren zur Herstellung integrierter Schaltungen |
| US3625781A (en) * | 1969-05-09 | 1971-12-07 | Ibm | Method of reducing carrier lifetime in semiconductor structures |
| US3640783A (en) * | 1969-08-11 | 1972-02-08 | Trw Semiconductors Inc | Semiconductor devices with diffused platinum |
| JPS52149666U (ja) * | 1976-05-11 | 1977-11-12 | ||
| JPS56114367A (en) * | 1980-02-14 | 1981-09-08 | Toshiba Corp | Semiconductor device |
| DE3331631A1 (de) * | 1982-09-01 | 1984-03-01 | Mitsubishi Denki K.K., Tokyo | Halbleiter-bauelement |
| US5128742A (en) * | 1988-04-14 | 1992-07-07 | Powerex, Inc. | Variable gain switch |
| FR2638892B1 (fr) * | 1988-11-09 | 1992-12-24 | Sgs Thomson Microelectronics | Procede de modulation de la quantite d'or diffusee dans un substrat de silicium et diode rapide obtenue par ce procede |
-
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- 1991-03-28 IT ITMI910836A patent/IT1245365B/it active IP Right Grant
-
1992
- 1992-03-17 EP EP92200748A patent/EP0506170B1/en not_active Expired - Lifetime
- 1992-03-17 DE DE69229927T patent/DE69229927T2/de not_active Expired - Fee Related
- 1992-03-18 US US07/852,310 patent/US5343068A/en not_active Expired - Lifetime
- 1992-03-26 JP JP04068640A patent/JP3125112B2/ja not_active Expired - Fee Related
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| DE69229927D1 (de) | 1999-10-14 |
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