JPH08228143A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH08228143A JPH08228143A JP7033218A JP3321895A JPH08228143A JP H08228143 A JPH08228143 A JP H08228143A JP 7033218 A JP7033218 A JP 7033218A JP 3321895 A JP3321895 A JP 3321895A JP H08228143 A JPH08228143 A JP H08228143A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】異なる電源電圧で動作される回路間に挿入さ
れ、前段回路の出力レベルを後段回路の動作レベルに変
換する回路であり、電源投入時の不要パルスを減少する
レベル変換回路を提供する。 【構成】レベルシフト回路１００とこの出力が入力され
るバッファ回路２００で構成され、バッファ回路２００
は、前段回路の出力と、イネーブル信号とが入力されナ
ンドゲートとナンドゲートの出力が入力されるインバー
タを有しイネーブル信号の論理がＬレベルである時に、
インバータの出力がＬレベルに固定される。
れ、前段回路の出力レベルを後段回路の動作レベルに変
換する回路であり、電源投入時の不要パルスを減少する
レベル変換回路を提供する。 【構成】レベルシフト回路１００とこの出力が入力され
るバッファ回路２００で構成され、バッファ回路２００
は、前段回路の出力と、イネーブル信号とが入力されナ
ンドゲートとナンドゲートの出力が入力されるインバー
タを有しイネーブル信号の論理がＬレベルである時に、
インバータの出力がＬレベルに固定される。
Description
【０００１】
【産業上の利用分野】本発明は、レベル変換回路に関
し、特に異なる電源電圧で動作される回路間に挿入さ
れ、前段回路の出力レベルを後段回路の動作レベルに変
換するレベル変換回路に関する。
し、特に異なる電源電圧で動作される回路間に挿入さ
れ、前段回路の出力レベルを後段回路の動作レベルに変
換するレベル変換回路に関する。
【０００２】
【従来の技術】近年、携帯電話、ノート型パーソナルコ
ンピュータ等の携帯電子機器の普及に伴い、バッテリー
の使用時間を長くするために、３Ｖ等の低電圧デバイス
の採用による低消費電流化がなされている。
ンピュータ等の携帯電子機器の普及に伴い、バッテリー
の使用時間を長くするために、３Ｖ等の低電圧デバイス
の採用による低消費電流化がなされている。
【０００３】しかし一部のデバイスには低電圧化が困難
なものもあり、例えば従来通り３Ｖで動作するものもあ
る。従ってこれら３Ｖと５Ｖのように異なる２種の電源
電圧で動作するデバイスが混在する電子機器が多くあ
る。
なものもあり、例えば従来通り３Ｖで動作するものもあ
る。従ってこれら３Ｖと５Ｖのように異なる２種の電源
電圧で動作するデバイスが混在する電子機器が多くあ
る。
【０００４】従ってこれらの異なる電圧の信号の送受を
行うためにレベル変換ＩＣが用いられている。
行うためにレベル変換ＩＣが用いられている。
【０００５】例えば３Ｖ系の回路では２．１Ｖ以上をＨ
レベル、０．６Ｖ以下をＬレベル、又５Ｖ系の回路では
３．５Ｖ以上をＨレベル、１．０Ｖ以下をＬレベルと規
定している場合を想定する。この場合は、レベル変換Ｉ
Ｃへの３Ｖ系回路からの入力信号は２．１Ｖ以上のＨレ
ベル信号を３．５Ｖまで昇圧し（Ｌレベル信号はそのま
まとし）、５Ｖ系回路へ出力する。
レベル、０．６Ｖ以下をＬレベル、又５Ｖ系の回路では
３．５Ｖ以上をＨレベル、１．０Ｖ以下をＬレベルと規
定している場合を想定する。この場合は、レベル変換Ｉ
Ｃへの３Ｖ系回路からの入力信号は２．１Ｖ以上のＨレ
ベル信号を３．５Ｖまで昇圧し（Ｌレベル信号はそのま
まとし）、５Ｖ系回路へ出力する。
【０００６】さらに５Ｖ系回路からの入力信号は３．５
Ｖ以上のＨレベル信号を２．１Ｖまで、１．０Ｖ以下の
Ｌレベル信号を０．６Ｖ以下まで降圧して３Ｖ系回路へ
出力する等の動作をレベル変換ＩＣによって行う。
Ｖ以上のＨレベル信号を２．１Ｖまで、１．０Ｖ以下の
Ｌレベル信号を０．６Ｖ以下まで降圧して３Ｖ系回路へ
出力する等の動作をレベル変換ＩＣによって行う。
【０００７】図１０は従来のかかるレベル変換ＩＣを構
成するレベル変換回路の問題を説明する図である。
成するレベル変換回路の問題を説明する図である。
【０００８】図１０において、（ａ）はレベル変換回路
のモデルを示すブロック図である。さらに図１０（ｂ）
は、図１０（ａ）のモデル図に対応するタイムチャート
である。図１０（ａ）において、前段に３Ｖで動作する
バッファー回路があり、後段に５Ｖで動作するバッファ
ー回路がある。
のモデルを示すブロック図である。さらに図１０（ｂ）
は、図１０（ａ）のモデル図に対応するタイムチャート
である。図１０（ａ）において、前段に３Ｖで動作する
バッファー回路があり、後段に５Ｖで動作するバッファ
ー回路がある。
【０００９】３Ｖで動作するバッファー回路の入力が図
１０（ｂ）のに示すようにローレベルにある場合を想
定する。
１０（ｂ）のに示すようにローレベルにある場合を想
定する。
【００１０】さらに、このような状態において電源が投
入されると図１０（ｂ）のように３Ｖの電源が立ち上が
り、一方５Ｖの電源は３Ｖの電源の立ち上がりより先に
立ち上がる状態とされている。
入されると図１０（ｂ）のように３Ｖの電源が立ち上が
り、一方５Ｖの電源は３Ｖの電源の立ち上がりより先に
立ち上がる状態とされている。
【００１１】従って、５Ｖ側のバッファーの出力は、図
１０（ｂ）に示されるように、先に立ち上がり状態とな
る５Ｖの電源によりＬレベルからＨレベルに反転し、３
ボルトが立ち上がった状態において３Ｖのバッファー回
路の出力がハイレベルになる。従って、５Ｖのバッファ
ー回路の出力は再びＬレベルに戻る。
１０（ｂ）に示されるように、先に立ち上がり状態とな
る５Ｖの電源によりＬレベルからＨレベルに反転し、３
ボルトが立ち上がった状態において３Ｖのバッファー回
路の出力がハイレベルになる。従って、５Ｖのバッファ
ー回路の出力は再びＬレベルに戻る。
【００１２】このように、図１０（ｂ）からも理解出来
るように異なる電源３Ｖ、５Ｖの電源の立ち上がり時
に、５Ｖ出力はその過渡状態においてパルス状の信号が
出力されることになる。
るように異なる電源３Ｖ、５Ｖの電源の立ち上がり時
に、５Ｖ出力はその過渡状態においてパルス状の信号が
出力されることになる。
【００１３】即ち３Ｖの電源により動作する回路が、Ｌ
レベルにある状態において、５Ｖ系の出力は、その途中
でパルス状の不要なパルスが出力される状態となる。
レベルにある状態において、５Ｖ系の出力は、その途中
でパルス状の不要なパルスが出力される状態となる。
【００１４】この原因及び、この不要なパルスによる問
題について、更に携帯電話において具体的に検討する。
題について、更に携帯電話において具体的に検討する。
【００１５】図１１は携帯電話概念ブロック図である。
図１１において、１が本発明の対象とするレベル変換回
路である。２は、携帯電話における無線制御系回路であ
り、復調同期回路、ＡＦＣ回路変調機及び送信／受信回
路およびパワーアンプ等を含んで構成される。かかる無
線制御系回路２は、５Ｖで動作するように構成されてい
る。
図１１において、１が本発明の対象とするレベル変換回
路である。２は、携帯電話における無線制御系回路であ
り、復調同期回路、ＡＦＣ回路変調機及び送信／受信回
路およびパワーアンプ等を含んで構成される。かかる無
線制御系回路２は、５Ｖで動作するように構成されてい
る。
【００１６】一方、３は制御系ユニットであり、携帯電
話全体を制御する機能を有する。かかる専用ユニット
は、１例として３Ｖで動作するように構成されている。
従って制御ユニット３から出力される信号は無線制御系
回路２に送られる場合には５Ｖにレベル変換回路１にお
いて変換される。
話全体を制御する機能を有する。かかる専用ユニット
は、１例として３Ｖで動作するように構成されている。
従って制御ユニット３から出力される信号は無線制御系
回路２に送られる場合には５Ｖにレベル変換回路１にお
いて変換される。
【００１７】また反対に、無線制御系回路２からの出力
が制御ユニット３に送られる場合はレベル変換回路１に
より５ボルトの電圧が３Ｖに変換される必要がある。
が制御ユニット３に送られる場合はレベル変換回路１に
より５ボルトの電圧が３Ｖに変換される必要がある。
【００１８】さらに図１１において、４は電圧供給回路
であり、バッテリー７からの電圧を分配する電源部であ
る。
であり、バッテリー７からの電圧を分配する電源部であ
る。
【００１９】この電源部４からの出力は、５ＶでＤＣ／
ＤＣコンバーター５に入力される。ＤＣ／ＤＣコンバー
ター５において５Ｖの電圧を３Ｖに変換する。更に、電
源部４からの５Ｖの電圧は無線制御系回路２、およびレ
ベル変換回路の後段側回路部に供給される。
ＤＣコンバーター５に入力される。ＤＣ／ＤＣコンバー
ター５において５Ｖの電圧を３Ｖに変換する。更に、電
源部４からの５Ｖの電圧は無線制御系回路２、およびレ
ベル変換回路の後段側回路部に供給される。
【００２０】一方、ＤＣ／ＤＣコンバーター５からの３
Ｖに変換された電圧出力は、同様にレベル変換回路１に
供給され、さらに制御ユニット３に供給される。
Ｖに変換された電圧出力は、同様にレベル変換回路１に
供給され、さらに制御ユニット３に供給される。
【００２１】又図１１において、６はリセット回路であ
り、電源オンとされる状態において無線制御系回路２、
レベル変換回路１及び制御ユニット３の状態をリセット
状態とするためのトリガーを与える回路である。
り、電源オンとされる状態において無線制御系回路２、
レベル変換回路１及び制御ユニット３の状態をリセット
状態とするためのトリガーを与える回路である。
【００２２】かかる図１１に示す携帯電話の概念ブロッ
ク図において、ＤＣ／ＤＣコンバーター５は先に説明し
たように、５Ｖの電圧を３Ｖに変換する。このため図１
０（ｂ）で示したように、５Ｖの電圧は電源投入の際に
先に立ち上がり、一定の遅延時間を以てＤＣ／ＤＣコン
バーター５から変換された３Ｖ電圧が出力される。
ク図において、ＤＣ／ＤＣコンバーター５は先に説明し
たように、５Ｖの電圧を３Ｖに変換する。このため図１
０（ｂ）で示したように、５Ｖの電圧は電源投入の際に
先に立ち上がり、一定の遅延時間を以てＤＣ／ＤＣコン
バーター５から変換された３Ｖ電圧が出力される。
【００２３】即ち、かかる図１１に示されるように、Ｄ
Ｃ／ＤＣコンバーター５により１つの電源４から出力さ
れる５Ｖの電源を３Ｖに変換して、異なる２つの電源を
得ている。このために５Ｖと３Ｖの立ち上がりに時間差
を生ずることになる。
Ｃ／ＤＣコンバーター５により１つの電源４から出力さ
れる５Ｖの電源を３Ｖに変換して、異なる２つの電源を
得ている。このために５Ｖと３Ｖの立ち上がりに時間差
を生ずることになる。
【００２４】そして図１０に示す条件によりレベル変換
回路の出力は、５Ｖの電圧および３Ｖの電圧のそれぞれ
の立ち上がりの時間差においてパルス状のノイズ出力が
生ずる事になる。
回路の出力は、５Ｖの電圧および３Ｖの電圧のそれぞれ
の立ち上がりの時間差においてパルス状のノイズ出力が
生ずる事になる。
【００２５】一方、図１１に示す如き概念の装置におい
て、データの転送は、図１２に示されるように通常状態
においては１バイトのデータＤＡＴＡ毎に、直列信号と
してクロック信号ＣＬＫに同期して直列信号として各装
置に送られる。又、必要な状態において、８ビットのデ
ータのシフトが完了した時点において、ストローブ信号
ＳＴＢにより所定のレジスター等にセットされる。
て、データの転送は、図１２に示されるように通常状態
においては１バイトのデータＤＡＴＡ毎に、直列信号と
してクロック信号ＣＬＫに同期して直列信号として各装
置に送られる。又、必要な状態において、８ビットのデ
ータのシフトが完了した時点において、ストローブ信号
ＳＴＢにより所定のレジスター等にセットされる。
【００２６】例えば携帯電話においては、各携帯電話は
基地局に対して自己の位置を登録するレジストレーショ
ンが処理が行われる。この場合この位置登録の後に図１
０に示すように電源投入により不要なノイズパルスが生
じている。
基地局に対して自己の位置を登録するレジストレーショ
ンが処理が行われる。この場合この位置登録の後に図１
０に示すように電源投入により不要なノイズパルスが生
じている。
【００２７】従って、この不要なノイズパルスパルス
が、図１２における通常状態におけるデータのシフト、
及びそのシフト完了後のストローブ信号による所定状態
へのセットに対して影響を与える。
が、図１２における通常状態におけるデータのシフト、
及びそのシフト完了後のストローブ信号による所定状態
へのセットに対して影響を与える。
【００２８】例えば位置登録に関し、位置登録データを
シフトし、シフトが完了した時点のストローブ信号ＳＴ
Ｂによりレジスタに位置登録データをセットすることで
位置登録が完了する場合を想定すると、図１２（ｂ）に
示されるように電源投入時においては、データも不定の
状態にある。
シフトし、シフトが完了した時点のストローブ信号ＳＴ
Ｂによりレジスタに位置登録データをセットすることで
位置登録が完了する場合を想定すると、図１２（ｂ）に
示されるように電源投入時においては、データも不定の
状態にある。
【００２９】
【発明が解決しようとする課題】一方、電源立ち上がり
時のかかる状態において、図１０に示したような３Ｖ／
５Ｖ変換回路より不定のパルスが出力される〔図１２
（ｂ）のＳＴＢ参照〕。かかる不定パルスは図１２
（ａ）のストローブパルスＳＴＢと疑似的に等価にな
る。従って、位置登録レジスターに対し、電源投入時の
データの不定な状態をセットすることになる。このため
にＡＦＣのロックが外れ、通信が困難になるという現象
が発生する。
時のかかる状態において、図１０に示したような３Ｖ／
５Ｖ変換回路より不定のパルスが出力される〔図１２
（ｂ）のＳＴＢ参照〕。かかる不定パルスは図１２
（ａ）のストローブパルスＳＴＢと疑似的に等価にな
る。従って、位置登録レジスターに対し、電源投入時の
データの不定な状態をセットすることになる。このため
にＡＦＣのロックが外れ、通信が困難になるという現象
が発生する。
【００３０】従って、本発明の目的は、かかる従来のレ
ベル変換回路における電源投入時における問題を解決す
るレベル変換回路を提供することにある。
ベル変換回路における電源投入時における問題を解決す
るレベル変換回路を提供することにある。
【００３１】
【課題を解決するための手段および作用】本発明の請求
項１に従うレベル変換回路は、異なる電源電圧で動作さ
れる回路間に挿入され、前段回路の出力レベルを後段回
路の動作レベル変換するレベル変換回路であって、レベ
ルシフト回路と該レベルシフト回路の出力が入力される
バッファ回路で構成され、このバッファ回路は、該レベ
ルシフト回路の出力と、イネーブル信号とが入力されナ
ンドゲートと、このナンドゲートの出力が入力されるイ
ンバータを有し、前記イネーブル信号の論理がＬレベル
である時に、前記インバータの出力がＬレベルに固定さ
れる。
項１に従うレベル変換回路は、異なる電源電圧で動作さ
れる回路間に挿入され、前段回路の出力レベルを後段回
路の動作レベル変換するレベル変換回路であって、レベ
ルシフト回路と該レベルシフト回路の出力が入力される
バッファ回路で構成され、このバッファ回路は、該レベ
ルシフト回路の出力と、イネーブル信号とが入力されナ
ンドゲートと、このナンドゲートの出力が入力されるイ
ンバータを有し、前記イネーブル信号の論理がＬレベル
である時に、前記インバータの出力がＬレベルに固定さ
れる。
【００３２】したがって、イネーブル信号とともに前記
ナンドゲートに入力される該レベルシフト回路の出力の
状態に関わらず、イネーブル信号の論理がＬレベルであ
る時に、レベル変換回路をＬレベルに固定できる。この
ため、電源投入時の過渡状態における、先に説明した従
来の問題が解消出来る。
ナンドゲートに入力される該レベルシフト回路の出力の
状態に関わらず、イネーブル信号の論理がＬレベルであ
る時に、レベル変換回路をＬレベルに固定できる。この
ため、電源投入時の過渡状態における、先に説明した従
来の問題が解消出来る。
【００３３】更に、請求項１に記載の発明に対し、請求
項２の発明は、前記インバータをＣ−ＭＯＳインバータ
で構成する。これにより、請求項１の発明の実施に際
し、消費電力の少ないレベル変換回路が得られる。
項２の発明は、前記インバータをＣ−ＭＯＳインバータ
で構成する。これにより、請求項１の発明の実施に際
し、消費電力の少ないレベル変換回路が得られる。
【００３４】また、請求項３の発明は、異なる電源電圧
で動作される回路間に挿入され、該レベルシフト回路の
出力レベルを後段回路の動作レベル変換するレベル変換
回路であって、レベルシフト回路とこの出力が入力され
るバッファ回路で構成され、バッファ回路は、該レベル
シフト回路の出力を反転する第一のインバータと、第一
のインバータの出力が入力される第二のインバータと、
第二のインバータと正電圧間に接続される第一の可変イ
ンピーダンスと、第二のインバータと負電圧間に接続さ
れる第二の可変インピーダンスと、イネーブル信号が入
力され、イネーブル信号の論理がＬレベルである時に、
第一及び、第二の可変インピーダンスをハイインピーダ
ンスとする。
で動作される回路間に挿入され、該レベルシフト回路の
出力レベルを後段回路の動作レベル変換するレベル変換
回路であって、レベルシフト回路とこの出力が入力され
るバッファ回路で構成され、バッファ回路は、該レベル
シフト回路の出力を反転する第一のインバータと、第一
のインバータの出力が入力される第二のインバータと、
第二のインバータと正電圧間に接続される第一の可変イ
ンピーダンスと、第二のインバータと負電圧間に接続さ
れる第二の可変インピーダンスと、イネーブル信号が入
力され、イネーブル信号の論理がＬレベルである時に、
第一及び、第二の可変インピーダンスをハイインピーダ
ンスとする。
【００３５】したがって、電源投入時の過渡状態におけ
る影響を、不安定な状態を第一及び、第二の可変インピ
ーダンスをハイインピーダンスとすることにより解消で
きる。
る影響を、不安定な状態を第一及び、第二の可変インピ
ーダンスをハイインピーダンスとすることにより解消で
きる。
【００３６】更に、請求項３の発明に対し、請求項４の
発明においては、前記第二のインバータは、前記第一の
インバータの出力が入力される共通ゲートを有するＣ−
ＭＯＳインバータであり、且つ前記第一の可変インピー
ダンスは、前記Ｃ−ＭＯＳインバータの一のＦＥＴと同
じ導電型の第一のＦＥＴであり、前記第二の可変インピ
ーダンスは、Ｃ−ＭＯＳインバータの他方のＦＥＴと同
じ導電型の第二のＦＥＴである。そして、第一のＦＥＴ
のゲートには、前記イネーブル信号の論理レベルを反転
し、第二のＦＥＴのゲートには、前記イネーブル信号の
論理レベルが入力される。かかる構成により、請求項３
の発明の実施に際し、消費電力の少ないレベル変換回路
が得られる。
発明においては、前記第二のインバータは、前記第一の
インバータの出力が入力される共通ゲートを有するＣ−
ＭＯＳインバータであり、且つ前記第一の可変インピー
ダンスは、前記Ｃ−ＭＯＳインバータの一のＦＥＴと同
じ導電型の第一のＦＥＴであり、前記第二の可変インピ
ーダンスは、Ｃ−ＭＯＳインバータの他方のＦＥＴと同
じ導電型の第二のＦＥＴである。そして、第一のＦＥＴ
のゲートには、前記イネーブル信号の論理レベルを反転
し、第二のＦＥＴのゲートには、前記イネーブル信号の
論理レベルが入力される。かかる構成により、請求項３
の発明の実施に際し、消費電力の少ないレベル変換回路
が得られる。
【００３７】更にまた、請求項５の発明は、異なる電源
電圧で動作される回路間に挿入され、前段回路の出力レ
ベルを後段回路の動作レベル変換するレベル変換回路で
あって、レベルシフト回路と、このレベルシフト回路の
出力が入力されるバッファ回路で構成され、前記バッフ
ァ回路は、該レベルシフト回路の出力が第一の入力端に
入力される第一のナンドゲートと、第一のナンドゲート
の出力が入力されるインバータと、このインバータと正
電圧間に接続される第一の可変インピーダンスと、前記
インバータと負電圧間に接続される第二の可変インピー
ダンスと、イネーブル信号とセレクト信号のオア論理を
出力し、且つ前記ナンドゲートの第二の入力端に入力す
るオア論理ゲートと、イネーブル信号とセレクト信号が
入力される第二のナンドゲートを有し、イネーブル信号
の論理がＬレベルであり、且つセレクト信号の論理がＬ
レベルである時、前記インバータの出力の論理をＬレベ
ルとし、イネーブル信号の論理がＬレベルであり、且つ
セレクト信号の論理がＨレベルである時、第一、第二の
可変インピーダンスをハイインピーダンスとする。
電圧で動作される回路間に挿入され、前段回路の出力レ
ベルを後段回路の動作レベル変換するレベル変換回路で
あって、レベルシフト回路と、このレベルシフト回路の
出力が入力されるバッファ回路で構成され、前記バッフ
ァ回路は、該レベルシフト回路の出力が第一の入力端に
入力される第一のナンドゲートと、第一のナンドゲート
の出力が入力されるインバータと、このインバータと正
電圧間に接続される第一の可変インピーダンスと、前記
インバータと負電圧間に接続される第二の可変インピー
ダンスと、イネーブル信号とセレクト信号のオア論理を
出力し、且つ前記ナンドゲートの第二の入力端に入力す
るオア論理ゲートと、イネーブル信号とセレクト信号が
入力される第二のナンドゲートを有し、イネーブル信号
の論理がＬレベルであり、且つセレクト信号の論理がＬ
レベルである時、前記インバータの出力の論理をＬレベ
ルとし、イネーブル信号の論理がＬレベルであり、且つ
セレクト信号の論理がＨレベルである時、第一、第二の
可変インピーダンスをハイインピーダンスとする。
【００３８】かかる構成において、セレクト信号により
請求項１及びまたは、請求項３及び４の構成に切り換え
ることができ、回路の適用の融通性が向上する。
請求項１及びまたは、請求項３及び４の構成に切り換え
ることができ、回路の適用の融通性が向上する。
【００３９】また、請求項６の発明では、請求項５の発
明に対し、前記インバータは、前記ナンドゲートの出力
が入力される共通ゲートを有するＣ−ＭＯＳインバータ
であり、前記第一の可変インピーダンスは、Ｃ−ＭＯＳ
インバータの一のＦＥＴと同じ導電型の第一のＦＥＴで
あり、前記第二の可変インピーダンスは、Ｃ−ＭＯＳイ
ンバータの他方のＦＥＴと同じ導電型の第二のＦＥＴで
あり、第一のＦＥＴのゲートには、前記第二のナンドゲ
ートの出力が直接に、第二のＦＥＴのゲートには、該第
二のナンドゲートの出力を反転して入力される。
明に対し、前記インバータは、前記ナンドゲートの出力
が入力される共通ゲートを有するＣ−ＭＯＳインバータ
であり、前記第一の可変インピーダンスは、Ｃ−ＭＯＳ
インバータの一のＦＥＴと同じ導電型の第一のＦＥＴで
あり、前記第二の可変インピーダンスは、Ｃ−ＭＯＳイ
ンバータの他方のＦＥＴと同じ導電型の第二のＦＥＴで
あり、第一のＦＥＴのゲートには、前記第二のナンドゲ
ートの出力が直接に、第二のＦＥＴのゲートには、該第
二のナンドゲートの出力を反転して入力される。
【００４０】かかる構成により、請求項５の発明の実施
に際し、消費電力の少ないレベル変換回路が得られる。
に際し、消費電力の少ないレベル変換回路が得られる。
【００４１】
【実施例】図１は本発明の原理ブロック図であり、図１
（ａ）には本発明の構成としてレベルシフト回路１００
および出力バッファー回路２００が縦続されて示されて
いる。
（ａ）には本発明の構成としてレベルシフト回路１００
および出力バッファー回路２００が縦続されて示されて
いる。
【００４２】レベルシフト回路１００には前段の回路の
出力である信号が入力され、所定のレベルにレベルシフ
ト回路１００で変換され、その出力が出力バッファ回路
２００に導かれる。
出力である信号が入力され、所定のレベルにレベルシフ
ト回路１００で変換され、その出力が出力バッファ回路
２００に導かれる。
【００４３】バッファ回路２００にはイネーブル信号が
入力され、このイネーブル信号の論理がＬレベルである
時に、出力バッファ回路２００からの出力がＬレベルに
固定される。そして、電源の投入時の過渡状態の期間、
イネーブル信号の論理をＬレベルとすることにより過渡
状態に生じる、従来例において説明したノイズパルスの
発生を防止する。
入力され、このイネーブル信号の論理がＬレベルである
時に、出力バッファ回路２００からの出力がＬレベルに
固定される。そして、電源の投入時の過渡状態の期間、
イネーブル信号の論理をＬレベルとすることにより過渡
状態に生じる、従来例において説明したノイズパルスの
発生を防止する。
【００４４】ここでレベルシフト回路１００からは実施
例としてデータ、クロックおよびストローブ信号が図１
２において示したような具体的な例において出力され
る。
例としてデータ、クロックおよびストローブ信号が図１
２において示したような具体的な例において出力され
る。
【００４５】従って、本発明の実施例としてこれらレベ
ルシフト回路１００から出力されるデータ、クロックお
よびストローブ信号のそれぞれに対応して図１（ｂ）に
示されるように出力バッファー回路２０、２１および２
２が設けられる。そしてこれら出力バッファー回路２０
乃至２２に対し、共通にイネーブル信号が入力される。
ルシフト回路１００から出力されるデータ、クロックお
よびストローブ信号のそれぞれに対応して図１（ｂ）に
示されるように出力バッファー回路２０、２１および２
２が設けられる。そしてこれら出力バッファー回路２０
乃至２２に対し、共通にイネーブル信号が入力される。
【００４６】更に、この出力バッファ回路２０１〜２０
３は共通の構成により実現される。これら出力バッファ
回路の実現の実施例構成は、以下に示される如くなる。
３は共通の構成により実現される。これら出力バッファ
回路の実現の実施例構成は、以下に示される如くなる。
【００４７】図２は本発明に従うレベル変換回路におけ
る出力バッファ回路の第１の実施例を示す図である。
る出力バッファ回路の第１の実施例を示す図である。
【００４８】図２において１０はナンドゲートであり、
入力３１とイネーブル信号３２が入力される。ナンドゲ
ート１０の出力はゲートが共通に接続され、且つソース
ドレインが共通に接続されて出力端子３３に接続される
Ｐch型ＦＥＴ２２およびＮch型ＦＥＴ２３からなるＣ−
ＭＯＳインバータである。
入力３１とイネーブル信号３２が入力される。ナンドゲ
ート１０の出力はゲートが共通に接続され、且つソース
ドレインが共通に接続されて出力端子３３に接続される
Ｐch型ＦＥＴ２２およびＮch型ＦＥＴ２３からなるＣ−
ＭＯＳインバータである。
【００４９】ＦＥＴ２１のソースはドレイン電源ＶＤＤ
に接続され、そのドレイン電極は、ＦＥＴ２２のソース
に接続される。一方、Ｎch型ＦＥＴ２３は、そのソース
が同じ導電型のＦＥＴ２４のドレインと接続される。さ
らにゲートはＦＥＴ２２および２３で共通に接続され
る。
に接続され、そのドレイン電極は、ＦＥＴ２２のソース
に接続される。一方、Ｎch型ＦＥＴ２３は、そのソース
が同じ導電型のＦＥＴ２４のドレインと接続される。さ
らにゲートはＦＥＴ２２および２３で共通に接続され
る。
【００５０】更に、Ｎch型ＦＥＴ２４のソースはソース
電源ＶＳＳに接続される。ＦＥＴ２２およびＦＥＴ２３
のゲートは共通に接続され、ナンドゲート１０の出力に
接続される。また、接地電位に対し、ＦＥＴ２１のゲー
トが直接に接続され、ＦＥＴ２４のゲートにはインバー
ター１１を通して接地電位に接続される。
電源ＶＳＳに接続される。ＦＥＴ２２およびＦＥＴ２３
のゲートは共通に接続され、ナンドゲート１０の出力に
接続される。また、接地電位に対し、ＦＥＴ２１のゲー
トが直接に接続され、ＦＥＴ２４のゲートにはインバー
ター１１を通して接地電位に接続される。
【００５１】図２の回路において、ナンドゲート１０の
２入力であるデータ入力３１およびイネーブル信号入力
３２のいずれかの論理がＬレベルである時、ナンドゲー
ト１０の出力論理は、Ｈレベルとなり、したがって、Ｐ
ch型ＦＥＴ２２およびＮch型ＦＥＴ２３からなるＣ−Ｍ
ＯＳインバータの出力３３は、Ｌレベルになる。
２入力であるデータ入力３１およびイネーブル信号入力
３２のいずれかの論理がＬレベルである時、ナンドゲー
ト１０の出力論理は、Ｈレベルとなり、したがって、Ｐ
ch型ＦＥＴ２２およびＮch型ＦＥＴ２３からなるＣ−Ｍ
ＯＳインバータの出力３３は、Ｌレベルになる。
【００５２】かかる関係の真理値表が図４に示される。
したがって、図４により明らかなように、イネーブル信
号の論理をＬレベルとすることにより、レベルシフト回
路１００からの信号の論理に関わらず、Ｃ−ＭＯＳイン
バータの出力３３は、Ｌレベルになる。
したがって、図４により明らかなように、イネーブル信
号の論理をＬレベルとすることにより、レベルシフト回
路１００からの信号の論理に関わらず、Ｃ−ＭＯＳイン
バータの出力３３は、Ｌレベルになる。
【００５３】したがって、電源投入時には、イネーブル
信号の論理をＬレベルとすることにより過渡状態におけ
る不安定性を回避することが出来る。
信号の論理をＬレベルとすることにより過渡状態におけ
る不安定性を回避することが出来る。
【００５４】図３は、更に本発明の第２の実施例におけ
るバッファ回路である。図２において、ＦＥＴ２１〜２
４及びインバータ１１を有することは、図１の実施例と
同様である。
るバッファ回路である。図２において、ＦＥＴ２１〜２
４及びインバータ１１を有することは、図１の実施例と
同様である。
【００５５】図２と異なる点は、ナンドゲート１０に代
わり、前段回路の出力データ３１が入力されるインバー
タ１２と、イネーブル信号３２が入力されるインバータ
１３を有することにある。
わり、前段回路の出力データ３１が入力されるインバー
タ１２と、イネーブル信号３２が入力されるインバータ
１３を有することにある。
【００５６】かかる実施例では、イネーブル信号３２の
論理がＬレベルである時、インバータ１３の出力は、Ｈ
レベルとなり、したがって、ＦＥＴ２１及び２４は、Ｏ
ＦＦ状態となり、ハイインピーダンスを示す。これによ
り、ＦＥＴ２２及び２３で構成されるＣ−ＭＯＳインバ
ータの出力３３は、入力３１の論理のレベルにかかわら
ずに一定とすることが出来る。かかる図３の論理の関係
は、図５に示される真理値表の通りである。
論理がＬレベルである時、インバータ１３の出力は、Ｈ
レベルとなり、したがって、ＦＥＴ２１及び２４は、Ｏ
ＦＦ状態となり、ハイインピーダンスを示す。これによ
り、ＦＥＴ２２及び２３で構成されるＣ−ＭＯＳインバ
ータの出力３３は、入力３１の論理のレベルにかかわら
ずに一定とすることが出来る。かかる図３の論理の関係
は、図５に示される真理値表の通りである。
【００５７】図６は、本発明の第３の実施例におけるバ
ッファ回路である。本実施例もＦＥＴ２１〜２４及びイ
ンバータ１１を有する点において、先の第１、第２の実
施例と同様である。
ッファ回路である。本実施例もＦＥＴ２１〜２４及びイ
ンバータ１１を有する点において、先の第１、第２の実
施例と同様である。
【００５８】ナンドゲート１０を有することも、第１の
実施例と同様である。但し、ナンドゲート１０の一の入
力には、前段回路の出力データが入力され、他方の入力
には、イネーブル信号３２とセレクト信号３４のオア出
力が入力される。
実施例と同様である。但し、ナンドゲート１０の一の入
力には、前段回路の出力データが入力され、他方の入力
には、イネーブル信号３２とセレクト信号３４のオア出
力が入力される。
【００５９】更に、別のナンドゲート１５を有し、イネ
ーブル信号３２とセレクト信号３４が入力される。この
ような第３の実施例構成において、入力と出力の真理表
は、図７に示される如くである。
ーブル信号３２とセレクト信号３４が入力される。この
ような第３の実施例構成において、入力と出力の真理表
は、図７に示される如くである。
【００６０】この真理表に示される関係から、セレクト
信号３４の論理がＬレベルの時、第２図の第１の実施例
と同様に機能する。更に、セレクト信号３４の論理がＨ
レベルの時、第３図の第２の実施例と同様に機能する理
解される。このように、第３の実施例は、セレクト信号
３４により、使用の形態をか蛙ことが出来るので、適用
する周辺回路とのインタフェースを自由に選択出来る回
路が提供可能である。
信号３４の論理がＬレベルの時、第２図の第１の実施例
と同様に機能する。更に、セレクト信号３４の論理がＨ
レベルの時、第３図の第２の実施例と同様に機能する理
解される。このように、第３の実施例は、セレクト信号
３４により、使用の形態をか蛙ことが出来るので、適用
する周辺回路とのインタフェースを自由に選択出来る回
路が提供可能である。
【００６１】図８、図９は、図１１に示した装置のレベ
ル変換回路１に本発明を適用した場合の動作タイムチャ
ートである。
ル変換回路１に本発明を適用した場合の動作タイムチャ
ートである。
【００６２】図８の例は、第１の実施例を適用した場合
の動作タイムチャートであり、システムリセットの期間
中（Ｉ）、イネーブル信号がＬレベルに設定される。し
たがって、図２について説明したように、レベル変換回
路の出力は、このシステムリセットの期間中（Ｉ）、Ｌ
レベルに設定される。５Ｖ及び３Ｖが安定状態となり、
システムリセットの期間が終了した後（II）において、
入力データの論理レベルに従った出力が得られる。
の動作タイムチャートであり、システムリセットの期間
中（Ｉ）、イネーブル信号がＬレベルに設定される。し
たがって、図２について説明したように、レベル変換回
路の出力は、このシステムリセットの期間中（Ｉ）、Ｌ
レベルに設定される。５Ｖ及び３Ｖが安定状態となり、
システムリセットの期間が終了した後（II）において、
入力データの論理レベルに従った出力が得られる。
【００６３】図９は、第２の実施例を適用した場合の動
作タイムチャートであり、システムリセットの期間中
（Ｉ）、イネーブル信号が同様にＬレベルに設定され
る。したがって、図３について説明したように、レベル
変換回路の出力は、ハイインピーダンスの状態となる。
５Ｖ及び３Ｖが安定状態となり、システムリセットの期
間が終了した後（II）において、入力データの論理レベ
ルに従った出力が得られる。
作タイムチャートであり、システムリセットの期間中
（Ｉ）、イネーブル信号が同様にＬレベルに設定され
る。したがって、図３について説明したように、レベル
変換回路の出力は、ハイインピーダンスの状態となる。
５Ｖ及び３Ｖが安定状態となり、システムリセットの期
間が終了した後（II）において、入力データの論理レベ
ルに従った出力が得られる。
【００６４】更に、第３の実施例を適用した場合の動作
タイムチャートの図示を省略するが、図６について説明
したように、セレクト信号がＬの時は、図８の動作タイ
ムチャート、セレクト信号がＨの時は、図９の動作タイ
ムチャートと同様になる。
タイムチャートの図示を省略するが、図６について説明
したように、セレクト信号がＬの時は、図８の動作タイ
ムチャート、セレクト信号がＨの時は、図９の動作タイ
ムチャートと同様になる。
【００６５】
【発明の効果】以上実施例について説明したように本発
明は、例えば、リセット回路６て生成されるリセット信
号をイネーブル端子に入力することにより、２種の異な
る電源の立ち上がり／立ち下がり時間の差により生じる
レベル変換回路自身から発生されるノイズを防止するこ
とが出来る。
明は、例えば、リセット回路６て生成されるリセット信
号をイネーブル端子に入力することにより、２種の異な
る電源の立ち上がり／立ち下がり時間の差により生じる
レベル変換回路自身から発生されるノイズを防止するこ
とが出来る。
【００６６】これにより、携帯電話機における位置登録
情報が、電源投入時に発生するノイズにより書き換えら
れてしまうというような問題も回避出来る。
情報が、電源投入時に発生するノイズにより書き換えら
れてしまうというような問題も回避出来る。
【図１】本発明の原理ブロック図を示す。
【図２】本発明のレベル変換回路に使用される、バッフ
ァ回路の第１の実施例回路である。
ァ回路の第１の実施例回路である。
【図３】本発明のレベル変換回路に使用される、バッフ
ァ回路の第２の実施例回路である。
ァ回路の第２の実施例回路である。
【図４】図２のバッファ回路の第１の実施例回路の真理
値表である。
値表である。
【図５】図３のバッファ回路の第２の実施例回路の真理
値表である。
値表である。
【図６】本発明のレベル変換回路に使用される、バッフ
ァ回路の第３の実施例回路である。
ァ回路の第３の実施例回路である。
【図７】図６のバッファ回路の第３の実施例回路の真理
値表である。
値表である。
【図８】図２のバッファ回路の第１の実施例回路の動作
タイムチャートである。
タイムチャートである。
【図９】図３のバッファ回路の第２の実施例回路の動作
タイムチャートである。
タイムチャートである。
【図１０】従来のレベル変換回路の問題を説明する図で
ある。
ある。
【図１１】携帯電話の概念ブロックを示す図である。
【図１２】従来のレベル変換回路の問題を具体的に説明
するための図である。
するための図である。
１ レベル変換回路 １００ レベルシフト回路 ２００、２０１〜２０３ 出力バッファ回路 ２１〜２４ ＦＥＴ １０、１５ ナンドゲート １１〜１３ インバータ １４ オアゲート ２ 無線制御部 ３ 制御ユニット ４ 電源供給回路 ５ ＤＣ／ＤＣコンバータ ６ リセット回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 芳樹 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内
Claims (6)
- 【請求項１】異なる電源電圧で動作される回路間に挿入
され、前段回路の出力レベルを後段回路の動作レベルに
変換する回路であり、電源投入時の不要パルスを減少す
るレベル変換回路であって、 レベルシフト回路と、該レベルシフト回路の出力が入力
されるバッファ回路で構成され、該バッファ回路は、 該レベルシフト回路の出力と、イネーブル信号とが入力
されるナンドゲートと該ナンドゲートの出力が入力され
るインバータを有し、該イネーブル信号の論理がＬレベ
ルである時に、インバータの出力がＬレベルに固定され
ることを特徴とするレベル変換回路。 - 【請求項２】請求項１において、 前記インバータは、前記ナンドゲートの出力が入力され
る共通ゲートを有するＣ−ＭＯＳインバータであること
を特徴とするレベル変換回路。 - 【請求項３】異なる電源電圧で動作される回路間に挿入
され、前段回路の出力レベルを後段回路の動作レベル変
換するレベル変換回路であって、 レベルシフト回路と該レベルシフト回路の出力が入力さ
れるバッファ回路で構成され、該バッファ回路は、 該レベルシフト回路の出力を反転する第一のインバータ
と、 該第一のインバータの出力が入力される第二のインバー
タと、 該第二のインバータと正電圧間に接続される第一の可変
インピーダンスと、 該第二のインバータと負電圧間に接続される第二の可変
インピーダンスと、 イネーブル信号が入力され、該イネーブル信号の論理が
Ｌレベルである時に、該第一及び、第二の可変インピー
ダンスをハイインピーダンスとすることを特徴とするレ
ベル変換回路。 - 【請求項４】請求項３において、 前記第二のインバータは、前記第一のインバータの出力
が入力される共通ゲートを有するＣ−ＭＯＳインバータ
であり、且つ前記第一の可変インピーダンスは、該Ｃ−
ＭＯＳインバータの一のＦＥＴと同じ導電型の第一のＦ
ＥＴであり、 前記第二の可変インピーダンスは、該Ｃ−ＭＯＳインバ
ータの他方のＦＥＴと同じ導電型の第二のＦＥＴであ
り、 該第一のＦＥＴのゲートには、前記イネーブル信号の論
理レベルを反転し、該第二のＦＥＴのゲートには、前記
イネーブル信号の論理レベルが入力されることを特徴と
するレベル変換回路。 - 【請求項５】異なる電源電圧で動作される回路間に挿入
され、前段回路の出力レベルを後段回路の動作レベル変
換するレベル変換回路であって、 レベルシフト回路と該レベルシフト回路の出力が入力さ
れるバッファ回路で構成され、該バッファ回路は、 該レベルシフト回路の出力が第一の入力端に入力される
第一のナンドゲートと該第一のナンドゲートの出力が入
力されるインバータと、 該インバータと正電圧間に接続される第一の可変インピ
ーダンスと、 該インバータと負電圧間に接続される第二の可変インピ
ーダンスと、 イネーブル信号とセレクト信号のオア論理を出力し、且
つ該ナンドゲートの第二の入力端に入力するオア論理ゲ
ートと、 該イネーブル信号とセレクト信号が入力される第二のナ
ンドゲートを有し、 該イネーブル信号の論理がＬレベルであり、且つ該セレ
クト信号の論理がＬレベルである時、該インバータの出
力の論理をＬレベルとし、 該イネーブル信号の論理がＬレベルであり、且つ該セレ
クト信号の論理がＨレベルである時、該第一、第二の可
変インピーダンスをハイインピーダンスとすることを特
徴とするレベル変換回路。 - 【請求項６】請求項５において、 前記インバータは、前記ナンドゲートの出力が入力され
る共通ゲートを有するＣ−ＭＯＳインバータであり、 前記第一の可変インピーダンスは、該Ｃ−ＭＯＳインバ
ータの一のＦＥＴと同じ導電型の第一のＦＥＴであり、 前記第二の可変インピーダンスは、該Ｃ−ＭＯＳインバ
ータの他方のＦＥＴと同じ導電型の第二のＦＥＴであ
り、 該第一のＦＥＴのゲートには、前記第二のナンドゲート
の出力が直接に、該第二のＦＥＴのゲートには、該第二
のナンドゲートの出力を反転して入力されることを特徴
とするレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03321895A JP3217224B2 (ja) | 1995-02-22 | 1995-02-22 | レベル変換回路 |
| US08/530,483 US5748024A (en) | 1995-02-22 | 1995-09-19 | Level convertor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03321895A JP3217224B2 (ja) | 1995-02-22 | 1995-02-22 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228143A true JPH08228143A (ja) | 1996-09-03 |
| JP3217224B2 JP3217224B2 (ja) | 2001-10-09 |
Family
ID=12380317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03321895A Expired - Fee Related JP3217224B2 (ja) | 1995-02-22 | 1995-02-22 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748024A (ja) |
| JP (1) | JP3217224B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585168B1 (ko) * | 2004-12-22 | 2006-06-02 | 삼성전자주식회사 | 다중경로 입력버퍼회로 |
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| US6268755B1 (en) * | 1997-11-04 | 2001-07-31 | Texas Instruments Incorporated | MOSFET predrive circuit with independent control of the output voltage rise and fall time, with improved latch immunity |
| JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路，液晶装置及び電子機器 |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| US6853233B1 (en) * | 2000-09-13 | 2005-02-08 | Infineon Technologies Ag | Level-shifting circuitry having “high” output impedance during disable mode |
| US6667648B2 (en) * | 2002-04-23 | 2003-12-23 | International Business Machines Corporation | Voltage island communications circuits |
| FR2839829B1 (fr) * | 2002-05-14 | 2005-07-08 | St Microelectronics Sa | Buffer pour circuit a contact |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975597A (en) * | 1987-12-09 | 1990-12-04 | Texas Instruments Incorporated | Column select circuit |
| US4939392A (en) * | 1988-08-11 | 1990-07-03 | Waferscale Integration, Inc. | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead |
| JPH03179814A (ja) * | 1989-12-07 | 1991-08-05 | Nec Corp | レベルシフト回路 |
| US5225723A (en) * | 1990-05-24 | 1993-07-06 | Apple Computer, Inc. | Circuitry for the timing data output enable pulses |
| US5231318A (en) * | 1990-08-03 | 1993-07-27 | Reddy Chitranjan N | Differential latch sense amplifier |
| JP2900559B2 (ja) * | 1990-08-09 | 1999-06-02 | 日本電気株式会社 | データ出力回路 |
| JP2912053B2 (ja) * | 1991-06-21 | 1999-06-28 | 九州日本電気株式会社 | 半導体集積回路 |
| JPH0637623A (ja) * | 1992-07-20 | 1994-02-10 | Nec Corp | 半導体集積回路装置 |
| US5341045A (en) * | 1992-11-06 | 1994-08-23 | Intel Corporation | Programmable input buffer |
-
1995
- 1995-02-22 JP JP03321895A patent/JP3217224B2/ja not_active Expired - Fee Related
- 1995-09-19 US US08/530,483 patent/US5748024A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585168B1 (ko) * | 2004-12-22 | 2006-06-02 | 삼성전자주식회사 | 다중경로 입력버퍼회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5748024A (en) | 1998-05-05 |
| JP3217224B2 (ja) | 2001-10-09 |
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|---|---|---|---|
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