JPH08228134A - 固定インターバル（時間間隔）タイミング回路及びその方法 - Google Patents

固定インターバル（時間間隔）タイミング回路及びその方法

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JPH08228134A
JPH08228134A JP7313695A JP31369595A JPH08228134A JP H08228134 A JPH08228134 A JP H08228134A JP 7313695 A JP7313695 A JP 7313695A JP 31369595 A JP31369595 A JP 31369595A JP H08228134 A JPH08228134 A JP H08228134A
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capacitor
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frequency
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JP7313695A
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Masakazu Shoji
ショウジ マサカズ
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AT&T Corp
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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Abstract

(57)【要約】 【課題】 信頼性のある、固定持続時間あるいは遅延を
有する信号を、絶対的ではなく、相対的なデバイス特性
の関数として生成するためのシステム及び方法を提供す
る。 【解決手段】 本発明においては、生成された信号の時
間間隔は、ひとつのデバイスの、もう一つのデバイスの
動作特性に対する、動作特性の比として決定される。と
りわけ、本発明は、互いに既知の電気容量の比を持った
２つのコンデンサーの特性を有する要素の相対値の関数
として、固定時間信号を提供するものである。本発明は
集積回路上で実施された場合、それらの回路に対する標
準的な組み立て技術によって、相対的なデバイス特性が
比較的厳密な許容誤差内に維持されることを許すもので
あることから、特に有用である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル電子回路
における、固定インターバル（時間間隔）タイミング回
路及びその方法に関する。
【０００２】
【従来の技術】ほとんどいかなる場合においても、デジ
タル電子回路の操作には、信頼性があり、一定の持続時
間を持った、パルスもしくは遅延が利用可能であるか、
あるいは生成されることが要求される。個々のデバイ
ス、とりわけ、高密度集積回路上に組み立てられたデバ
イスには、大抵の場合、正確であるかまたは一定の、遅
れ時間やクロック機能を備えることを期待することは不
可能である。この理由としては、利用できないくらい高
価な方法（トリミングのような）の利用を避ける以上、
それらの回路が製造される典型的な環境である、バッチ
生産環境にとっては、組み立てプロセスにおける許容誤
差を厳密に制御できないことがある。例えば、半導体集
積回路の大量生産においては、例えば電界効果型トラン
ジスター（ＦＥＴ）内の特定のチャネル抵抗あるいは所
与のデバイスの容量レベルといったような、個々の、絶
対的なデバイス特性が、ウエファー毎にほぼ１００％近
くまで異なっているということも、希なことではないの
である。
【０００３】
【発明が解決しようとする課題】デバイスの各特性にお
ける、このような幅の広い偏差のために、一つの集積回
路上にある、個々の受動的あるいは能動的デバイスは、
予見可能なタイミングの時間間隔を備えるという目的に
関して、非実用的、あるいは信頼性がないものとなって
いる。とりわけ、正しいタイミングと正確な回路遅延時
間が非常に重要な高速度コンピューテイングへの応用に
おいては一層そうなる。
【０００４】
【課題を解決するための手段】本発明の原理に従い、信
頼性のある固定持続時間を有する信号あるいは遅延を、
絶対的ではなく、相対的デバイス特性の関数として与え
ることによって、前述の問題は解決される。すなわち、
生成された信号の周期は、ひとつのデバイスの動作特性
のもう一つのデバイスの動作特性に対する比として決定
される。とりわけ、本発明においては、互いについて既
知のキャパシタンス（容量）の比を有する２つのコンデ
ンサーの特性を有する（容電性のある）要素の相対値の
関数として、固定した時間を有する信号あるいは遅延を
与えている。本発明は、集積回路上で実施された場合、
特に有用である。というのは、そのような回路に対する
標準的な組み立て技術によっても、相対的なデバイス特
性が比較的厳密な許容誤差に維持されることを許すもの
だからである。
【０００５】
【発明の実施の形態】図１は、本発明の実施例を含むタ
イミング回路の概略図を与える例図である。ここでの回
路は、単一集積回路上に組み立てられており、電界効果
型トランジスター（ＦＥＴ）１０１−１０８、インバー
タ（ＮＯＴ素子）１０９−１１０、バッファー１１１−
１１３、基準コンデンサー１１４、遅延コンデンサー１
１５、フィードバックコンデンサー１１６、抵抗器１１
７−１１９及びＯＰアンプ（オペアンプ、演算増幅器）
１２０を含むものである。電界効果型トランジスター
（ＦＥＴ）１０３及び１０４は、整合する対をなしてい
る。（すなわち、これらは、実際には同一の電気的特性
を示すように組み立てられている。）同様に、抵抗器１
１７及び１１８もまた、整合する対をなすように、組み
立てられている。スイッチングによるノイズ（雑音）を
最小限にするために、理想的には、電界効果型トランジ
スター（ＦＥＴ）１０１及び１０２は、同一の、チャネ
ル寸法を有することが望ましい。同じように、電界効果
型トランジスター（ＦＥＴ）１０５−１０８のチャネル
のサイズもまた、そろえられていることが望ましい。
【０００６】電界効果型トランジスター（ＦＥＴ）１０
１及び１０２は、インバータ１０９及びバッファー１１
２と共に（以下では、これらの構成要素の集合を、ＦＥ
Ｔスイッチ１２１と呼ぶ。）、単極、単投形スイッチと
して、効率的に動作するように配置されており、端子１
２２に入力された基準クロック信号に応答して、基準コ
ンデンサー１１４と回路ノード１２３の一端子を、接地
端子１２４に対し、選択的に接続及び切断する。基準ク
ロック信号が、低い状態（論理的に０の状態と呼称され
る。）にあるときは、ＦＥＴスイッチ１２１は、基準コ
ンデンサー１１４と接地端子１２４との間に伝導路を与
えることになる。同様に、電界効果型トランジスター
（ＦＥＴ）１０５、１０６、１０７、１０８も、インバ
ータ１１０及びバッファー１１３と共に（集合的に、Ｆ
ＥＴスイッチ１２５と呼ぶ。）、単極、双投形スイッチ
として、効率的に動作するように配置されており、端子
１２６に入力されたトリガー信号に応答して、遅延コン
デンサー１１５の端子のひとつを、回路ノード１２７あ
るいは回路ノード１２８に対して選択的に接続する。基
準クロック信号が、高い状態（論理的に１の状態と呼称
される。）にあるときは、遅延コンデンサー１１５と回
路ノード１２７との間に伝導路が作り出され、さらに、
基準クロック信号が論理的に０の状態にあるときには、
基準コンデンサー１１４と回路ノード１２８の間に伝導
路が作り出される。
【０００７】図１に例示された回路は、以下の様に動作
する。周波数ｆcを有する基準クロック信号は、およそ
５０％の動作周期を持つ水晶結晶あるいはその他の電子
的振動子のような安定した発振源から端子１２２に供給
される。ｆcよりも、より小さい周波数を有する電気信
号に対して、基準コンデンサー１１４は、あたかも抵抗
値Ｒrefの固定した抵抗となるであろう。すなわち、こ
こで、Ｒref＝１/（８Ｃrefｆc）という式が成り立ち、
Ｃrefとは基準コンデンサー１１４の容量である。残念
ながら、典型的な集積回路上では、各構成要素の絶対値
を非常に厳格な許容誤差内に保つことはできないこと、
及び、１/（８Ｃrefｆc）という値は、ｆcよりもより小
さい周波数を有する電気信号、あるいは、１/ｆcよりも
はるかに長い時間スケールを持った電気的過渡現象に対
してのみ有効な数値であることから、基準コンデンサー
１１４を通じた、見かけ上の特定の抵抗値を、固定した
時間信号あるいは遅延の生成のためのベースを提供する
ために、直接頼りにすることはできない。その代わり
に、図１の回路は、基準コンデンサー１１４の容量の値
（Ｃref）と遅延コンデンサー１１５の容量の値（Ｃ
delay）の比の関数として、固定した持続時間のパルス
あるいは遅延を与えている。すなわち、典型的な集積回
路組み立て方法では、デバイスの絶対的な値を正確に制
御することは困難である一方、ウエハー上でのデバイス
の相対的な値は、精密に維持されることが可能であるこ
とによる。
【０００８】ノード１２３に現れている電圧は、基準ク
ロック信号と同じ周波数を有する。このような時間依存
性の信号は、低域コンパレータ（比較器）１２９（入力
抵抗器１１９、フィードバックコンデンサー１１６、及
びオペアンプ１２０を含む。）により、１/ｆcよりもは
るかに長い周期にわたって、時間平均される。低域コン
パレータ（比較器）１２９の出力は、ノード１３０にお
いて現れ、ＦＥＴ１０３及び１０４のゲートにバイアス
をかけるために用いられる。ノード１２３において現れ
ている電圧が、ノード１３１において現れている電圧よ
りも大きいときには、低域コンパレータ（比較器）１２
９の出力は低下する。この低下した電圧はＦＥＴ１０３
のゲートに供給され、結果として、ＦＥＴ１０３の実効
チャネル抵抗が増加する。結果として、ノード１３１に
おいて現れた電圧は増加する。逆に、ノード１２３に現
れた電圧が、ノード１３１において現れた電圧よりも低
いときには、低域コンパレータ（比較器）１２９の出力
は増加し、それによってＦＥＴ１０３の実効チャネル抵
抗が低下し、ノード１３１における電圧を減少させる。
ノード１２３における電圧は、以下の式によって与えら
れる。 Ｖ123＝ＶDD（Ｒref/Ｒ117＋Ｒref） 同様に、ノード１３１において現れた電圧Ｖ131はＦＥ
Ｔ１０３の実効チャネル抵抗Ｒ103及び抵抗１１８、Ｒ
118の値の相対値の関数である。この電圧１３１は、以
下の式が示す値と、等価となるであろう。 Ｖ131＝ＶDD（Ｒ103/Ｒ118＋Ｒ103） 低域コンパレータ（比較器）１２９の動作を通して、Ｆ
ＥＴ１０３のゲートに供給された電圧は、Ｒref＝Ｒ103
及びバーＶ123＝Ｖ131（ここで、バーＶ123とは、Ｖ123
の時間平均した値である。）という等式が成り立つ状態
になるまで、調節されることになるであろう。ＦＥＴ１
０３及びＦＥＴ１０４は、整合する対をなしており、両
者とも同一のゲート電圧に従うものであることから、Ｆ
ＥＴ１０４の実効チャネル抵抗Ｒ104は、ＦＥＴ１０３
のそれと、すなわちＲ103と等しくなるであろう。従っ
て、 １/８Ｃrefｆc＝Ｒref＝Ｒ103＝Ｒ104 となる。抵抗器１１７及び抵抗器１１８が、それぞれ、
１/８Ｃrefｆcの抵抗値のおよそ３倍の値を有するよう
に組み立てられているとすると、基準クロック信号が論
理的に１の状態にあるときは、Ｖ123の電圧のレベル
は、およそ１/４ＶDDという最大値にまで上昇するであ
ろう。基準クロック信号が振動するにつれて、Ｖ
123は、抵抗器１１７及び遅延コンデンサー１１４によ
って形成される回路の時定数を伴って上昇及び下降し、
ノード１３１に現れた電圧はバーＶ123という一定値に
維持される。図２は、基準クロック信号（２０１）及び
ノード１２３で現れる波形（２０２）ノード１３０で現
れる波形（２０３）も含めて、通常の動作において、図
１の回路内で生じる様々な信号の例図を示すものであ
る。
【０００９】図３は、図１のタイミング回路に対する等
価回路の図式を用いた例図である。示されているよう
に、ＦＥＴスイッチ１２１及び基準コンデンサー１１４
の組み合わせは、抵抗器３１４（抵抗値Ｒrefを有す
る。）によって代表されている。ＦＥＴスイッチ１２５
は、トリガー信号によって制御されている単極双投形リ
レー（継電器）によって代表されている。対をなしてい
るＦＥＴ１０３及び１０４は、それぞれ抵抗器３０３及
び３０４（抵抗値Ｒ103及びＲ104を有し、Ｒ103＝Ｒ104
が成り立つ。）として図示されている。オペアンプ１２
０の出力と抵抗器３０３及び３０４を接続する点線は、
低域コンパレータ（比較器）１２９によりなされる電圧
の等化作用を示すものである。
【００１０】図１及び図３に例示された回路の操作を開
始するために、端子１２６に供給されたトリガー信号
は、論理的に０の状態から論理的に１の状態になる。
（図２における時刻ｔ0で生じることが示されてい
る。）図１及び図３の回路によって信頼性のある出力を
保証するため、トリガー信号が遷移をする瞬間が、基準
クロックあるいはノード１２２に現れた信号による信号
レベルでの何らかの遷移とシンクロする必要はない。さ
らにその上に、トリガー信号が論理的に１の状態に保た
れる時間間隔（図２における波形２０４により示され
た、ｔf−ｔ0間）もまた、当該回路による固定時間信号
あるいは遅延の生成と調和するものではない。（時間間
隔ｔf−ｔ0がＴfixよりも長い持続時間を有していると
いう明らかな限定、及び当該信号が、端子１３２におけ
る図１及び図３の回路による出力であるということ以外
は）
【００１１】トリガー信号が論理的に０のレベルにある
ときには、遅延コンデンサー１１５及びＶDDの間の伝導
路はＦＥＴスイッチ１２５内につくられる。基準クロッ
ク信号が論理的に１のレベルになっているときには、Ｆ
ＥＴスイッチ１２５は、遅延コンデンサー１１５及びノ
ード１２７の間に伝導路をつくりだす。これによって、
遅延コンデンサー１１５がＦＥＴ１０４を経由して、接
地するために放電することが可能となる。図２の波形２
０５によって示されているように、時刻ｔ0において論
理的に１のレベルになっているトリガー信号に応答し
て、ノード１２７における電圧は、時刻ｔ1で、初めに
０からおよそＶDDへと上昇する。ｔ0からｔ 1への遅延は
インバーター１１０及びバッファー１１３（図１）によ
り導入される遅延の結果である。ノード１２７での電圧
の上昇のため、バッファー１１１の出力（図１及び図３
の端子１３２で現れる。）が時刻ｔ2において論理的に
１のレベルとみなされるようになる。（図２の波形２０
６を参照せよ。）ｔ1からｔ2への遅延は、バッファー１
１１の応答時間の関数である。
【００１２】さらに、遅延コンデンサー１１５が、ＦＥ
Ｔ１０４を通じて放電するにつれて、ノード１２７にお
ける電圧は減衰してゆく。この減衰の割合は、ＴD＝
（Ｃdel ayＲ104）である時定数ＴDによって、影響を受
ける。すなわち、 Ｖ127（ｔ）＝ＶDDｅｘｐ[−ｔ/ＴD] （以下、ｅｘｐ[ｘ]＝ｅx を示すものとする。） ＦＥＴ１０４のチャネル抵抗値Ｒ104は、１/（８Ｃref
ｆc）に等しいことから、この電圧の減衰は、基準コン
デンサー及び遅延コンデンサーの値の関数となる。すな
わち、 Ｖ127（ｔ）＝ＶDDｅｘｐ[−ｔ/ＴD] Ｖ127（ｔ）＝ＶDDｅｘｐ[−ｔ/（ＣdelayＲ104）] Ｖ127（ｔ）＝ＶDDｅｘｐ[−（８Ｃrefｆcｔ）/（Ｃ
delay）] 時刻ｔ3においては、ノード１２７における電圧のレベ
ルは、バッファー１１１のしきい値電圧Ｖth以下に（バ
ッファー１１１の出力はＶ＞Ｖthで１であり、Ｖ＜Ｖth
で０となる。）低下する。結果として、バッファー１１
１の出力は時刻ｔ4において、論理的に０のレベルとみ
なされるようになる。（ｔ3からｔ4への遅延はバッファ
ー１１１の応答時間の関数である。）
【００１３】図１及び図３に例示された回路によって供
給される信号の、固定した持続時間Ｔfixは、時刻ｔ2か
ら時刻ｔ4にいたる時間であり、ノード１２７における
電圧がＶDDからＶthへと減衰するためにかかる時間とし
て定義されることが可能であり、以下のように表現され
ることができる。すなわち、 Ｔfix＝（Ｃdelay/８Ｃrefｆcｔ）（−ｌｎ[Ｖth/
ＶDD]） ＶDD、Ｖth、ｆcは既知で、固定した値であるので、Ｔ
fixの持続時間を決定するに際して、事実上唯一変化し
うるものは、Ｃref/Ｃdelayである。標準的な集積回路
組み立て技術では、デバイスの相対的な特性について
は、厳格な許容誤差に維持することが許されるので、集
積回路上で実施された場合、図１の回路構成は、固定間
隔を定義付ける信号を、信頼性をもって正確に提供する
ことになろう。
【００１４】図１及び図３に例示された発明は、また、
固定した遅延を提供するように用いられることも可能で
ある。波形２０６（図２）におけるパルスの立下り区間
は、時刻ｔ0（トリガー信号が論理的に０から１に遷移
する時刻）から、正確に（Ｔf ix＋Ｋ）の割合で、常に
減衰することになるであろう。Ｋとは、低域コンパレー
タ（比較器）１２９、バッファー１１１−１１３、及び
インバーター１０９及び１１０の動作によって導入され
る全体的な遅延である。Ｋは特定の回路に対する定数で
あり、容易に算出あるいは測定することが可能な値であ
る。（当該回路の特定デバイスの物理的特性を元にし
て）
【００１５】
【発明の効果】本発明により、デジタル電子回路におい
て、固定インターバル（時間間隔）タイミング（パルス
もしくは遅延）を備えた回路が実現され、特に高速度コ
ンピューテイングへの応用へ有効である。また、従来の
半導体集積回路の標準的組み立て技術における許容誤差
の範囲内での実現が可能となった。
【図面の簡単な説明】
【図１】図１は、本発明の実施例を組み込んだタイミン
グ回路の図式による線図である。
【図２】図２は、図１の回路内で生じる様々な信号波形
の例図を示している。
【図３】図３は、図１のタイミング回路に対する単純化
した等価回路の図式による線図である。
【符号の説明】
１０１ 電界効果型トランジスター（ＦＥＴ） １０２ 電界効果型トランジスター（ＦＥＴ） １０３ 電界効果型トランジスター（ＦＥＴ） １０４ 電界効果型トランジスター（ＦＥＴ） １０５ 電界効果型トランジスター（ＦＥＴ） １０６ 電界効果型トランジスター（ＦＥＴ） １０７ 電界効果型トランジスター（ＦＥＴ） １０８ 電界効果型トランジスター（ＦＥＴ） １０９ インバータ（ＮＯＴ素子） １１０ インバータ（ＮＯＴ素子） １１１ バッファー １１２ バッファー １１３ バッファー １１４ 基準コンデンサー １１５ 遅延コンデンサー １１６ フィードバックコンデンサー １１７ 抵抗器 １１８ 抵抗器 １１９ 抵抗器 １２０ オペアンプ（ＯＰアンプ、演算増幅器） １２１ 電界効果型トランジスター（ＦＥＴ）スイッチ １２２ 端子 １２３ （回路）ノード １２４ 接地端子 １２５ 電界効果型トランジスター（ＦＥＴ）スイッチ １２６ 端子 １２７ （回路）ノード １２８ （回路）ノード １２９ 低域コンパレータ（比較器） １３０ ノード １３１ ノード １３２ 端子 ３０３ 抵抗器 ３０４ 抵抗器 ３１４ 抵抗器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 リアクタンスの特性を有する第一の要素
    と、 調節可能なインピーダンスの特性を有する要素と、 所定の周波数において、前記調節可能なインピーダンス
    の特性を有する要素を、リアクタンスの特性を有する第
    二の要素のインピーダンスに相互に比例した値に調節す
    る手段と、 前記リアクタンスの特性を有する第一の要素内に保存さ
    れたエネルギーが、前記調節可能なインピーダンスの特
    性を有する要素を通じて放電する割合の関数として、固
    定持続時間を有する信号を生成する手段と、を含むこと
    を特徴とする、固定インターバル（時間間隔）を決定す
    る回路。
  2. 【請求項２】 請求項１の回路において、前記回路が
    単一の集積回路上に組み立てられていることを特徴とす
    る回路。
  3. 【請求項３】 （Ａ）リアクタンスの特性を有する第一
    の要素に、固定したレベルの電圧を供給するステップ
    と、 （Ｂ）周波数ｆcにおいて、リアクタンスの特性を有す
    る第二の要素の実効インピーダンスを測定するステップ
    と、 （Ｃ）周波数ｆcにおいて、調節可能なインピーダンス
    の特性を有する要素を、前記リアクタンスの特性を有す
    る第二の要素のインピーダンスに相互に比例した値に調
    節するステップと、 （Ｄ）前記リアクタンスの特性を有する第一の要素が、
    前記調節可能なインピーダンスの特性を有する要素を通
    じて放電する割合の関数として、固定持続時間を有する
    信号を生成するステップと、を含むことを特徴とする固
    定インターバル（時間間隔）を決定する方法。
  4. 【請求項４】 コンデンサーの特性を有する第一の要素
    と、 調節可能な抵抗の特性を有する要素と、 所定の周波数において、前記調節可能な抵抗の特性を有
    する要素を、コンデンサーの特性を有する第二の要素の
    インピーダンスに相互に比例した値に調節する手段と、 前記コンデンサーの特性を有する第一の要素上の電荷
    が、前記調節可能な抵抗の特性を有する要素を通じて放
    電する割合の関数として、固定持続時間を有する信号を
    生成するための手段と、 を含むことを特徴とする、固定インターバル（時間間
    隔）を決定する回路。
  5. 【請求項５】 請求項４の回路において、前記回路が
    単一の集積回路上に組み立てられていることを特徴とす
    る回路。
  6. 【請求項６】 （Ａ）コンデンサーの特性を有する第
    一の要素に、固定したレベルの電荷を充電するステップ
    と、 （Ｂ）周波数ｆcにおいて、コンデンサーの特性を有す
    る第二の要素の実効抵抗を測定するステップと、 （Ｃ）周波数ｆcにおいて、調節可能な抵抗の特性を有
    する要素を、前記コンデンサーの特性を有する第二の要
    素のインピーダンスに相互に比例した値に調節するステ
    ップと、 （Ｄ）前記コンデンサーの特性を有する第一の要素が、
    前記調節可能な抵抗の特性を有する要素を通じて放電す
    る割合の関数として、固定持続時間を有する信号を生成
    するステップと、を含むことを特徴とする固定インター
    バル（時間間隔）を決定する方法。
  7. 【請求項７】 第一のコンデンサーと、 周波数ｆcにおいて、前記第一のコンデンサーを選択的
    に充電及び放電するように配置された第一のスイッチ
    と、 周波数ｆcにおいて、前記第一のコンデンサーの実効抵
    抗を測定し、トランジスターについて、その実効抵抗
    が、前記第一コンデンサーの前記測定された実効抵抗の
    値に、実質的に等しいレベルに維持されるように、応答
    性をもってバイアスをかけるように適合させた手段と、 第一のレベルに充電された第二のコンデンサーと、 前記バイアスをかけられたトランジスターを経由して、
    前記第二のコンデンサーを、開閉可能に放電するように
    配置された第二のスイッチと、 前記第二のコンデンサー上の前記電荷が、前記バイアス
    をかけられたトランジスターを通じて放電する割合の関
    数として、固定持続時間を有する信号を生成する手段
    と、を含むことを特徴とする固定インターバル（時間間
    隔）を決定する回路。
  8. 【請求項８】 （Ａ）周波数ｆcにおいて、第一のコン
    デンサーの実効抵抗を測定するステップと、 （Ｂ）トランジスターについて、その実効抵抗が、前記
    第一コンデンサーの前記測定された実効抵抗の値に、実
    質的に等しいレベルに維持されるように、応答性をもっ
    てバイアスをかけるステップと、 （Ｃ）第二のコンデンサーを第一のレベルに充電するス
    テップと、 （Ｄ）前記バイアスをかけられたトランジスターを通じ
    て前記第二のコンデンサーを放電するステップと、 （Ｅ）前記第二のコンデンサー上の前記電荷が、前記バ
    イアスをかけられたトランジスターを通じて放電する割
    合の関数として、固定持続時間を有する信号を生成する
    ステップと、を含むことを特徴とする固定インターバル
    （時間間隔）を決定するための方法。
  9. 【請求項９】 第一のコンデンサーと、 周波数ｆcにおいて、前記第一のコンデンサーを選択的
    に充電及び放電するように配置された第一のスイッチ
    と、 周波数ｆcにおいて、前記第一のコンデンサーの実効抵
    抗を測定し、トランジスターについて、前記トランジス
    ターの抵抗が、前記第一コンデンサーの前記測定された
    実効抵抗の値に、実質的に等しいレベルに維持されるよ
    うに、応答性をもってバイアスをかけるように適合させ
    た手段と、 第一の電圧レベルに充電された第二のコンデンサーと、 前記バイアスをかけられたトランジスターを経由して、
    前記第二のコンデンサーを、開閉可能可能に放電するよ
    うに配置された第二のスイッチと、 前記第二のコンデンサーを通して現れる電圧を測定する
    手段と、 前記測定された電圧が、前記第一の電圧レベルから所定
    の第二の電圧レベルにまで減衰するインターバル（時間
    間隔）の表示を提供する手段と、を含むことを特徴とす
    る固定インターバル（時間間隔）を決定する回路。
  10. 【請求項１０】 第一のコンデンサーと、 周波数ｆcにおいて、前記第一コンデンサーを選択的に
    充電及び放電するように配置された第一のスイッチと、 周波数ｆcにおいて、前記第一コンデンサーの実効抵抗
    を測定し、さらに一組の電界効果型トランジスター（Ｆ
    ＥＴ）について、前記電界効果型トランジスター（ＦＥ
    Ｔ）の各チャネル抵抗が、前記第一コンデンサーの前記
    測定された実効抵抗の値に、実質的に等しいレベルに維
    持されるように、応答性をもってバイアスをかけるよう
    に適合させたコンパレーター（比較器）と、 第一の電圧レベルに充電された第二のコンデンサーと、 前記バイアスをかけられた電界効果型トランジスター
    （ＦＥＴ）のひとつのチャネルを経由して、前記第二の
    コンデンサーを、開閉可能可能に放電するように配置さ
    れた第二のスイッチと、 前記第二のコンデンサーを通して現れる電圧を測定する
    手段と、 前記測定された電圧が、前記第一の電圧レベルから所定
    の第二の電圧レベルにまで減衰するインターバル（時間
    間隔）の表示を提供する手段と、 を含むことを特徴とする固定インターバル（時間間隔）
    を決定する回路。
JP7313695A 1994-11-08 1995-11-08 固定インターバル（時間間隔）タイミング回路及びその方法 Pending JPH08228134A (ja)

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