JPH08227896A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
- Publication number
- JPH08227896A JPH08227896A JP3096195A JP3096195A JPH08227896A JP H08227896 A JPH08227896 A JP H08227896A JP 3096195 A JP3096195 A JP 3096195A JP 3096195 A JP3096195 A JP 3096195A JP H08227896 A JPH08227896 A JP H08227896A
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- JP
- Japan
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- substrate
- electrode
- bipolar transistor
- hetero
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Abstract
(57)【要約】 （修正有）
【目的】 ヘテロ接合バイポーラトランジスタの構造に
関し、素子部の温度（Ｔｊ）の低減に効果的な構造を得
る。 【構成】 ヘテロ接合バイポーラトランジスタのエミッ
タに接続されるエミッタ配線と接続され、基板上または
基板上に作成されたエピタクシャル層に作成された放熱
用電極を有するヘテロ接合バイポーラトランジスタ。
関し、素子部の温度（Ｔｊ）の低減に効果的な構造を得
る。 【構成】 ヘテロ接合バイポーラトランジスタのエミッ
タに接続されるエミッタ配線と接続され、基板上または
基板上に作成されたエピタクシャル層に作成された放熱
用電極を有するヘテロ接合バイポーラトランジスタ。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合バイポーラ
トランジスタの構造に関する。近年の通信システムやコ
ンピュータシステムの高速化の要求に伴い、高速な半導
体素子の必要性がますます大きくなってきている。
トランジスタの構造に関する。近年の通信システムやコ
ンピュータシステムの高速化の要求に伴い、高速な半導
体素子の必要性がますます大きくなってきている。
【０００２】このため、従来のシリコン（Ｓｉ）半導体
素子の開発と共に、化合物半導体の研究開発が盛んであ
る。特に、ヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）はワイドバンドギャップ・エミッタを有し、高電流
利得と高駆動能力を合わせ持った化合物半導体素子とし
て期待されている。
素子の開発と共に、化合物半導体の研究開発が盛んであ
る。特に、ヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）はワイドバンドギャップ・エミッタを有し、高電流
利得と高駆動能力を合わせ持った化合物半導体素子とし
て期待されている。
【０００３】
【従来の技術】図３は従来例の説明図、図４はＨＢＴの
素子部温度と基板厚さの関係を示す図である。
素子部温度と基板厚さの関係を示す図である。
【０００４】図において、２はエミッタ電極、５はベー
ス電極、６はコレクタ電極、７はエミッタ層、８はベー
ス層、９はコレクタ層、10はサブコレクタ層、11はＧａ
Ａｓ基板、14はエッチングストッパ層、15はバンプ、16
はパッケージ基板である。
ス電極、６はコレクタ電極、７はエミッタ層、８はベー
ス層、９はコレクタ層、10はサブコレクタ層、11はＧａ
Ａｓ基板、14はエッチングストッパ層、15はバンプ、16
はパッケージ基板である。
【０００５】ＡｌＧａＡｓ／ＧａＡｓＨＢＴを用いた集
積回路としては、すでに１０００トランジスタレベルの
ものが開発されて、動作速度もＳｉバイポーラ素子を用
いたＩＣを凌駕するものも試作されている。
積回路としては、すでに１０００トランジスタレベルの
ものが開発されて、動作速度もＳｉバイポーラ素子を用
いたＩＣを凌駕するものも試作されている。
【０００６】一般にバイポーラ素子は高駆動能力を持つ
反面、発熱密度が高く、素子部の温度（Ｔｊ）上昇が激
しいという欠点を持っている。特に、化合物半導体を用
いるＨＢＴでは、Ｓｉと比べて熱伝導性の悪いＧａＡｓ
を基板としていること、エミッタ幅が大きい（１．５〜
２ｍｍ）ことのために、Ｔｊが異常に大きくなってお
り、素子の信頼性低下を招いている。また、発熱量を低
減するために、電流密度を低くし、回路の動作速度を犠
牲にするなどの対策が必要になっている。
反面、発熱密度が高く、素子部の温度（Ｔｊ）上昇が激
しいという欠点を持っている。特に、化合物半導体を用
いるＨＢＴでは、Ｓｉと比べて熱伝導性の悪いＧａＡｓ
を基板としていること、エミッタ幅が大きい（１．５〜
２ｍｍ）ことのために、Ｔｊが異常に大きくなってお
り、素子の信頼性低下を招いている。また、発熱量を低
減するために、電流密度を低くし、回路の動作速度を犠
牲にするなどの対策が必要になっている。
【０００７】このようなＴｊの上昇は、ＩＣの出力バッ
ファやパワーアンプなどの大電流を流す必要のあるトラ
ンジスタでより深刻な問題になる。この大電流用トラン
ジスタとしては、通常の場合、エミッタを平行に並べた
レイアウトが用いられる。このレイアウトでは、エミッ
タ間隔が狭いと熱の干渉のために、Ｔｊはエミッタが各
々独立にある場合に比べてより高くなる。エミッタ間隔
を広げると、素子サイズが大きくなりチップサイズが増
大し、コストの増加につながる。
ファやパワーアンプなどの大電流を流す必要のあるトラ
ンジスタでより深刻な問題になる。この大電流用トラン
ジスタとしては、通常の場合、エミッタを平行に並べた
レイアウトが用いられる。このレイアウトでは、エミッ
タ間隔が狭いと熱の干渉のために、Ｔｊはエミッタが各
々独立にある場合に比べてより高くなる。エミッタ間隔
を広げると、素子サイズが大きくなりチップサイズが増
大し、コストの増加につながる。
【０００８】Ｔｊ低減のために用いられている従来技術
を図３に示す。通常の実装状態ではチップ裏面から熱を
逃がす方式がとられる。そのため、図３（ａ）に示すよ
うにＧａＡｓ基板11の厚みを２０〜１００μｍと薄く
し、ＧａＡｓ基板11からの放熱を良くする方法がとられ
ている。
を図３に示す。通常の実装状態ではチップ裏面から熱を
逃がす方式がとられる。そのため、図３（ａ）に示すよ
うにＧａＡｓ基板11の厚みを２０〜１００μｍと薄く
し、ＧａＡｓ基板11からの放熱を良くする方法がとられ
ている。
【０００９】また、図３（ｂ）に示すような発熱が集中
している素子の真下のみをさらに薄くする方法も考えら
れている。これは、サブコレクタ層10の下に予めエッチ
ングストッパ層14を挟んでおき、素子の真下のＧａＡｓ
基板11をなくすことが可能である。
している素子の真下のみをさらに薄くする方法も考えら
れている。これは、サブコレクタ層10の下に予めエッチ
ングストッパ層14を挟んでおき、素子の真下のＧａＡｓ
基板11をなくすことが可能である。
【００１０】さらに、図３（ｃ）に示すように、エミッ
タ電極２上にバンプ15を形勢して、Ｆａｃｅ Ｄｏｗｎ
型のフリップチップ実装方法が用いられることもある。
タ電極２上にバンプ15を形勢して、Ｆａｃｅ Ｄｏｗｎ
型のフリップチップ実装方法が用いられることもある。
【００１１】
【発明が解決しようとする課題】例えば、図４にＨＢＴ
の素子部温度と基板厚さの関係を示すように、基板厚さ
が５０μｍ以上の場合、Ｔｊの低減効果は小さく、２５
μｍ以下で急激に低下する。（２０〜２５度付近のＴＪ
のデータがあると良いのですが。）従って、図２（ａ）
や図２（ｂ）の方法でＴｊを大きく低減しようとすれ
ば、厚みは１０〜２０μｍ程度としなければならない。
しかし、このような方法は作製が困難であり、チップが
反ったり、割れたりする危険がある。
の素子部温度と基板厚さの関係を示すように、基板厚さ
が５０μｍ以上の場合、Ｔｊの低減効果は小さく、２５
μｍ以下で急激に低下する。（２０〜２５度付近のＴＪ
のデータがあると良いのですが。）従って、図２（ａ）
や図２（ｂ）の方法でＴｊを大きく低減しようとすれ
ば、厚みは１０〜２０μｍ程度としなければならない。
しかし、このような方法は作製が困難であり、チップが
反ったり、割れたりする危険がある。
【００１２】また、図３（ｃ）に示すようなフリップチ
ップ実装方法は、エミッタが接地されるため、パワーア
ンプ等での一部の応用でしか使用できず、一般的なＩＣ
へは適用が不可能である。
ップ実装方法は、エミッタが接地されるため、パワーア
ンプ等での一部の応用でしか使用できず、一般的なＩＣ
へは適用が不可能である。
【００１３】本発明は、ＨＢＴの素子部の温度（Ｔｊ）
を低減出来る構造を得ることを目的としている。
を低減出来る構造を得ることを目的としている。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において、1 はＨＢＴ素子部、２はエミッ
タ電極、３はエミッタ配線、４は放熱用電極である。
図である。図において、1 はＨＢＴ素子部、２はエミッ
タ電極、３はエミッタ配線、４は放熱用電極である。
【００１５】図１に示すように、エミッタとエミッタと
の間に放熱用電極４を設け、エミッタ同士を繋ぐエミッ
タ配線３と接続させる。放熱用電極４は、ＧａＡｓ基
板、または、エピタキシャル層のいずれかに接して形成
される。配置としては、素子の外側、または、いくつか
のエミッタのまとまりの群の間に置く。各エミッタ間に
置いても良いが、素子サイズとの兼ね合いがある。
の間に放熱用電極４を設け、エミッタ同士を繋ぐエミッ
タ配線３と接続させる。放熱用電極４は、ＧａＡｓ基
板、または、エピタキシャル層のいずれかに接して形成
される。配置としては、素子の外側、または、いくつか
のエミッタのまとまりの群の間に置く。各エミッタ間に
置いても良いが、素子サイズとの兼ね合いがある。
【００１６】すなわち、本発明の問題点は、図１に示す
ように、ヘテロ接合バイポーラトランジスタのエミッタ
に接続されるエミッタ配線と接続され、基板上または基
板上に作成されたエピタクシャル層に作成された放熱用
電極を有することにより達成される。
ように、ヘテロ接合バイポーラトランジスタのエミッタ
に接続されるエミッタ配線と接続され、基板上または基
板上に作成されたエピタクシャル層に作成された放熱用
電極を有することにより達成される。
【００１７】
【作用】化合物半導体ＨＢＴのＴｊの上昇が著しいの
は、発熱が集中しており広がり難いためである。このた
め、何らかの方法でこの熱を基板側に逃がしてやれば、
温度上昇を低減出来る。
は、発熱が集中しており広がり難いためである。このた
め、何らかの方法でこの熱を基板側に逃がしてやれば、
温度上昇を低減出来る。
【００１８】ところで、各エミッタを繋ぐ配線は金（Ａ
ｕ）等のメタルであり、ＧａＡｓに比べて一桁以上高い
熱伝導性を持っている。従って、このエミッタ配線を使
って熱を逃がしてやる方法が考えられるが、配線の厚み
は１〜４μｍ程度であり、配線が長くなると熱抵抗が大
きくなり、放熱効果がなくなる。
ｕ）等のメタルであり、ＧａＡｓに比べて一桁以上高い
熱伝導性を持っている。従って、このエミッタ配線を使
って熱を逃がしてやる方法が考えられるが、配線の厚み
は１〜４μｍ程度であり、配線が長くなると熱抵抗が大
きくなり、放熱効果がなくなる。
【００１９】図１に示す本発明の方法では、エミッタ直
下で発生した熱は、配線を通してエビタキシャル層また
はＧａＡｓ基板上に設けられた放熱用電極に伝えられ、
ここから基板側へ放熱される。
下で発生した熱は、配線を通してエビタキシャル層また
はＧａＡｓ基板上に設けられた放熱用電極に伝えられ、
ここから基板側へ放熱される。
【００２０】このとき、放熱用電極は発熱している素子
の近傍に置かれるため、配線での温度変化は小さく、放
熱効果を大きくできる。この構造では、基板を極端に薄
くする必要はなくなり、作製も容易に行える。
の近傍に置かれるため、配線での温度変化は小さく、放
熱効果を大きくできる。この構造では、基板を極端に薄
くする必要はなくなり、作製も容易に行える。
【００２１】
【実施例】図２は本発明の一実施例の説明図である。図
において、２はエミッタ電極、３はエミッタ配線、４は
放熱用電極、５はベース電極、６はコレクタ電極、７は
エミッタ層、８はベース層、９はコレクタ層、10はサブ
コレクタ層、11はＧａＡｓ基板、12はコンタクト拡散
層、13は絶縁膜である。
において、２はエミッタ電極、３はエミッタ配線、４は
放熱用電極、５はベース電極、６はコレクタ電極、７は
エミッタ層、８はベース層、９はコレクタ層、10はサブ
コレクタ層、11はＧａＡｓ基板、12はコンタクト拡散
層、13は絶縁膜である。
【００２２】図２（ａ）に本発明の一実施例として、４
本のエミッタ電極２を持つＧａＡｓＨＢＴを示す。上側
に平面図、中側と下側にＡ−Ａ’面でカットした断面図
を示す。
本のエミッタ電極２を持つＧａＡｓＨＢＴを示す。上側
に平面図、中側と下側にＡ−Ａ’面でカットした断面図
を示す。
【００２３】エミッタ層７はＡｌＧａＡｓやＩｎＧａ
Ｐ、ベース層８はＰ型に 1019〜1020ｃｍ-3にドーピン
グされたＧａＡｓまたはＡｌＧａＡｓのグレード層、サ
ブコレクタ層10は1018ｃｍ-3程度のｎ型にドーピングさ
れたＧａＡｓ層からなっている。また、放熱用電極４は
エミッタ配線３と接続されており、コレクタ電極６と約
５μｍ離れて配置されている。
Ｐ、ベース層８はＰ型に 1019〜1020ｃｍ-3にドーピン
グされたＧａＡｓまたはＡｌＧａＡｓのグレード層、サ
ブコレクタ層10は1018ｃｍ-3程度のｎ型にドーピングさ
れたＧａＡｓ層からなっている。また、放熱用電極４は
エミッタ配線３と接続されており、コレクタ電極６と約
５μｍ離れて配置されている。
【００２４】この例では、放熱用電極４はコレクタ電極
６と同時に形成され、新たなウェーハプロセス工程の追
加は必要ない。しかし、より放熱効果を高めるために図
２（ａ）の下側に示すようにＧａＡｓ基板11に接するよ
うに放熱用電極４を形成してもよいが、ウェーハプロセ
ス工程が増える欠点がある。
６と同時に形成され、新たなウェーハプロセス工程の追
加は必要ない。しかし、より放熱効果を高めるために図
２（ａ）の下側に示すようにＧａＡｓ基板11に接するよ
うに放熱用電極４を形成してもよいが、ウェーハプロセ
ス工程が増える欠点がある。
【００２５】また、図２（ｂ）に示すように、放熱用電
極４をエミッタの間に置いても良い。更に、これまでの
説明はＧａＡｓ基板11上に作製されるＨＢＴについて行
ってきたが、ＩｎＰ等の他の基板上に作製されるＨＢＴ
についても同様な構造でＴｊを低減出来るのは明らかで
ある。
極４をエミッタの間に置いても良い。更に、これまでの
説明はＧａＡｓ基板11上に作製されるＨＢＴについて行
ってきたが、ＩｎＰ等の他の基板上に作製されるＨＢＴ
についても同様な構造でＴｊを低減出来るのは明らかで
ある。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ＨＢＴの基板を約１０μｍと極端に薄くする必要はな
く、通常のＨＢＴのウェーハプロセス工程を用いて放熱
効果を高める素子構造が作製出来る。本発明の構造によ
り、基板裏面から接合部までの温度上昇を２０〜５０％
低減でき、化合物半導体ＨＢＴの性能向上に大きく寄与
することが出来る。
ＨＢＴの基板を約１０μｍと極端に薄くする必要はな
く、通常のＨＢＴのウェーハプロセス工程を用いて放熱
効果を高める素子構造が作製出来る。本発明の構造によ
り、基板裏面から接合部までの温度上昇を２０〜５０％
低減でき、化合物半導体ＨＢＴの性能向上に大きく寄与
することが出来る。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の説明図
【図３】 従来例の説明図
【図４】 ＨＢＴの素子部温度と基板厚さ
図において １ ＨＢＴ素子部 ２ エミッタ電極 ３ エミッタ配線 ４ 放熱用電極 ５ ベース電極 ６ コレクタ電極 ７ エミッタ層 ８ ベース層 ９ コレクタ層 10 サブコレクタ層 11 ＧａＡｓ基板 12 コンタクト拡散層 13 絶縁膜
Claims (1)
- 【請求項１】 ヘテロ接合バイポーラトランジスタのエ
ミッタに接続されるエミッタ配線と接続され、基板上ま
たは基板上に作成されたエピタクシャル層に作成された
放熱用電極を有することを特徴とするヘテロ接合バイポ
ーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096195A JPH08227896A (ja) | 1995-02-20 | 1995-02-20 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096195A JPH08227896A (ja) | 1995-02-20 | 1995-02-20 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227896A true JPH08227896A (ja) | 1996-09-03 |
Family
ID=12318277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096195A Pending JPH08227896A (ja) | 1995-02-20 | 1995-02-20 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227896A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246587A (ja) * | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2005096365A1 (ja) * | 2004-03-30 | 2005-10-13 | Nec Corporation | 半導体装置 |
| JP2016094956A (ja) * | 2014-11-12 | 2016-05-26 | Ntn株式会社 | 動力伝達ローラ |
-
1995
- 1995-02-20 JP JP3096195A patent/JPH08227896A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246587A (ja) * | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2005096365A1 (ja) * | 2004-03-30 | 2005-10-13 | Nec Corporation | 半導体装置 |
| JPWO2005096365A1 (ja) * | 2004-03-30 | 2008-02-21 | 日本電気株式会社 | 半導体装置 |
| US7741700B2 (en) | 2004-03-30 | 2010-06-22 | Nec Corporation | Transistor with heat dissipating means |
| JP2016094956A (ja) * | 2014-11-12 | 2016-05-26 | Ntn株式会社 | 動力伝達ローラ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021112 |