JPH0822428A - 分散型制御システム - Google Patents

Abstract

(57)【要約】 【目的】 システムの装置構成の違いによらず制御プロ
グラムの共通化可能な分散型制御システムを提供する。 【構成】 共通の伝送路１を介して複数の制御装置間１
０で信号の授受を行う分散型制御システムにおいて、伝
送制御部２は、出力信号レジスタ８を伝送路１を通し他
の全制御装置に伝送し、また全制御装置の出力信号レジ
スタ８の情報を仮想共有メモリエリア構成情報５に基づ
き自装置内の仮想共有メモリエリア４に格納することに
より全制御装置間の仮想共有メモリエリア４のイメージ
を共通に管理し、伝送制御部２はさらに、入出力変換情
報６に基づき仮想共有メモリエリア４中の任意の制御装
置の任意の出力信号を自制御装置の入力信号レジスタ７
に任意に割り付けを行う手段を備え、実行制御部３の制
御プログラム中で、これら入力信号レジスタ７、出力信
号レジスタ８を参照、更新するステップを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＡ（ファクトリー・
オートメーション）等の製造産業分野において利用され
るプログラマブルな制御装置間のＬＡＮ（ローカル・エ
リア・ネットワーク）に適用される分散型制御システム
に関する。

【０００２】

【従来の技術】従来、プログラマブルコントローラ、シ
ーケンサ、インバータドライブ装置等の制御装置間で制
御信号や状態情報を授受する際は、伝送路上にマスター
局をおき他の装置はスレーブとなって、ポーリングによ
りサイクリックに情報を交換する方式と、各制御装置が
平等に送信権を持ち、例えばトークンパッシング等の手
段により送信権の制御をとりながら全制御装置が順次一
斉放送を行って出力信号を送信し、この各制御装置の出
力信号を各制御装置毎に各装置内のメモリエリア上に展
開することによって、各制御装置内の実行制御部ではあ
たかも全装置同一の情報を共有しているかのようにプロ
グラミングすることができる、いわゆる仮想共有メモリ
方式（例えば特開平５−３４２１７１号参照）のいずれ
かが主流であった。この他の伝送方式としては、サイク
リックな伝送を行わず、制御プログラミングにより必要
に応じてメッセージ送信を指示するメッセージ伝送方式
も考えられるが、一般に伝送上のオーバヘッドが大き
く、また実行制御部の処理負荷も大きくなるため、実用
に耐え得るまでに到っていない。このうち、大規模なプ
ログラマブルコントローラから各制御装置に対し集中制
御を行うようなシステム形態では、全制御装置間での相
互の情報交換は必要でないため、一般にポーリング方式
がとられていた。一方、各々が十分なプログラミング機
能を有する制御装置間でおおむね独立して制御動作を行
う分散制御のシステム形態では、一部の信号について他
制御装置の動作状況も参照しながら互いに協調して動作
する必要があるため、仮想共有メモリ方式の伝送方法が
一般的であった。

【０００３】また、図９に示すように、仮想共有メモリ
方式を発展させた方式として、「ＳＹＳＭＡＣ ＬＩＮ
Ｋシステムの開発」（ＯＭＲＯＮ ＴＥＣＨＮＩＣＳ
Ｖｏｌ．１ Ｎｏ．３（１９９１年））が提案されてい
る。この従来例では、仮想共有メモリエリアを節減する
目的で、各制御装置の出力データ量に関する情報と、仮
想共有メモリエリアに展開すべき制御装置の局番号に関
する情報により、各制御装置毎に局単位の出力信号の取
捨選択を任意に行う方法をとっている。この方式の制御
装置内の概念ブロック図は、図１０のようになると考え
られる。図１０は、図９の中のノード２（＃２局）制御
装置に関するブロック図例である。図１０において、共
通の伝送路に分散配置された各制御装置１０（図９中の
各ノード２，ノード５，ノード６，ノード８）内で仮想
共有メモリエリア４が管理されている。図中、伝送制御
部２では仮想共有メモリエリア４へは、ＬＲレジスタ構
成情報５′に登録された局番号の制御装置からの出力デ
ータのみを選別して格納・更新するため、図の例では＃
２局，＃５局，＃６局のデータのみが格納され、その他
の局のデータは保存されない。仮想共有メモリエリア４
は、ＬＲレジスタ←→ＤＭレジスタ複写情報６′に基づ
き、複写が行われ、ＤＭレジスタ上の他ノード受信エリ
ア７′、自ノード送信エリア８′と仮想共有メモリエリ
ア４が同一のメモリイメージに保たれている。これによ
り、制御装置１０内の各制御プログラムＰ１，Ｐ２は、
伝送路１上に伝送されている各局からの出力データのう
ち、同制御プログラムの処理上必要となる局番号の局の
データのみをＤＭレジスタ上にて参照、更新することが
できる。

【０００４】

【発明が解決しようとする課題】従来の一般的な仮想共
有メモリ方式では、各制御装置の伝送制御部において仮
想共有メモリエリアに各制御装置の出力信号を展開する
際に、前記出力信号を発する制御装置の伝送路上の局番
号の順に同出力信号を複写していくため、システム構成
に変更があった場合、仮想共有メモリ上の制御装置の出
力信号の相対アドレスが変化してしまい、こうした出力
信号を参照、更新している実行制御部の制御プログラム
を相対アドレスの変更に合わせて修正しなければなら
ず、プログラム開発効率を低下させていた。また、同様
の理由により、類似した他のシステムで類似した機能を
分担する制御装置内の制御プログラムについても、シス
テム構成に応じて出力信号の参照アドレスを変更しなけ
ればならず、プログラムの再利用を困難なものとしてい
た。

【０００５】また、前記文献に記載された仮想共有メモ
リ方式の発展型の方式では、メモリエリアの節減には有
効であるものの、メモリエリアへの出力データの展開は
制御装置単位に局番号の昇順に行われるようになってい
るため、他局からの出力信号の中で、制御プログラムが
必要としている出力ワード，ビットのみを抽出し、制御
プログラム上で参照されているアドレスにワード，ビッ
ト単位で並び替えることは不可能であるため、上記問題
に対しては効果がない。そこで本発明が解決すべき課題
は、システムの装置構成の違いによらず制御プログラム
の共通化可能な分散型制御システムを提供することにあ
る。

【０００６】

【課題を解決するための手段】前記課題を解決するた
め、本発明の分散型制御システムは、共通の伝送路を介
して複数の制御装置間で信号の授受を行う分散型制御シ
ステムであって、前記各制御装置に、制御プログラムを
保持、実行する実行制御部と、通信手順を管理する伝送
制御部と、全制御装置の出力信号を保持、管理する仮想
共有メモリエリアと、前記実行制御部内で制御プログラ
ムが他の制御装置からの出力信号を参照するための入力
信号レジスタと、前記実行制御部内で制御プログラムが
他の制御装置に信号を通知するための出力信号レジスタ
と、全制御装置およびその出力信号数に基づく仮想共有
メモリエリア構成情報と、前記仮想共有メモリエリア上
の各制御装置の各出力信号と前記入力信号レジスタとの
対応を示した入出力変換情報とを具備し、かつ、前記伝
送制御部が、前記出力信号レジスタの情報を伝送路を通
し他の全制御装置に伝送すると共に、全制御装置の出力
信号レジスタの情報を前記仮想共有メモリエリア構成情
報に基づき自装置内の仮想共有メモリエリアに格納する
ことにより全制御装置間の仮想共有メモリエリアのイメ
ージを共通に管理する構成の分散型制御システムにおい
て、前記伝送制御部はさらに、前記入出力変換情報に基
づき仮想共有メモリエリア中の任意の制御装置の任意の
出力信号を自制御装置の入力信号レジスタに任意に割り
付けを行う手段を備え、前記実行制御部の制御プログラ
ム中で、これら入力信号レジスタ、出力信号レジスタを
参照、更新するステップを有するものである。前記入出
力変換情報として、データタイプ、入力ビット位置、出
力ビット位置の情報を有し、伝送制御部により更新すべ
きデータとしてビットデータが指定された場合、仮想共
有メモリエリア上のデータを出力ビット位置で示される
ビット情報のみを判定し、書き込むべき入力信号レジス
タの該当ワードの中で入力ビット位置で示されるビット
のみを更新するようにすることができる。

【０００７】

【作用】上記手段により、“伝送制御部”では、自局出
力信号の送信権を得た場合は“出力信号レジスタ”のデ
ータを“伝送路”を介して他の全“制御装置”に送信す
ると共に、自装置内の“仮想共有メモリエリア”の自局
“出力信号”更新箇所を“仮想共有メモリ構成情報”に
基づき更新する。また、“伝送制御部”では、他局“制
御装置”の“出力信号”を“伝送路”を介して受信した
場合は、まず“仮想共有メモリ構成情報”に基づき、
“仮想共有メモリエリア”の該当局部分を更新し、さら
に“入出力変換情報”に基づき、“入力信号レジスタ”
に対応する“仮想共有メモリエリア”の該当データを抽
出し、この“入力信号レジスタ”の情報を更新してい
く。これにより、“実行制御部”で実行される“制御プ
ログラム”内では、直接“仮想共有メモリエリア”をア
クセスすることなく、読み込みは“入力信号レジスタ”
を参照し、他局“制御装置”への出力は“出力制御レジ
スタ”を更新すればよいことから、“仮想共有メモリ構
成情報”と“入出力変換情報”を該当のシステム構成に
応じて設定すれば、システム構成が異なる場合でも制御
プログラム中では同一の“入力信号レジスタ”アドレス
や同一の“出力信号レジスタ”アドレスを使ってプログ
ラムを構築できることになる。

【０００８】

【実施例】以下、本発明の実施例を図に基づいて説明す
る。図１は第１実施例に係る制御装置の概念ブロック
図、図２はシステム構成図、図３は伝送制御部の概略フ
ロー図であり、図４、図５、図６はその詳細部分フロー
図である。図に示されるようにシステム全体を見ると、
共通の伝送路１に複数台の制御装置１０ａ，１０ｂ，・
・・，１０ｃが分散配置されており、各制御装置内で仮
想共有メモリエリア４ａ，４ｂ，・・・，４ｃが管理さ
れている。これら仮想共有メモリエリアにおいては、＃
１局制御装置４ａから送信される出力信号は＃２局制御
装置４ｂ，・・・、＃ｎ局制御装置４ｃの各局に伝送さ
れ仮想共有メモリの先頭に書き込まれる。＃２局制御装
置４ｂの送信する出力信号が＃１局制御装置４ａ，・・
・，＃ｎ局制御装置４ｃの各局に伝送され、＃１局制御
装置４ａの出力信号に続くエリアに書き込まれる。以下
同様にして＃ｎ局制御装置４ｃの送信する出力信号が＃
１局制御装置４ａ、＃２局制御装置４ｂ，・・・の各局
に伝送され仮想共有メモリの最後に書き込まれ、これら
の動作がサイクリックに実行され各局の仮想共有メモリ
が同一のメモリイメージに保たれている。

【０００９】各制御装置の内部には、図１に示すように
伝送制御部２と実行制御部３があり、メモリ中には、仮
想共有メモリエリア４、仮想共有メモリ構成情報５、入
出力変換情報６、入力信号レジスタ７、出力信号レジス
タ８、制御プログラムＰ１，Ｐ２がある。制御プログラ
ムは該制御装置固有の制御を実行するためにシステムユ
ーザによりプログラミングされたものであり、実行制御
部３によりタスク／プロセスとして実行されているもの
とする。本発明においては、これら制御プログラム内で
他の制御装置の出力信号を参照する際は、入力信号レジ
スタ７を通して読み出し、他の制御装置に通知すべき出
力信号がある場合は出力信号レジスタ８を通して書き込
むようプログラムされている。一方、伝送制御部２で
は、図３に示すようなフローで処理が行われており、こ
れにより仮想共有メモリエリアの更新、入力信号レジス
タの更新および出力信号レジスタの伝送路への送信が仮
想共有メモリ構成情報５と入出力変換情報６に基づき実
行されている。

【００１０】図３では伝送制御部２の処理フロー例とし
てトークンパッシングにて送信権を制御している場合の
例を示している。これによれば、伝送制御部２では通常
はデータ受信待ち（２０）となっており、データの受信
があった場合はそれが自局宛のトークンであるか判定し
（２１）、真であれば送信権を獲得したので図４に示す
データ送信処理（２２）を実行し、次局にトークンを渡
した後（２３）、入力信号レジスタの更新タイミングで
あれば（２４）、図６に示す入力信号レジスタ更新処理
を実行する。また、判定処理（２１）にて受信したデー
タが＃ｉ（ｉ＝１〜ｎ）の送信した出力信号の情報であ
れば（２６）、図５に示す＃ｉ局出力信号受信処理（２
７）を実行し判定処理（２４）に移る。判定処理（２
４）の中の入力信号レジスタの更新タイミングは、制御
装置の特徴によって種々あり得るが、代表的な例として
は、処理（２７）の＃ｉ局出力信号受信処理後毎回でも
よいが、実行制御部の持つ所定の実行サイクルもしくは
周期タイマのタイムアウト等である。

【００１１】データ送信処理（２２）については、図４
に詳細フローを示しているが、これによると、まず出力
信号レジスタを読み出し、これを全制御装置に送信し
（３０）、次に仮想共有メモリ構成情報５に基づき仮想
共有メモリエリア上の自局出力信号の格納アドレスを求
め（３１）、該当エリアに処理（３０）にて送信したの
と同一の自局出力信号レジスタの情報を書き込む（３
２）。また、＃ｉ局出力信号受信処理（２７）について
は、図５に詳細フローを示しているが、これによると、
まず受信データを一時バッファに保持しておき（４
０）、仮想共有メモリ構成情報５に基づき仮想共有メモ
リ上の受信データの格納アドレスを求め（４１）、ここ
にバッファリングされている＃ｉ局制御装置の出力信号
を書き込む（４２）。

【００１２】入力信号レジスタの更新処理については、
図６に示す通りであるが、図１に示す入出力変換情報６
内の入力信号レジスタと展開された指定局の指定された
出力信号レジスタオフセット値の対応情報を元に、対応
する情報を仮想共有メモリ上から読み込み、入力信号レ
ジスタに書き込むものである。始めに、入出力変換情報
６内の処理ＩＮＤＥＸ値：ｘの初期化を行い（５０）、
ｘ件目の処理として、入出力変換情報６のｘ件目の各情
報を取り出し（５３）、この中の出力局番号〔ｘ−１〕
から仮想共有メモリ構成情報５に基づき、同局に対応す
る出力信号情報の仮想共有メモリ上の格納先頭アドレス
を求め（５４）、このアドレスに（出力レジスタ〔ｘ−
１〕−１）を加えたアドレスにある仮想共有メモリ上の
同局の同出力信号情報を取り出し、これを入力レジスタ
〔ｘ−１〕の示す入力信号レジスタに格納する。このｘ
を順次更新しながら（５２）、全件終了するまで（５
１）上記の通りに入出力変換情報を処理していく。

【００１３】図７に、入出力変換情報の他の実施例を示
す。この第２実施例では、入出力変換情報としてデータ
タイプ、入力ビット位置、出力ビット位置の情報が第１
実施例における入出力変換情報６に追加されている。こ
こで、データタイプとしてワードデータ（１６ビッ
ト）：“Ｗ”を選択した場合は第１実施例と全く同様の
動作となるが、ビットデータ：“Ｂ”であった場合は、
図６の入出力信号レジスタ更新フローにおいて処理５５
における入力信号レジスタへの格納処理に違いが起き
る。この場合のフローを図８に示す。図にも示す通り、
第２実施例では仮想共有メモリ上のデータを出力ビット
位置で示されるビット情報０／１のみを判定（６０）
し、書き込むべき入力信号レジスタの該当ワードの中で
入力ビット位置で示されるビットのみを更新する（６
０，６１）。このとき同一ワード内の他のビットは一切
影響を受けないようにビット操作を行っている（５７，
５８，５９，６１，６２）。これにより、ビット単位で
の信号の再配置を実現している。

【００１４】

【発明の効果】以上のべたように、本発明によれば、シ
ステムユーザによりプログラミングされる制御プログラ
ムは、その中で他の制御装置の出力信号を参照する際
は、入力信号レジスタを通して読み出し、他の制御装置
に通知すべき出力信号がある場合は出力信号レジスタを
通して書き込むようプログラムできるので、仮想共有メ
モリ構成情報と入出力変換情報を該当のシステム構成に
応じて設定することにより、システム構成が異なる場合
でも制御プログラム中では同一の“入力信号レジスタ”
アドレスや同一の“出力信号レジスタ”アドレスを使っ
てプログラムを構築できることになる。さらに、一旦構
築したシステムの構成に変更が起こり、局番号が変化し
たり制御装置の削除や追加等が発生した場合でも、仮想
共有メモリ構成情報と入出力変換情報を変更するだけ
で、制御プログラム中にコーディングされている入／出
力信号レジスタのアドレスを修正する必要がなくなるた
め、このような分散型の制御システムにおいてシステム
の装置構成の違いによらず類似機能の制御プログラムを
共通に設計することが可能となる。

【００１５】また、請求項２記載の発明においては、ビ
ット単位にて、他局出力信号を並び替え、入力信号レジ
スタに抽出可能となるため、システム中、操作スイッチ
等のディスクリート入力機器からの信号の再配置が可能
となり、これらの機器の接続構成の違いによらない制御
プログラムの共通設計が実現可能となる。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示す制御装置内の概念
ブロック図である。

【図２】 第１実施例の仮想共有メモリ方式の分散型制
御システムの構成図である。

【図３】 第１実施例の伝送制御部の概略フロー図であ
る。

【図４】 第１実施例の伝送制御部内データ送信フロー
図である。

【図５】 第１実施例の＃ｉ局制御装置の出力信号受信
フロー図である。

【図６】 第１実施例の入力信号レジスタ更新フロー図
である。

【図７】 第２実施例を示す入出力変換情報の構成図で
ある。

【図８】 第２実施例における入力信号レジスタ更新フ
ロー図である。

【図９】 従来例を示す仮想共有メモリ方式の発展型の
ブロック図である。

【図１０】 図９の従来例における制御装置内の概念ブ
ロック図である。

【符号の説明】

１ 伝送路、２ 伝送制御部、３ 実行制御部、４ 仮
想共有メモリエリア、５仮想共有メモリ構成情報、６
入出力変換情報、７ 入力信号レジスタ、８出力信号レ
ジスタ、１０ 制御装置、Ｐ１，Ｐ２ 制御プログラム

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通の伝送路１を介して複数の制御装置
   間１０で信号の授受を行う分散型制御システムであっ
   て、前記各制御装置１０に、制御プログラムを保持、実
   行する実行制御部３と、通信手順を管理する伝送制御部
   ２と、全制御装置の出力信号を保持、管理する仮想共有
   メモリエリア４と、前記実行制御部３内で制御プログラ
   ムが他の制御装置からの出力信号を参照するための入力
   信号レジスタ７と、前記実行制御部２内で制御プログラ
   ムが他の制御装置に信号を通知するための出力信号レジ
   スタ８と、全制御装置およびその出力信号数に基づく仮
   想共有メモリエリア構成情報５と、前記仮想共有メモリ
   エリア４上の各制御装置の各出力信号と前記入力信号レ
   ジスタ７との対応を示した入出力変換情報６とを具備
   し、かつ、前記伝送制御部２が、前記出力信号レジスタ
   ８の情報を伝送路１を通し他の全制御装置に伝送すると
   共に、全制御装置の出力信号レジスタ８の情報を前記仮
   想共有メモリエリア構成情報５に基づき自装置内の仮想
   共有メモリエリア４に格納することにより全制御装置間
   の仮想共有メモリエリア４のイメージを共通に管理する
   構成の分散型制御システムにおいて、 前記伝送制御部２はさらに、前記入出力変換情報６に基
   づき仮想共有メモリエリア４中の任意の制御装置の任意
   の出力信号を自制御装置の入力信号レジスタ７に任意に
   割り付けを行う手段を備え、前記実行制御部３の制御プ
   ログラム中で、これら入力信号レジスタ７、出力信号レ
   ジスタ８を参照、更新するステップを有していることを
   特徴とする分散型制御システム。
2. 【請求項２】 入出力変換情報６として、データタイ
   プ、入力ビット位置、出力ビット位置の情報を有し、伝
   送制御部２により更新すべきデータとしてビットデータ
   が指定された場合、仮想共有メモリエリア４上のデータ
   を出力ビット位置で示されるビット情報のみを判定し、
   書き込むべき入力信号レジスタ７の該当ワードの中で入
   力ビット位置で示されるビットのみを更新する手段を備
   えた請求項１記載の分散型制御システム。