JPH08222531A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH08222531A JPH08222531A JP4912195A JP4912195A JPH08222531A JP H08222531 A JPH08222531 A JP H08222531A JP 4912195 A JP4912195 A JP 4912195A JP 4912195 A JP4912195 A JP 4912195A JP H08222531 A JPH08222531 A JP H08222531A
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Abstract
(57)【要約】
【目的】 半導体基板を切断してチップにする際、結晶
の欠けやクラックの発生を防止し、収率の向上を図り、
併せてダイシングブレードの性能低下を抑制すること。 【構成】 電極を備えたＰＮ接合型半導体基板を表面か
ら裏面に向けて切断して素子にする際に、裏面側電極の
切断部に電極を形成しないストリート部を設け、かつ切
断におけるダイシングブレードの先端の位置を裏面電極
と同等ないしそれより上にして切断することからなる半
導体素子の製造方法。
の欠けやクラックの発生を防止し、収率の向上を図り、
併せてダイシングブレードの性能低下を抑制すること。 【構成】 電極を備えたＰＮ接合型半導体基板を表面か
ら裏面に向けて切断して素子にする際に、裏面側電極の
切断部に電極を形成しないストリート部を設け、かつ切
断におけるダイシングブレードの先端の位置を裏面電極
と同等ないしそれより上にして切断することからなる半
導体素子の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、さらに詳しくは半導体基板から個々の素子に切断
分離する際に裏面の結晶の欠けを防止し、収率を向上さ
せた半導体素子の製造方法に関する。
関し、さらに詳しくは半導体基板から個々の素子に切断
分離する際に裏面の結晶の欠けを防止し、収率を向上さ
せた半導体素子の製造方法に関する。
【０００２】
【従来の技術】半導体を用いた素子、例えば発光素子
は、一般的に発光ダイオード（以下ＬＥＤと略す）と呼
ばれている。例えばＩＩＩ−Ｖ族化合物半導体を用いた
ＬＥＤでは、ＧａＰ、ＧａＡｓＰ、ＧａＡｓ、ＧａＡｌ
Ａｓが用いられている。ＬＥＤとして機能するためには
それら化合物半導体の表面であるＰ−側、Ｎ−側それぞ
れにオーミック接合を有する金属性の電極を形成しなけ
ればならない。発光素子は基板上にＰＮ接合した半導体
発光基板（エピタキシャルウェーハ）を切断刃（ブレー
ド）を用い、各チップに切断（ダイシング）し、分離す
ることによりつくられる。
は、一般的に発光ダイオード（以下ＬＥＤと略す）と呼
ばれている。例えばＩＩＩ−Ｖ族化合物半導体を用いた
ＬＥＤでは、ＧａＰ、ＧａＡｓＰ、ＧａＡｓ、ＧａＡｌ
Ａｓが用いられている。ＬＥＤとして機能するためには
それら化合物半導体の表面であるＰ−側、Ｎ−側それぞ
れにオーミック接合を有する金属性の電極を形成しなけ
ればならない。発光素子は基板上にＰＮ接合した半導体
発光基板（エピタキシャルウェーハ）を切断刃（ブレー
ド）を用い、各チップに切断（ダイシング）し、分離す
ることによりつくられる。
【０００３】発光基板の表面電極と裏面電極は各々独立
にパターンを形成するという簡便な方法が一般的に行わ
れており、そのため、裏面電極のパターンは表面電極に
合っていなくてもよいが、チップに分離した場合にでき
るだけ均一になるよう細かなパターンを散りばめるよう
工夫している。しかし、基板から完全に個々の素子に分
離する場合、裏面電極を完全に切断しないと、隣接する
電極と電極が分離できずアライメントが乱れ、オートダ
イボンダーなどで自動的にチップを認識し、ダイボンデ
ィングする場合に自動でマウントできないというような
問題を生じる。そのため一般にダイシングの際は、電極
部までを完全に分離できるようにブレードの先端高さを
素子裏面より深く設定し完全に分離するフルダイシング
の方法が行われている。
にパターンを形成するという簡便な方法が一般的に行わ
れており、そのため、裏面電極のパターンは表面電極に
合っていなくてもよいが、チップに分離した場合にでき
るだけ均一になるよう細かなパターンを散りばめるよう
工夫している。しかし、基板から完全に個々の素子に分
離する場合、裏面電極を完全に切断しないと、隣接する
電極と電極が分離できずアライメントが乱れ、オートダ
イボンダーなどで自動的にチップを認識し、ダイボンデ
ィングする場合に自動でマウントできないというような
問題を生じる。そのため一般にダイシングの際は、電極
部までを完全に分離できるようにブレードの先端高さを
素子裏面より深く設定し完全に分離するフルダイシング
の方法が行われている。
【０００４】この方法を図４に示す。図において１はワ
イヤーボンディング用表面電極、２はダイボンディング
用裏面電極で、これらは半導体発光基板３に接合されて
いる。この基板を粘着テープ６等に固定し、ブレード５
により電極２までダイシングして素子とする。得られた
素子を図５の平面図、図６の断面図に示す。この図では
基板３はＧａＡｌＡｓのＮ型エピタキシャル層（上部ク
ラッド層）３１、ＧａＡｌＡｓのＰ型エピタキシャル層
（活性層）３２、ＧａＡｌＡｓのＰ型エピタキシャル層
（下部クラッド層）３３、およびＧａＡｓのＰ型基板
（Ｚｎドープ）３４から構成されている場合を示す。し
かし、この方法ではブレードの先端の位置を素子裏面よ
り深めにセットされているため、結晶に過大な応力がか
かり、裏面の結晶部が欠ける、またはクラックが入ると
いう問題が生じ、歩留まりの低下を招いている。また、
半導体発光基板を固定する粘着性のテープは、ダイシン
グに使用されるダイヤモンドブレードを著しく摩耗させ
ブレード寿命を短命化する弊害があり、かつテープの樹
脂分がダイヤモンド砥粒を目詰まりさせ切削性を損なう
という問題があった。
イヤーボンディング用表面電極、２はダイボンディング
用裏面電極で、これらは半導体発光基板３に接合されて
いる。この基板を粘着テープ６等に固定し、ブレード５
により電極２までダイシングして素子とする。得られた
素子を図５の平面図、図６の断面図に示す。この図では
基板３はＧａＡｌＡｓのＮ型エピタキシャル層（上部ク
ラッド層）３１、ＧａＡｌＡｓのＰ型エピタキシャル層
（活性層）３２、ＧａＡｌＡｓのＰ型エピタキシャル層
（下部クラッド層）３３、およびＧａＡｓのＰ型基板
（Ｚｎドープ）３４から構成されている場合を示す。し
かし、この方法ではブレードの先端の位置を素子裏面よ
り深めにセットされているため、結晶に過大な応力がか
かり、裏面の結晶部が欠ける、またはクラックが入ると
いう問題が生じ、歩留まりの低下を招いている。また、
半導体発光基板を固定する粘着性のテープは、ダイシン
グに使用されるダイヤモンドブレードを著しく摩耗させ
ブレード寿命を短命化する弊害があり、かつテープの樹
脂分がダイヤモンド砥粒を目詰まりさせ切削性を損なう
という問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、上記問題点
を解決するためのもので、半導体基板を個々の素子に切
断分離する際の裏面の結晶部の欠けやクラックの発生を
防止し、収率を向上させた半導体素子の製造方法を提供
するものである。
を解決するためのもので、半導体基板を個々の素子に切
断分離する際の裏面の結晶部の欠けやクラックの発生を
防止し、収率を向上させた半導体素子の製造方法を提供
するものである。
【０００６】
【課題を解決するための手段】本発明者は前記課題を解
決すべく鋭意研究した結果本発明に到達したもので、そ
の特徴はＰ型半導体とＮ型半導体が接合し、表面及び裏
面に電極を備えたＰＮ接合型半導体基板を表面から裏面
に向けて切断して半導体素子を製造する方法において、
裏面電極の切断部分に電極を形成しないストリート部を
設け、かつダイシングブレードの先端の位置を裏面の電
極の位置と同等ないしそれより上にして切断することに
ある。
決すべく鋭意研究した結果本発明に到達したもので、そ
の特徴はＰ型半導体とＮ型半導体が接合し、表面及び裏
面に電極を備えたＰＮ接合型半導体基板を表面から裏面
に向けて切断して半導体素子を製造する方法において、
裏面電極の切断部分に電極を形成しないストリート部を
設け、かつダイシングブレードの先端の位置を裏面の電
極の位置と同等ないしそれより上にして切断することに
ある。
【０００７】本発明で使用する半導体ウェーハは、例え
ばＧａＡｓ、ＧａＰなど通常使用されている発光ダイオ
ード用半導体基板にＰ型半導体やＮ型半導体を成長させ
てＰＮ接合を形成された発光ダイオード用エピタキシャ
ルウェーハを使用する。ＬＥＤの構造としては、通常の
ＬＥＤで利用されるＧａＡｓやＧａＰのホモ接合やＧａ
ＡｌＡｓ／ＧａＡｓのようなヘテロ接合でも適用上問題
はない。通常は裏面側に、ＧａＡｓやＧａＰ基板側がく
るように結晶を配置したものを使用するが、ＧａＡｓ基
板を除去しエピタキシャル層のみからなるウェーハを製
作し使用しても良い。エピタキシャルの成長法は液相エ
ピタキシャル成長法がコスト的に最適であるが、ハライ
ド系の気相エピや、有機金属を利用したいわゆるＭＯＣ
ＶＤ法やＭＢＥ法で作成されたＬＥＤでも利用できる。
以上の例は、発光ダイオードの場合であるが、本発明の
方法はその他発光ダイオード以外の半導体素子を製造す
る場合にも適用可能である。
ばＧａＡｓ、ＧａＰなど通常使用されている発光ダイオ
ード用半導体基板にＰ型半導体やＮ型半導体を成長させ
てＰＮ接合を形成された発光ダイオード用エピタキシャ
ルウェーハを使用する。ＬＥＤの構造としては、通常の
ＬＥＤで利用されるＧａＡｓやＧａＰのホモ接合やＧａ
ＡｌＡｓ／ＧａＡｓのようなヘテロ接合でも適用上問題
はない。通常は裏面側に、ＧａＡｓやＧａＰ基板側がく
るように結晶を配置したものを使用するが、ＧａＡｓ基
板を除去しエピタキシャル層のみからなるウェーハを製
作し使用しても良い。エピタキシャルの成長法は液相エ
ピタキシャル成長法がコスト的に最適であるが、ハライ
ド系の気相エピや、有機金属を利用したいわゆるＭＯＣ
ＶＤ法やＭＢＥ法で作成されたＬＥＤでも利用できる。
以上の例は、発光ダイオードの場合であるが、本発明の
方法はその他発光ダイオード以外の半導体素子を製造す
る場合にも適用可能である。
【０００８】電極の材質としては、オーミック特性が得
られるものであればどのような材質のものでも利用でき
るが、化合物半導体の場合は、Ｎ側のオーミックコンタ
クト用としては、ＡｕＧｅ、ＡｕＧｅＮｉが、Ｐ側のオ
ーミックコンタクト用としてはＡｕＺｎ、ＡｕＢｅ等の
Ａｕ系合金が一般的に使用できる。ウェーハへの電極の
成膜方法は真空蒸着法が一般的であるがスッパタ法によ
っても良い。電極のパターン形成は感光性樹脂を用いた
フォトリソグラフィ法がパターン精度が高く最適である
がメタルマスク等のマスキング法でもその効果は損なわ
れない。
られるものであればどのような材質のものでも利用でき
るが、化合物半導体の場合は、Ｎ側のオーミックコンタ
クト用としては、ＡｕＧｅ、ＡｕＧｅＮｉが、Ｐ側のオ
ーミックコンタクト用としてはＡｕＺｎ、ＡｕＢｅ等の
Ａｕ系合金が一般的に使用できる。ウェーハへの電極の
成膜方法は真空蒸着法が一般的であるがスッパタ法によ
っても良い。電極のパターン形成は感光性樹脂を用いた
フォトリソグラフィ法がパターン精度が高く最適である
がメタルマスク等のマスキング法でもその効果は損なわ
れない。
【０００９】次に図１に基づいて本発明のダイシング方
法を説明する。図１において、図４と同じものは同一番
号で示す（他の図についても同様）。図１で４が切断部
における電極のない部分、即ちストリート部で、その幅
がＤで示されている。ストリート幅Ｄは基本的には素子
を分離した際に左右、前後の素子が電極を介して繋がっ
ていなければよく、最少１μｍ位から使用でき、またあ
まり大きいと電極面積が小さくなるので６０μｍ位まで
が適当である。そしてこの範囲の中でブレードの幅やそ
の先端位置との関係で適正なストリート幅が選ばれるが
一般的には３０〜５０μｍが特に好ましい。
法を説明する。図１において、図４と同じものは同一番
号で示す（他の図についても同様）。図１で４が切断部
における電極のない部分、即ちストリート部で、その幅
がＤで示されている。ストリート幅Ｄは基本的には素子
を分離した際に左右、前後の素子が電極を介して繋がっ
ていなければよく、最少１μｍ位から使用でき、またあ
まり大きいと電極面積が小さくなるので６０μｍ位まで
が適当である。そしてこの範囲の中でブレードの幅やそ
の先端位置との関係で適正なストリート幅が選ばれるが
一般的には３０〜５０μｍが特に好ましい。
【００１０】本発明はこのように電極にストリート部を
設けると共に切断する際のブレード先端が電極２より下
にならない、即ちテープ６に達しないようにしなければ
ならない。むしろブレードの切込みをできるだけ浅くし
て結晶の欠け等を防止するためには基板を完全に分離せ
ず、わずかに繋がった状態の方が好ましい。そしてスト
リート部が設けられておれば、基板３は完全に切断され
ていなくてもテープを引き伸ばすことによって各素子に
分離することが可能である。しかし切断されていない部
分が長いと分離に支障を来すので、図１に示すように電
極の基板との接合面２１とブレード５の先端との距離Ｈ
は最大１０μｍ程度とすることが好ましい。即ち本発明
ではブレードの先端は電極の裏面２２の位置から好まし
くは前記Ｈまでの範囲である。なお、電極の厚さは極め
て薄いので実際には電極の両面の２１と２２間の距離は
殆ど考慮しなくともよい。
設けると共に切断する際のブレード先端が電極２より下
にならない、即ちテープ６に達しないようにしなければ
ならない。むしろブレードの切込みをできるだけ浅くし
て結晶の欠け等を防止するためには基板を完全に分離せ
ず、わずかに繋がった状態の方が好ましい。そしてスト
リート部が設けられておれば、基板３は完全に切断され
ていなくてもテープを引き伸ばすことによって各素子に
分離することが可能である。しかし切断されていない部
分が長いと分離に支障を来すので、図１に示すように電
極の基板との接合面２１とブレード５の先端との距離Ｈ
は最大１０μｍ程度とすることが好ましい。即ち本発明
ではブレードの先端は電極の裏面２２の位置から好まし
くは前記Ｈまでの範囲である。なお、電極の厚さは極め
て薄いので実際には電極の両面の２１と２２間の距離は
殆ど考慮しなくともよい。
【００１１】このようにブレードの先端の位置を可能な
範囲で高くし、基板にブレードを深く切込まないように
することにより、電極と基板の接合端面における欠けや
クラックを防止でき、かつブレードの切削性能の低下を
防止することができる。図２（平面図）、図３（断面
図）に本発明の一例の素子を示す。この例はストリート
部の幅をブレード幅より大きくした場合である。ストリ
ート部の形状は直線でも曲線を組み合わせたような如何
なる形状でも機能は損なわれない。また、左右、前後の
一部で隣接する素子が接続されていたとしても、その接
続距離がある限界以下（周長の約１０％以下）であれば
ダイシング後の拡大工程やダイボンディング時のチップ
ピックアップ工程で不都合を生じることはなく、効果は
保たれる。
範囲で高くし、基板にブレードを深く切込まないように
することにより、電極と基板の接合端面における欠けや
クラックを防止でき、かつブレードの切削性能の低下を
防止することができる。図２（平面図）、図３（断面
図）に本発明の一例の素子を示す。この例はストリート
部の幅をブレード幅より大きくした場合である。ストリ
ート部の形状は直線でも曲線を組み合わせたような如何
なる形状でも機能は損なわれない。また、左右、前後の
一部で隣接する素子が接続されていたとしても、その接
続距離がある限界以下（周長の約１０％以下）であれば
ダイシング後の拡大工程やダイボンディング時のチップ
ピックアップ工程で不都合を生じることはなく、効果は
保たれる。
【００１２】
【作用】本発明において、基板を個々の素子に分離する
際に、ブレード高さを素子の電極裏面より下には下がら
ない位置で切断することで、裏面結晶に加わる応力を緩
和し、裏面に入るクラックを防止するとともに、裏面電
極に切断方向に沿って電極のないストリートを形成し、
切断後各素子間の距離を拡大する際にアライメント不良
の原因となる電極を予め取り除いておくことで、拡大の
際のアライメント不良を防止することが可能となる。応
力が緩和される理由は、クラック等は基板を切断してい
る際に結晶が変形してブレードに当って発生すると考え
られ、ブレードの切込みを浅くし、好ましくは基板の切
断部が先端でわずかに繋がっている程度にすることによ
って変形が抑えられるものと推定される。
際に、ブレード高さを素子の電極裏面より下には下がら
ない位置で切断することで、裏面結晶に加わる応力を緩
和し、裏面に入るクラックを防止するとともに、裏面電
極に切断方向に沿って電極のないストリートを形成し、
切断後各素子間の距離を拡大する際にアライメント不良
の原因となる電極を予め取り除いておくことで、拡大の
際のアライメント不良を防止することが可能となる。応
力が緩和される理由は、クラック等は基板を切断してい
る際に結晶が変形してブレードに当って発生すると考え
られ、ブレードの切込みを浅くし、好ましくは基板の切
断部が先端でわずかに繋がっている程度にすることによ
って変形が抑えられるものと推定される。
【００１３】以下実施例により具体的に説明する。
【実施例】実施例としてＧａＡｌＡｓ発光ダイオード用
エピタキシャル基板にＬＥＤ素子を作った例を示す。エ
ピタキシャル基板は面方位（１００）、厚さ３５０μｍ
のＰ型ＧａＡｓ基板上に液相エピタキシャル法にてＺｎ
ドープＰ型ＧａＡｌＡｓ下部クラッド層を２０μｍ、そ
の上に活性層としてＺｎドープＰ型ＧａＡｌＡｓ層（１
μｍ）、ＴｅドープのＮ型ＧａＡｌＡｓ上部クラッド層
（４０μｍ）の順にエピタキシャル層を３層成長させて
作成した。その活性層のＡｌ混晶比は発光波長が６６０
ｎｍとなるようＡｌ0.35Ｇａ0.65Ａｓに調整した。その
他のエピタキシャル層は発光波長である６６０ｎｍに光
の吸収がないようＡｌ混晶比を０．５〜０．８の範囲に
設定した。エピタキシャル層を成長後、ＧａＡｓ基板を
ラッピングし、２８０μｍ厚の発光ダイオード用エピタ
キシャル基板を製作した。
エピタキシャル基板にＬＥＤ素子を作った例を示す。エ
ピタキシャル基板は面方位（１００）、厚さ３５０μｍ
のＰ型ＧａＡｓ基板上に液相エピタキシャル法にてＺｎ
ドープＰ型ＧａＡｌＡｓ下部クラッド層を２０μｍ、そ
の上に活性層としてＺｎドープＰ型ＧａＡｌＡｓ層（１
μｍ）、ＴｅドープのＮ型ＧａＡｌＡｓ上部クラッド層
（４０μｍ）の順にエピタキシャル層を３層成長させて
作成した。その活性層のＡｌ混晶比は発光波長が６６０
ｎｍとなるようＡｌ0.35Ｇａ0.65Ａｓに調整した。その
他のエピタキシャル層は発光波長である６６０ｎｍに光
の吸収がないようＡｌ混晶比を０．５〜０．８の範囲に
設定した。エピタキシャル層を成長後、ＧａＡｓ基板を
ラッピングし、２８０μｍ厚の発光ダイオード用エピタ
キシャル基板を製作した。
【００１４】そのエピタキシャル基板のＮ型ＧａＡｌＡ
ｓ上部クラッド層表面にＡｕ／Ｔｉ／ＡｕＧｅＮｉ（厚
さはそれぞれ１００００Å／３０００Å／６０００Å）
電極を蒸着法で形成し、Ｐ型のＧａＡｓ基板表面にはＡ
ｕＢｅ（厚さは６０００Å）電極を蒸着法で形成した。
それをＮ2 雰囲気下４２０℃で５分間アロイングをして
オーミック電極を形成した。Ｎ側の電極は直径１３０μ
ｍφの領域をフォトリソグラフィーによりレジスト材で
保護し、上記領域以外の領域をエッチング法で除去する
ことで形成した。電極は３００μｍ×３００μｍの間隔
（中心間距離）でウェーハ全面に形成した。裏面となる
Ｐ側の電極には、切断ラインに合わせて４０μｍ幅のス
トリートを上記同様フォトリソグラフィー法により形成
した。そのウェーハを図１に示すように厚さ８０μｍの
粘着性のテープ６に固定し、ダイシングソーにて、ダイ
ヤモンドブレード５（幅２５μｍ）を用いて切断し、Ｌ
ＥＤ素子を形成した。ブレードの先端位置の設定はブレ
ードが素子の裏面より下に入らないようにテープの裏面
から８５μｍの高さ、即ち電極より上５μｍとした。切
断後の素子の構造を図２、図３に示す。このテープを拡
大機にセットし、７０℃に加熱保持しながらテープを四
方に引き延ばし、Ｏリングで固定後テープの両側を切断
して、テープ上に素子が５００μｍ間隔で配列するよう
にした。
ｓ上部クラッド層表面にＡｕ／Ｔｉ／ＡｕＧｅＮｉ（厚
さはそれぞれ１００００Å／３０００Å／６０００Å）
電極を蒸着法で形成し、Ｐ型のＧａＡｓ基板表面にはＡ
ｕＢｅ（厚さは６０００Å）電極を蒸着法で形成した。
それをＮ2 雰囲気下４２０℃で５分間アロイングをして
オーミック電極を形成した。Ｎ側の電極は直径１３０μ
ｍφの領域をフォトリソグラフィーによりレジスト材で
保護し、上記領域以外の領域をエッチング法で除去する
ことで形成した。電極は３００μｍ×３００μｍの間隔
（中心間距離）でウェーハ全面に形成した。裏面となる
Ｐ側の電極には、切断ラインに合わせて４０μｍ幅のス
トリートを上記同様フォトリソグラフィー法により形成
した。そのウェーハを図１に示すように厚さ８０μｍの
粘着性のテープ６に固定し、ダイシングソーにて、ダイ
ヤモンドブレード５（幅２５μｍ）を用いて切断し、Ｌ
ＥＤ素子を形成した。ブレードの先端位置の設定はブレ
ードが素子の裏面より下に入らないようにテープの裏面
から８５μｍの高さ、即ち電極より上５μｍとした。切
断後の素子の構造を図２、図３に示す。このテープを拡
大機にセットし、７０℃に加熱保持しながらテープを四
方に引き延ばし、Ｏリングで固定後テープの両側を切断
して、テープ上に素子が５００μｍ間隔で配列するよう
にした。
【００１５】
【表１】 ＊Ｈがマイナスは電極と素子の接合面より下にあることを示す。
【００１６】表１は、その試料のダイシングにより裏面
欠け及びアライメントの各特性不良率を示したものであ
る。比較のため、本発明の裏面電極にその電極の下２０
μｍまで切断を施した例（Ｎｏ．２）と、裏面の全面に
電極を形成し、ストリート部を設けないで本発明と同じ
ように切断した例（Ｎｏ．３）、同様にストリート部を
設けない裏面電極に切込みを電極の下２０μｍまで切断
した例（Ｎｏ．４）も合わせて示す。切断深さを本発明
の範囲で管理した場合には、裏面結晶の欠けは本発明と
同程度であるが、電極が完全に分離されておらず隣接す
る素子が分離されなかったり、分離されていたとしても
素子と素子の間隔が一定とならないためにアライメント
の不良が多発した。単に裏面電極にストリートを形成し
た場合には、従来のテープへ２０μｍ切込むという条件
で行うと明らかに結晶の欠けが発生することがわかる。
以上の通り、本発明が従来の方法に比べ、格段に発光素
子の歩留まりの向上に効果のあることが明らかとなっ
た。また、本発明においては粘着テープを切断せずに済
むため、ブレードの摩耗量を低減することができ、ブレ
ード寿命を約２倍に延ばすことが可能となった。
欠け及びアライメントの各特性不良率を示したものであ
る。比較のため、本発明の裏面電極にその電極の下２０
μｍまで切断を施した例（Ｎｏ．２）と、裏面の全面に
電極を形成し、ストリート部を設けないで本発明と同じ
ように切断した例（Ｎｏ．３）、同様にストリート部を
設けない裏面電極に切込みを電極の下２０μｍまで切断
した例（Ｎｏ．４）も合わせて示す。切断深さを本発明
の範囲で管理した場合には、裏面結晶の欠けは本発明と
同程度であるが、電極が完全に分離されておらず隣接す
る素子が分離されなかったり、分離されていたとしても
素子と素子の間隔が一定とならないためにアライメント
の不良が多発した。単に裏面電極にストリートを形成し
た場合には、従来のテープへ２０μｍ切込むという条件
で行うと明らかに結晶の欠けが発生することがわかる。
以上の通り、本発明が従来の方法に比べ、格段に発光素
子の歩留まりの向上に効果のあることが明らかとなっ
た。また、本発明においては粘着テープを切断せずに済
むため、ブレードの摩耗量を低減することができ、ブレ
ード寿命を約２倍に延ばすことが可能となった。
【００１７】
【発明の効果】以上述べたように、本発明によれば、半
導体基板の裏面電極にストリート部を形成し、これをダ
イシングして素子にする際に、ブレードの先端位置を電
極より下にならないようにすることにより、結晶の欠け
やクラックを防止でき、かつ各素子のアライメント不良
が生ずることがないなど優れた効果を有する。さらにブ
レード寿命も従来より格段に延ばすことができ、生産性
を高めることが可能となる。
導体基板の裏面電極にストリート部を形成し、これをダ
イシングして素子にする際に、ブレードの先端位置を電
極より下にならないようにすることにより、結晶の欠け
やクラックを防止でき、かつ各素子のアライメント不良
が生ずることがないなど優れた効果を有する。さらにブ
レード寿命も従来より格段に延ばすことができ、生産性
を高めることが可能となる。
【図１】本発明によるダイシング状態を示す断面図であ
る。
る。
【図２】本発明の方法により得られたＬＥＤ素子の平面
図である。
図である。
【図３】同上の断面図である。
【図４】従来法によるダイシング状態を示す断面図であ
る。
る。
【図５】従来法によって得られたＬＥＤ素子の平面図で
ある。
ある。
【図６】同上の断面図である。
１ ワイヤーボンディング用表面電極 ２ ダイボンディング用裏面電極 ３ 半導体基板 ３１ ＧａＡｌＡｓ Ｎエピタキシャル層（上部クラッ
ド層） ３２ ＧａＡｌＡｓ Ｐエピタキシャル層（活性層） ３３ ＧａＡｌＡｓ Ｐエピタキシャル層（下部クラッ
ド層） ３４ ＧａＡｓ Ｐ型基板（Ｚｎドープ） ４ 裏面電極ストリート部 ５ ダイシング用ダイヤモンドブレード ６ 粘着テープ
ド層） ３２ ＧａＡｌＡｓ Ｐエピタキシャル層（活性層） ３３ ＧａＡｌＡｓ Ｐエピタキシャル層（下部クラッ
ド層） ３４ ＧａＡｓ Ｐ型基板（Ｚｎドープ） ４ 裏面電極ストリート部 ５ ダイシング用ダイヤモンドブレード ６ 粘着テープ
Claims (4)
- 【請求項１】 Ｐ型半導体とＮ型半導体が接合し、表面
及び裏面に電極を備えたＰＮ接合型半導体基板を表面か
ら裏面に向けて切断して半導体素子を製造する方法にお
いて、裏面電極の切断部分に電極を形成しないストリー
ト部を設け、かつダイシングブレードの先端の位置を裏
面の電極の位置と同等ないしそれより上にして切断する
ことを特徴とする半導体素子の製造方法。 - 【請求項２】 半導体基板を切断する際のダイシングブ
レードの先端の位置を裏面電極と同等の位置から裏面電
極と前記基板の接合面の上１０μｍまでの範囲とする請
求項１記載の半導体素子の製造方法。 - 【請求項３】 ダイシングブレードの先端の位置を裏面
電極の位置より上にして切断後各素子が切断部でわずか
に繋がっているようにして切断することを特徴とする請
求項１又は２記載の半導体素子の製造方法。 - 【請求項４】 ストリート幅を１〜６０μｍとする請求
項１〜３のいずれかに記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912195A JPH08222531A (ja) | 1995-02-14 | 1995-02-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912195A JPH08222531A (ja) | 1995-02-14 | 1995-02-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222531A true JPH08222531A (ja) | 1996-08-30 |
Family
ID=12822240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4912195A Pending JPH08222531A (ja) | 1995-02-14 | 1995-02-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
-
1995
- 1995-02-14 JP JP4912195A patent/JPH08222531A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141135A (ja) * | 2006-12-05 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2020191371A (ja) * | 2019-05-21 | 2020-11-26 | 株式会社東芝 | 半導体装置の製造方法 |
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