JPH0822120B2 - Balance adjustment circuit - Google Patents
Balance adjustment circuitInfo
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- JPH0822120B2 JPH0822120B2 JP2168809A JP16880990A JPH0822120B2 JP H0822120 B2 JPH0822120 B2 JP H0822120B2 JP 2168809 A JP2168809 A JP 2168809A JP 16880990 A JP16880990 A JP 16880990A JP H0822120 B2 JPH0822120 B2 JP H0822120B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、チャンネル間のアンバランスを解消する為
のバランス調整回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a balance adjustment circuit for eliminating imbalance between channels.
（ロ）従来の技術 左右ステレオ信号を、それぞれ異なるチャンネルを用
いて伝送するステレオ装置においては、各チャンネルを
構成する回路や素子のバラツキ等により、アンバランス
を生じる場合がある。例えば、アナウンサの声は、左右
スピーカの中央に定位しなければならないが、前述の如
くチャンネル間にアンバランスが生じると、左又は右に
片寄った位置に定位し、聴感を損なう。(B) Conventional Technique In a stereo device that transmits left and right stereo signals by using different channels, imbalance may occur due to variations in circuits and elements forming each channel. For example, the announcer's voice must be localized at the center of the left and right speakers, but if imbalance occurs between the channels as described above, it is localized at a position that is offset to the left or right, impairing the sense of hearing.
その為、従来から、左右チャンネルのバランスを取る
為のバランス調整回路が提案され、使用に供されて来
た。第２図は、その様なバランス調整回路の一例を示す
もので、左入力端子（１）に印加される左ステレオ信号
は、左減衰回路（２）を介して左出力端子（３）に導出
される。また、右入力端子（４）に印加される右ステレ
オ信号は、右減衰回路（５）を介して右出力端子（６）
に導出される。しかして、左右出力端子（３）及び
（６）に得られる左右ステレオ信号のレベルは、検出回
路（７）で検出され、互いに比較される。そして、検出
回路（７）の出力端に左右ステレオ信号のレベル差に応
じた出力信号が発生する。前記出力信号は、保持回路
（８）で保持され、制御回路（９）に印加される。前記
制御回路（９）は、前記保持回路（８）の出力信号を受
け、左右減衰回路（２）及び（５）の減衰量を制御す
る。いま、アナウンサの声に相当する左右ステレオ信号
が左右入力端子（１）及び（４）に印加されたとすれ
ば、左右出力端子（３）及び（６）に等しいレベルの左
右ステレオ信号が発生しなければならないが、チャンネ
ル間にアンバランスがあると前記左右ステレオ信号のレ
ベルが等しく無くなる。例えば、左ステレオ信号のレベ
ルが右ステレオ信号のレベルよりも大の場合、検出回路
（７）から所定レベル以上の出力信号が発生し、保持回
路（８）を介して制御回路（９）に印加される。その
為、制御回路（９）から制御信号が発生し、左減衰回路
（２）の減衰量を大とし、バランス調整を行なう。左ス
テレオ信号のレベルが右ステレオ信号のレベルよりも小
の場合、逆に制御回路（９）の出力信号により、右減衰
回路（５）の減衰量が大になる。Therefore, conventionally, a balance adjustment circuit for balancing the left and right channels has been proposed and used. FIG. 2 shows an example of such a balance adjusting circuit. The left stereo signal applied to the left input terminal (1) is led to the left output terminal (3) via the left attenuation circuit (2). To be done. Also, the right stereo signal applied to the right input terminal (4) passes through the right attenuation circuit (5) to the right output terminal (6).
Be derived to. Then, the levels of the left and right stereo signals obtained at the left and right output terminals (3) and (6) are detected by the detection circuit (7) and compared with each other. Then, an output signal corresponding to the level difference between the left and right stereo signals is generated at the output end of the detection circuit (7). The output signal is held by the holding circuit (8) and applied to the control circuit (9). The control circuit (9) receives the output signal of the holding circuit (8) and controls the attenuation amounts of the left and right attenuation circuits (2) and (5). Now, assuming that the left and right stereo signals corresponding to the voice of the announcer are applied to the left and right input terminals (1) and (4), the left and right stereo signals of the same level must be generated at the left and right output terminals (3) and (6). However, if there is an imbalance between the channels, the levels of the left and right stereo signals will not be equal. For example, when the level of the left stereo signal is higher than the level of the right stereo signal, an output signal of a predetermined level or higher is generated from the detection circuit (7) and applied to the control circuit (9) via the holding circuit (8). To be done. Therefore, a control signal is generated from the control circuit (9), the amount of attenuation of the left attenuation circuit (2) is increased, and balance adjustment is performed. When the level of the left stereo signal is lower than the level of the right stereo signal, conversely, the output signal of the control circuit (9) increases the attenuation amount of the right attenuation circuit (5).
（ハ）発明が解決しようとする課題 第２図のバランス調整回路は、全体がアナログ回路で
構成されており、検出回路（７）の出力信号を保持する
為の保持回路（８）が必須となる。しかして、前記保持
回路（８）は、図示の如くコンデンサ（10）と抵抗（1
1）及び（12）とによって構成されている為、検出回路
（７）の出力信号を長時間保持することが出来ない、と
いう問題があった。また、検出回路（７）の出力信号の
レベルが急激に変化すると、コンデンサ（10）の急速な
充放電が行なわれる為、ショック音が発生するという問
題があった。(C) Problem to be Solved by the Invention The balance adjustment circuit of FIG. 2 is entirely configured by an analog circuit, and a holding circuit (8) for holding the output signal of the detection circuit (7) is essential. Become. Then, the holding circuit (8) has a capacitor (10) and a resistor (1
Since it is composed of 1) and (12), there is a problem that the output signal of the detection circuit (7) cannot be held for a long time. Further, when the level of the output signal of the detection circuit (7) suddenly changes, the capacitor (10) is rapidly charged and discharged, which causes a shock noise.
（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、タイミン
グ信号を発生する手段と、方向信号を発生する手段と、
前記タイミング信号に応じて動作を開始する発振回路
と、該発振回路の出力信号にクロックとして前記方向信
号に応じた方向の計数を行なう計数回路と、該計数回路
の計数値をデコードするデコーダと、該デコーダの出力
信号に応じて各チャンネルを通過する信号を減衰する減
衰回路とを備える点を特徴とする。(D) Means for Solving the Problems The present invention has been made in view of the above points, and includes means for generating a timing signal, means for generating a direction signal, and
An oscillation circuit that starts operation in response to the timing signal, a counting circuit that counts in a direction corresponding to the direction signal using the output signal of the oscillation circuit as a clock, and a decoder that decodes the count value of the counting circuit, And an attenuator circuit for attenuating a signal passing through each channel according to an output signal of the decoder.
（ホ）作用 本発明に依れば、タイミング信号により発振回路の動
作を開始させ、調整のタイミングを定めている。また、
方向信号に応じて調整の方向を定めている。計数回路
は、前記発振回路の出力信号をクロックとし、方向信号
で定まる方向に、前記クロックを計数する。前記計数回
路の計数値は、デコーダによってデコードされ、デコー
ダの出力信号により減衰回路の減衰量が制御される。(E) Action According to the present invention, the operation of the oscillation circuit is started by the timing signal, and the adjustment timing is determined. Also,
The direction of adjustment is determined according to the direction signal. The counting circuit uses the output signal of the oscillation circuit as a clock and counts the clock in the direction determined by the direction signal. The count value of the counting circuit is decoded by the decoder, and the attenuation amount of the attenuation circuit is controlled by the output signal of the decoder.
（ヘ）実施例 第１図、本発明の一実施例を示す回路図で、（13）は
左ステレオ信号が印加される左入力端子、（14）は右ス
テレオ信号が印加される右入力端子、（15）は左ステレ
オ信号が導出される左出力端子、（16）は右ステレオ信
号が導出される右出力端子、（17）は左伝送路（チャン
ネル）に挿入された左減衰回路、（18）は右伝送路（チ
ャンネル）に挿入された右減衰回路、（19）は左右出力
端子（15）及び（16）にそれぞれ得られる左右ステレオ
信号のレベル比に応じた信号を発生する信号発生回路、
（20）は該信号発生回路（19）の出力信号レベルが所定
範囲内か否かを判別する判別回路、（21）は該判別回路
（20）から得られるタイミング信号に応じて動作する発
振回路、（22）は前記信号発生回路（19）の出力信号と
基準電圧Vrefとを比較し、方向信号を発生する比較回
路、（23）は該比較回路（22）の出力信号に応じて、ア
ップ信号又はダウン信号を発生するアップダウン回路、
（24）は前記発振回路（21）の出力信号をクロックと
し、前記アップダウン回路（23）の出力信号に応じた方
向の計数を行なう計数回路、及び（25）は該計数回路
（24）の計数値をデコードするデコーダである。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention. (13) is a left input terminal to which a left stereo signal is applied, and (14) is a right input terminal to which a right stereo signal is applied. , (15) is the left output terminal from which the left stereo signal is derived, (16) is the right output terminal from which the right stereo signal is derived, (17) is the left attenuation circuit inserted in the left transmission line (channel), ( 18) is a right attenuation circuit inserted in the right transmission line (channel), (19) is signal generation that generates signals according to the level ratio of the left and right stereo signals obtained at the left and right output terminals (15) and (16), respectively. circuit,
(20) is a discriminating circuit for discriminating whether or not the output signal level of the signal generating circuit (19) is within a predetermined range, and (21) is an oscillating circuit which operates according to a timing signal obtained from the discriminating circuit (20). , (22) compares the output signal of the signal generation circuit (19) with a reference voltage Vref and generates a direction signal, and (23) raises in response to the output signal of the comparison circuit (22). An up-down circuit that generates a signal or a down signal,
(24) is a counting circuit that counts in the direction according to the output signal of the up / down circuit (23) by using the output signal of the oscillation circuit (21) as a clock, and (25) is a counting circuit of the counting circuit (24). This is a decoder that decodes the count value.
いま、説明を簡単にする為、左右入力端子（13）及び
（14）に印加される信号を３種類、すなわち左ステレオ
信号のみの状態、右ステレオ信号のみの状態、左右ステ
レオ信号が略同レベルで印加される状態（センター信号
と称す）に限定する。To simplify the explanation, three types of signals are applied to the left and right input terminals (13) and (14), that is, the left stereo signal only state, the right stereo signal only state, and the left and right stereo signal levels are substantially the same. It is limited to a state (referred to as a center signal) applied by the above.
左入力端子（13）に左入力信号のみが印加される第１
の状態においては、信号発生回路（19）の出力端に基準
電圧Vrefよりも十分大なる出力信号が発生する。判別回
路（20）の基準電圧VAは、基準電圧Vrefよりも所定値大
なる値に設定され、基準電圧VBは基準電圧Vrefよりも所
定値小なる値に設定されているので、判別回路（20）は
入力信号がVAよりも大又はVBよりも小のとき「Ｈ」の出
力信号を、入力信号がVAとVBの間にあるとき「Ｌ」の出
力信号を発生する。しかして、信号発生回路（19）の出
力信号が基準電圧Vrefよりも十分大である場合、判別回
路（20）の出力は、「Ｈ」になり、発振回路（21）は動
作を開始しない。従って、計数回路（24）も計数を開始
せず、左右減衰回路（17）及び（18）は、非減衰状態と
なる。1st only left input signal is applied to the left input terminal (13)
In this state, an output signal sufficiently larger than the reference voltage Vref is generated at the output terminal of the signal generating circuit (19). The reference voltage V A of the discrimination circuit (20) is set to a value larger than the reference voltage Vref by a predetermined value, and the reference voltage V B is set to a value smaller than the reference voltage Vref by a predetermined value. (20) is an output signal of "H" when the small than the large or V B than the input signal V a, the input signal to generate an output signal of "L" when it is between V a and V B . Then, when the output signal of the signal generation circuit (19) is sufficiently higher than the reference voltage Vref, the output of the discrimination circuit (20) becomes "H" and the oscillation circuit (21) does not start operating. Therefore, the counting circuit (24) also does not start counting, and the left and right attenuating circuits (17) and (18) are in the non-attenuating state.
右入力端子（14）に右入力信号のみが印加される第２
の状態においては、信号発生回路（19）の出力端に基準
電圧Vrefよりも十分小なる出力信号が発生する。この場
合も、判別回路（20）の出力は「Ｈ」になり、発振回路
（21）が動作せず、左右減衰回路（17）及び（18）は非
減衰状態となる。The second input terminal where only the right input signal is applied to the right input terminal (14)
In this state, an output signal sufficiently smaller than the reference voltage Vref is generated at the output terminal of the signal generating circuit (19). Also in this case, the output of the discrimination circuit (20) becomes "H", the oscillation circuit (21) does not operate, and the left and right attenuation circuits (17) and (18) are in the non-attenuated state.
左右入力端子（13）及び（14）に略等しいレベルの左
右ステレオ信号が印加される第３の状態においては、信
号発生回路（19）の出力信号の値がVref近傍となる。そ
の為、判別回路（20）の出力信号は「Ｌ」になり、発振
回路（21）は動作を開始、その出力信号を計数回路（2
4）にクロックとして印加する。一方、信号発生回路（1
9）の出力信号は、比較回路（22）にも印加され、基準
電圧Vrefと比較される。いま、信号発生回路（19）の出
力信号が基準電圧Vrefよりも大であるとすれば、比較回
路（22）の出力は「Ｈ」になり、アップダウン回路（2
3）からアップ信号が発生し、計数回路（24）の計数方
向をアップ方向に定める。その為、計数回路（24）は、
発振回路（21）の出力信号をクロックとしてアップ方向
の計数を行なう。また、信号発生回路（19）の出力信号
が基準電圧Vrefよりも小である場合は、比較回路（22）
の出力が「Ｌ」になり、アップダウン回路（23）から発
生するダウン信号に応じて、計数回路（24）がダウン方
向の計数を行なう。In the third state where the left and right stereo signals of substantially equal levels are applied to the left and right input terminals (13) and (14), the value of the output signal of the signal generation circuit (19) is near Vref. Therefore, the output signal of the discrimination circuit (20) becomes "L", the oscillation circuit (21) starts its operation, and the output signal is counted by the counting circuit (2).
Apply as clock to 4). On the other hand, the signal generation circuit (1
The output signal of 9) is also applied to the comparison circuit (22) and compared with the reference voltage Vref. Now, assuming that the output signal of the signal generation circuit (19) is higher than the reference voltage Vref, the output of the comparison circuit (22) becomes "H", and the up-down circuit (2
An up signal is generated from 3) and the counting direction of the counting circuit (24) is set to the up direction. Therefore, the counting circuit (24)
The output signal of the oscillator circuit (21) is used as a clock to perform counting in the up direction. When the output signal of the signal generation circuit (19) is lower than the reference voltage Vref, the comparison circuit (22)
Becomes "L", and the counting circuit (24) counts in the down direction in response to the down signal generated from the up / down circuit (23).
デコーダ（25）は、計数回路（24）の計数値を順次デ
コードし、左右減衰回路（17）及び（18）を駆動する。
その際、デコーダ（25）の出力信号は、左減衰回路（1
7）に直接印加され、右減衰回路（18）はインバータ（2
6）を介して印加されているので、左右減衰回路（17）
及び（18）は互いに逆方向に制御される。左出力信号の
レベルが右出力信号のレベルよりも大の場合は、計数回
路（24）がアップ方向の計数を行ない、左減衰回路（1
7）の減衰量が増大し、右減衰回路（18）の減衰量が減
少する。逆に、左出力信号のレベルが右出力信号のレベ
ルよりも小の場合は、計数回路（24）がダウン方向の計
数を行ない、左減衰回路（17）の減衰量が減少し、右減
衰回路（18）の減衰量が増大する。すなわち、左右減衰
回路（17）及び（18）は、互いに逆方向に制御される。The decoder (25) sequentially decodes the count value of the counter circuit (24) and drives the left and right attenuation circuits (17) and (18).
At that time, the output signal of the decoder (25) is the left attenuation circuit (1
7), the right damping circuit (18) is applied directly to the inverter (2
Since it is applied via 6), left and right attenuation circuit (17)
And (18) are controlled in opposite directions. When the level of the left output signal is higher than the level of the right output signal, the counting circuit (24) performs counting in the up direction, and the left attenuation circuit (1
The attenuation amount of 7) increases and the attenuation amount of the right attenuation circuit (18) decreases. On the contrary, when the level of the left output signal is lower than the level of the right output signal, the counting circuit (24) counts in the down direction, the attenuation amount of the left attenuation circuit (17) decreases, and the right attenuation circuit decreases. The attenuation of (18) increases. That is, the left and right attenuation circuits (17) and (18) are controlled in opposite directions.
先に述べた如く、発振回路（21）は、信号発生回路
（19）の出力信号VXが、VA＞VX＞VBの範囲にある限り、
発振を継続する。その為、デコーダ（25）は、発振回路
（21）の発振が継続する間、計数回路（24）の計数値を
順次デコードし、左右減衰回路（17）及び（18）を制御
してバランス状態を保つ。尚、計数回路（24）は、リミ
ッタ機能を備えており、所定の計数を行なった時それ以
上の計数を行なうことが出来ない様に構成されている。
また、左右減衰回路（17）及び（18）の制御に応じて、
左右出力端子（15）及び（16）に得られる左右ステレオ
信号のレベルが逆転した場合には、計数回路（24）の計
数方向が逆転し、同様の減衰動作を行なう。As described above, the oscillation circuit (21) has a function that the output signal V X of the signal generation circuit (19) is in the range of V A > V X > V B
Continue to oscillate. Therefore, the decoder (25) sequentially decodes the count value of the counting circuit (24) while the oscillation circuit (21) continues to oscillate, and controls the left and right attenuating circuits (17) and (18) to achieve a balanced state. Keep The counting circuit (24) has a limiter function and is configured so that it cannot count any more when a predetermined count is performed.
Also, depending on the control of the left and right attenuation circuits (17) and (18),
When the levels of the left and right stereo signals obtained at the left and right output terminals (15) and (16) are reversed, the counting direction of the counting circuit (24) is reversed and the same attenuation operation is performed.
第３図は、第１図の計数回路（24）及びデコーダ（2
5）の具体回路例を示すものである。第３図において、
計数回路（24）は、４個のＤ−FF（27）乃至（30）と、
８個の排他オアゲート（31）乃至（38）と、４個のアン
ドゲート（39）乃至（42）から成るアップダウンカウン
タによって構成されている。また、デコーダ（25）は、
第１乃至第４アンドゲート（43）乃至（46）と、第５乃
至第８アンドゲート（47）乃至（50）とによって構成さ
れている。FIG. 3 shows the counting circuit (24) and the decoder (2) shown in FIG.
5 shows an example of a specific circuit of 5). In FIG.
The counting circuit (24) includes four D-FFs (27) to (30),
It is composed of an up-down counter composed of eight exclusive OR gates (31) to (38) and four AND gates (39) to (42). Also, the decoder (25)
The first to fourth AND gates (43) to (46) and the fifth to eighth AND gates (47) to (50).
第４図は、左右減衰回路（17）及び（18）の具体回路
例を示すもので、（51）は４個の抵抗と４個のゲートと
から成る第１左減衰回路、（52）は同様の構成の第２左
減衰回路、（53）は同様の構成の第１右減衰回路及び
（54）は同様の構成の第２右減衰回路である。尚、第３
図及び第４図において、第１アンドゲート（43）の出力
Ａは、第１左減衰回路（51）及び第１右減衰回路（53）
のゲートＡの切換を行なうものであり、出力Ｂ乃至Ｈも
第４図の対応するゲートを切換える様接続される。FIG. 4 shows a concrete example of the left and right attenuating circuits (17) and (18). (51) is a first left attenuating circuit consisting of four resistors and four gates, and (52) is A second left attenuating circuit having a similar configuration, (53) a first right attenuating circuit having a similar configuration, and (54) a second right attenuating circuit having a similar configuration. The third
In FIG. 4 and FIG. 4, the output A of the first AND gate (43) is the first left attenuation circuit (51) and the first right attenuation circuit (53).
The gate A is switched, and the outputs B to H are also connected so as to switch the corresponding gates in FIG.
第３図乃び第４図において、Ｄ−FF（27）乃至（30）
のＱ出力がすべて「０」、すなわち計数回路（24）の計
数値が（0000）の初期状態であれば、第４及び第８アン
ドゲート（46）及び（50）の出力Ｄ及びＨが発生し、ゲ
ートＤ及びＨが開となる。アップダウン入力端子（55）
にアップ信号「Ｌ」が入力された状態において、クロッ
ク入力端子（56）に第１クロックが印加されると、計数
回路（24）の計数値が（1000）となり、第３アンドゲー
ト（45）の出力Ｃが発生し、ゲートＣが開となる。その
為、左入力信号Liは少許減衰され、右入力信号Riの減衰
量は小となる。クロックの計数につれて、開となるゲー
トは順次移動し、16個のクロックの印加時に、第１アン
ドゲート及び第５アンドゲート（43）及び（47）の出力
A,Eが発生し、ゲートＡ及びＥが開となり、左入力信号L
iが最大減衰状態、右入力信号Riが無減衰状態となる。
実際の回路動作では、途中で第１図の比較回路（22）の
出力が反転し、逆方向の計数が行なわれる可能性が高
い。In Fig. 3 and Fig. 4, D-FF (27) to (30)
If the Q outputs of all are "0", that is, if the count value of the counting circuit (24) is (0000) in the initial state, the outputs D and H of the fourth and eighth AND gates (46) and (50) are generated. Then, the gates D and H are opened. Up-down input terminal (55)
When the first clock is applied to the clock input terminal (56) while the up signal "L" is input to the third input gate (45), the count value of the counting circuit (24) becomes (1000). Output C is generated and the gate C is opened. Therefore, the left input signal Li is slightly attenuated, and the right input signal Ri is attenuated little. As the clock counts, the gates that open open sequentially, and when 16 clocks are applied, the outputs of the first and fifth AND gates (43) and (47)
A and E are generated, gates A and E are opened, left input signal L
i is in the maximum attenuation state, and the right input signal Ri is in the non-attenuation state.
In the actual circuit operation, there is a high possibility that the output of the comparison circuit (22) in FIG.
第１左減衰回路（51）と第１右減衰回路（53）は、同
一の重み付けがなされており、例えば、A,B,C,Dが0,−
1,−2,−３となる。また、第２左減衰回路（52）と第２
右減衰回路（54）も同一の重み付けが成されており、例
えば、E,F,G,Hが0,−4,−8,−12となる。アップダウン
入力端子（55）にダウン信号「Ｈ」が印加された状態に
おいては、計数回路（24）の出力が、（1111），（011
1）…と変化するダウン計数状態になり、対応するゲー
トが開になる。また、第３図及び第４図においては、一
方の計数回路が最大減衰状態、他方の減衰回路が無減衰
状態となる場合を初期値として説明したが、両減衰回路
の減衰量が等しく中間の値になるときを初期値とし、デ
コーダの出力に応じて減衰量が互いに逆方向に変化する
様な構成としてもよい。The first left attenuating circuit (51) and the first right attenuating circuit (53) have the same weighting, for example, A, B, C, D are 0,-
It becomes 1, -2, -3. Also, the second left damping circuit (52) and the second
The right attenuating circuit (54) is also weighted in the same manner, for example, E, F, G and H are 0, -4, -8 and -12. When the down signal “H” is applied to the up-down input terminal (55), the output of the counting circuit (24) is (1111), (011).
1) The down-counting state that changes to… is entered and the corresponding gate opens. Further, in FIGS. 3 and 4, the case where one counting circuit is in the maximum attenuation state and the other attenuation circuit is in the non-attenuation state is described as the initial value, but the attenuation amounts of both the attenuation circuits are equal and the intermediate value is the same. When the value becomes the initial value, the attenuation amount may change in the opposite direction according to the output of the decoder.
尚、実施例においては、聴取時に自動的にバランス調
整を行なう場合について説明したが、試験信号やモノラ
ル信号を印加してバランス調整を行なった後、聴取を行
なう様にしてもよい。更に、本発明は、２チャンネルス
テレオばかりで無く、４チャンネルステレオ等の多チャ
ンネルステレオにも応用可能である。In the embodiment, the case where the balance adjustment is automatically performed at the time of listening has been described, but the listening may be performed after the balance adjustment by applying a test signal or a monaural signal. Furthermore, the present invention can be applied not only to 2-channel stereo but also to multi-channel stereo such as 4-channel stereo.
（ト）発明の効果 以上述べた如く、本発明に依れば、チャンネル間のバ
ランスを正確に調整することが出来るバランス調整装置
を提供出来る。そして、デジタル処理によって調整を行
なっている為、構成簡単にして正確に動作するバランス
調整回路を提供出来る。特に、デジタル化により、デー
タの保持が容易に行ない得るので、CR時定数を用いた保
持回路が不用となり、長時間の状態保持及びショック音
の発生防止を計ることが出来る。(G) Effect of the Invention As described above, according to the present invention, it is possible to provide a balance adjusting device capable of accurately adjusting the balance between channels. Since the adjustment is performed by digital processing, it is possible to provide a balance adjustment circuit that has a simple structure and operates accurately. In particular, since data can be easily held by digitization, a holding circuit using a CR time constant becomes unnecessary, and it is possible to hold a state for a long time and prevent shock noise.
第１図は、本発明の一実施例を示す回路図、第２図は従
来のバランス調整回路を示す回路図、第３図は第１図の
計数回路及びデコーダの具体回路例を示す回路図及び第
４図は第１図の減衰回路の具体回路例を示す回路図であ
る。 （17）（18）…減衰回路、（19）…信号発生回路、（2
0）…判別回路、（21）…発振回路、（22）…比較回
路、（24）…計数回路、（25）…デコーダ。1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional balance adjusting circuit, and FIG. 3 is a circuit diagram showing a concrete circuit example of the counting circuit and the decoder shown in FIG. 4 and FIG. 4 are circuit diagrams showing specific circuit examples of the attenuation circuit of FIG. (17) (18) ... Attenuation circuit, (19) ... Signal generation circuit, (2
0) ... discrimination circuit, (21) ... oscillation circuit, (22) ... comparison circuit, (24) ... counting circuit, (25) ... decoder.
Claims (3)
を調整する為のバランス調整回路であって、 それぞれのチャンネルの信号のレベル比を、第１基準電
圧、及び、該第１基準電圧より大きい第２基準電圧と比
較し、前記レベル比が前記第１基準電圧と前記第２基準
電圧との間にある場合に、タイミング信号を発生する手
段と、 前記レベル比を前記第１基準電圧と前記第２基準電圧と
の間にある第３基準電圧と比較し、その大小に応じて方
向信号を発生する手段と、 前記タイミング信号により動作する発振回路と、 該発振回路の出力信号をクロックとし、前記方向信号に
応じてアップ方向又はダウン方向の計数を行う計数回路
と、 該計数回路の計数値をデコードするデコーダと、 前記チャンネルのそれぞれに配置され、前記デコーダの
出力に応じて信号を減衰する減衰回路と を備えたことを特徴とするバランス調整回路。1. A balance adjusting circuit for adjusting the balance between at least two channels, wherein a level ratio of signals of the respective channels is a first reference voltage and a second reference voltage larger than the first reference voltage. Means for generating a timing signal when comparing the level ratio with the first reference voltage and the second reference voltage when the level ratio is between the first reference voltage and the second reference voltage; Means for generating a direction signal according to the magnitude of the third reference voltage between the reference voltage and the reference voltage; an oscillation circuit that operates according to the timing signal; and an output signal of the oscillation circuit as a clock, the direction A counting circuit that counts in the up direction or the down direction according to a signal, a decoder that decodes the count value of the counting circuit, and a decoder that is arranged in each of the channels, Balance adjusting circuit, characterized in that it comprises a damping circuit for attenuating a signal in response to the force.
いに逆相の出力信号によって制御されることを特徴とす
る請求項第１項記載のバランス調整回路。2. The balance adjusting circuit according to claim 1, wherein the attenuating circuit is controlled by output signals of mutually opposite phases obtained from a decoder.
との間に直列接続された複数の抵抗と、信号路と前記抵
抗の一端との間に接続されたゲートを含み、前記デコー
ダの出力に応じて前記ゲートの開閉を制御し、減衰量の
調整を行なうことを特徴とする請求項第１項記載のバラ
ンス調整回路。3. The attenuator circuit includes a plurality of resistors each connected in series between a signal path and ground, and a gate connected between the signal path and one end of the resistor, and the output of the decoder. The balance adjustment circuit according to claim 1, wherein the opening / closing of the gate is controlled in accordance with the above, and the attenuation amount is adjusted.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168809A JPH0822120B2 (en) | 1990-06-27 | 1990-06-27 | Balance adjustment circuit |
| DE69112512T DE69112512T2 (en) | 1990-06-27 | 1991-06-25 | Balance control circuit. |
| EP91110489A EP0464607B1 (en) | 1990-06-27 | 1991-06-25 | Balance control circuit |
| US07/721,864 US5165099A (en) | 1990-06-27 | 1991-06-26 | Balance control circuit |
| KR1019910010950A KR0156936B1 (en) | 1990-06-27 | 1991-06-26 | Balance control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168809A JPH0822120B2 (en) | 1990-06-27 | 1990-06-27 | Balance adjustment circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457500A JPH0457500A (en) | 1992-02-25 |
| JPH0822120B2 true JPH0822120B2 (en) | 1996-03-04 |
Family
ID=15874897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168809A Expired - Fee Related JPH0822120B2 (en) | 1990-06-27 | 1990-06-27 | Balance adjustment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822120B2 (en) |
-
1990
- 1990-06-27 JP JP2168809A patent/JPH0822120B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457500A (en) | 1992-02-25 |
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