JPH0817519B2 - Balance adjustment circuit - Google Patents
Balance adjustment circuitInfo
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- JPH0817519B2 JPH0817519B2 JP2173381A JP17338190A JPH0817519B2 JP H0817519 B2 JPH0817519 B2 JP H0817519B2 JP 2173381 A JP2173381 A JP 2173381A JP 17338190 A JP17338190 A JP 17338190A JP H0817519 B2 JPH0817519 B2 JP H0817519B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、チャンネル間のアンバランスを解消する為
のバランス調整回路に関し、特に調整完了時にその状態
を保持し得るバランス調整回路に関する。The present invention relates to a balance adjusting circuit for eliminating imbalance between channels, and more particularly to a balance adjusting circuit capable of holding the state when adjustment is completed.
（ロ）従来の技術 左右ステレオ信号を、それぞれ異なるチャンネルを用
いて伝送するステレオ装置においては、各チャンネルを
構成する回路や素子のバラツキ等により、アンバランス
を生じる場合がある。例えば、アナウンサの声は、左右
スピーカの中央に定位しなければならないが、前述の如
くチャンネル間にアンバランスが生じると、左又は右に
片寄った位置に定位し、聴感を損なう。(B) Conventional Technique In a stereo device that transmits left and right stereo signals by using different channels, imbalance may occur due to variations in circuits and elements forming each channel. For example, the announcer's voice must be localized at the center of the left and right speakers, but if imbalance occurs between the channels as described above, it is localized at a position that is offset to the left or right, impairing the sense of hearing.
その為、従来から、左右チャンネルのバランスを取る
為のバランス調整回路が提案され、使用に供されて来
た。第２図は、その様なバランス調整装置の一例を示す
もので、左入力端子（１）に印加される左ステレオ信号
は、左減衰回路（２）を介して左出力端子（３）に導出
される。また、右入力端子（４）に印加される右ステレ
オ信号は、右減衰回路（５）を介して右出力端子（６）
に導出される。しかして、左右出力端子（３）及び
（６）に得られる左右ステレオ信号のレベルは、検出回
路（７）で検出され、互いに比較される。そして、検出
回路（７）の出力端に左右ステレオ信号のレベル差に応
じた出力信号が発生する。前記出力信号は、保持回路
（８）で保持され、制御回路（９）に印加される。前記
制御回路（９）は、前記保持回路（８）の出力信号を受
け、左右減衰回路（２）及び（５）の減衰量を制御す
る。いま、アナウンサの声に相当する左右ステレオ信号
が左右入力端子（１）及び（４）に印加されたとすれ
ば、左右出力端子（３）及び（６）に等しいレベルの左
右ステレオ信号が発生しなければならないが、チャンネ
ル間にアンバランスがあると前記左右ステレオ信号のレ
ベルが等しく無くなる。例えば、左ステレオ信号のレベ
ルが右ステレオ信号のレベルよりも大の場合、検出回路
（７）から所定レベル以上の出力信号が発生し、保持回
路（８）を介して制御回路（９）に印加される。その
為、制御回路（９）から制御信号が発生し、左減衰回路
（２）の減衰量を大とし、バランス調整を行なう。左ス
テレオ信号のレベルが右ステレオ信号のレベルよりも小
の場合、逆に制御回路（９）の出力信号により、右減衰
回路（５）の減衰量が大になる。Therefore, conventionally, a balance adjustment circuit for balancing the left and right channels has been proposed and used. FIG. 2 shows an example of such a balance adjusting device. A left stereo signal applied to a left input terminal (1) is led to a left output terminal (3) via a left attenuation circuit (2). To be done. Also, the right stereo signal applied to the right input terminal (4) passes through the right attenuation circuit (5) to the right output terminal (6).
Be derived to. Then, the levels of the left and right stereo signals obtained at the left and right output terminals (3) and (6) are detected by the detection circuit (7) and compared with each other. Then, an output signal corresponding to the level difference between the left and right stereo signals is generated at the output end of the detection circuit (7). The output signal is held by the holding circuit (8) and applied to the control circuit (9). The control circuit (9) receives the output signal of the holding circuit (8) and controls the attenuation amounts of the left and right attenuation circuits (2) and (5). Now, assuming that the left and right stereo signals corresponding to the voice of the announcer are applied to the left and right input terminals (1) and (4), the left and right stereo signals of the same level must be generated at the left and right output terminals (3) and (6). However, if there is an imbalance between the channels, the levels of the left and right stereo signals will not be equal. For example, when the level of the left stereo signal is higher than the level of the right stereo signal, an output signal of a predetermined level or higher is generated from the detection circuit (7) and applied to the control circuit (9) via the holding circuit (8). To be done. Therefore, a control signal is generated from the control circuit (9), the amount of attenuation of the left attenuation circuit (2) is increased, and balance adjustment is performed. When the level of the left stereo signal is lower than the level of the right stereo signal, conversely, the output signal of the control circuit (9) increases the attenuation amount of the right attenuation circuit (5).
（ハ）発明が解決しようとする課題 第２図のバランス調整回路は、全体がアナログ回路で
構成されており、検出回路（７）の出力信号を保持する
為の保持回路（８）が必須となる。しかして、前記保持
回路（８）は、図示の如くコンデンサ（10）と抵抗（1
1）及び（12）とによって構成されている為、検出回路
（７）の出力信号を長時間保持することが出来ない、と
いう問題があった。また、検出回路（７）の出力信号の
レベルが急激に変化すると、コンデンサ（10）の急速な
充放電が行なわれる為、ショック音が発生するという問
題があった。(C) Problem to be Solved by the Invention The balance adjustment circuit of FIG. 2 is entirely configured by an analog circuit, and a holding circuit (8) for holding the output signal of the detection circuit (7) is essential. Become. Then, the holding circuit (8) has a capacitor (10) and a resistor (1
Since it is composed of 1) and (12), there is a problem that the output signal of the detection circuit (7) cannot be held for a long time. Further, when the level of the output signal of the detection circuit (7) suddenly changes, the capacitor (10) is rapidly charged and discharged, which causes a shock noise.
（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、タイミン
グ信号を発生する手段と、方向信号を発生する手段と、
前記タイミング信号に応じて動作を開始する発振回路
と、該発振回路の出力信号をクロックとし、前記方向信
号に応じた方向の計数を行なう計数回路と、該計数回路
の計数値をデコードするデコーダと、該デコーダの出力
信号に応じて各チャンネルを通過する信号のバランスを
調整する手段と、調整の完了を検出する完了検出回路
と、該完了検出回路の出力信号に応じて前記タイミング
信号の発生を制御する制御回路とを備える点を特徴とす
る。(D) Means for Solving the Problems The present invention has been made in view of the above points, and includes means for generating a timing signal, means for generating a direction signal, and
An oscillating circuit that starts operation in response to the timing signal, a counting circuit that uses the output signal of the oscillating circuit as a clock to perform counting in the direction according to the direction signal, and a decoder that decodes the count value of the counting circuit. A means for adjusting the balance of the signals passing through the respective channels according to the output signal of the decoder, a completion detecting circuit for detecting the completion of the adjustment, and the generation of the timing signal according to the output signal of the completion detecting circuit. A control circuit for controlling is provided.
（ホ）作 用 本発明に依れば、タイミング信号により発振回路の動
作を開始させ、発振回路の出力信号と方向信号とを用い
て計数回路の計数を行なわせる。そして計数回路の計数
値を、デコーダでデコードし、バランスを調整する手段
を制御している。また、調整の完了を検出する完了検出
回路と該完了検出回路の出力信号を用いて前記タイミン
グ信号の発生を制御する制御回路とを設け、不要時に発
振回路の動作を停止させる様にしている。(E) Operation According to the present invention, the operation of the oscillation circuit is started by the timing signal, and the counting circuit counts using the output signal and the direction signal of the oscillation circuit. The count value of the counting circuit is decoded by the decoder to control the means for adjusting the balance. Further, a completion detection circuit for detecting the completion of the adjustment and a control circuit for controlling the generation of the timing signal by using the output signal of the completion detection circuit are provided to stop the operation of the oscillation circuit when unnecessary.
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、（13）
は左ステレオ信号が印加される左入力端子、（14）は右
ステレオ信号が印加される右入力端子、（15）は左ステ
レオ信号が導出される左出力端子、（16）は右ステレオ
信号が導出される右出力端子、（17）は左伝送路（チャ
ンネル）に挿入された左減衰回路、（18）は右伝送路
（チャンネル）に挿入された右減衰回路、（19）は左右
出力端子（15）及び（16）にそれぞれ得られる左右ステ
レオ信号のレベル比に応じた信号を発生する信号発生回
路、（20）は該信号発生回路（19）の出力信号レベルに
応じて調整期間を定めるタイミング信号を発生するタイ
ミング信号発生回路、（21）は前記信号発生回路（19）
の出力信号レベルに応じて調整の方向を定める方向信号
を発生する方向信号発生回路、（22）は前記タイミング
信号に応じて発振を開始する発振回路、（23）は前記方
向信号に応じてアップ信号又はダウン信号を発生するア
ップダウン回路、（24）は前記発振回路（22）の出力信
号をクロックとし、前記アップダウン回路（23）の出力
信号に応じた方向の計数を行なう計数回路、（25）は該
計数回路（24）の計数値をデコードするデコーダ、（26
a）は前記発振回路（22）の出力信号とアップダウン回
路（23）の出力信号とに応じて調整の完了を検出する完
了検出回路、及び（26b）は該完了検出回路（26a）の出
力信号に応じてタイミング信号の発生を制御する制御回
路である。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
Is a left input terminal to which a left stereo signal is applied, (14) is a right input terminal to which a right stereo signal is applied, (15) is a left output terminal from which a left stereo signal is derived, and (16) is a right stereo signal. The derived right output terminal, (17) is the left attenuation circuit inserted in the left transmission path (channel), (18) is the right attenuation circuit inserted in the right transmission path (channel), and (19) is the left and right output terminals. (15) and (16), a signal generating circuit for generating a signal according to the level ratio of the left and right stereo signals obtained, (20) determines an adjustment period according to the output signal level of the signal generating circuit (19) Timing signal generating circuit for generating a timing signal, (21) is the signal generating circuit (19)
Direction signal generation circuit that generates a direction signal that determines the direction of adjustment according to the output signal level of (22), an oscillation circuit that starts oscillation in accordance with the timing signal, and (23) up in response to the direction signal An up / down circuit for generating a signal or a down signal, (24) a counting circuit for counting in the direction according to the output signal of the up / down circuit (23), using the output signal of the oscillation circuit (22) as a clock, 25 is a decoder for decoding the count value of the counting circuit (24), and (26
a) is a completion detection circuit for detecting the completion of adjustment according to the output signal of the oscillation circuit (22) and the output signal of the up / down circuit (23), and (26b) is the output of the completion detection circuit (26a). It is a control circuit that controls generation of a timing signal according to a signal.
いま、説明を簡単にする為、左右入力端子（13）及び
（14）に印加される信号を３種類、すなわち左ステレオ
信号のみの状態、右ステレオ信号のみの状態、左右ステ
レオ信号が略同レベルで印加される状態（センター信号
と称す）に限定する。To simplify the explanation, three types of signals are applied to the left and right input terminals (13) and (14), that is, the left stereo signal only state, the right stereo signal only state, and the left and right stereo signal levels are substantially the same. It is limited to a state (referred to as a center signal) applied by the above.
左入力端子（13）に左ステレオ信号（Ｌ）のみが印加
される第１の状態においては、左右ステレオ信号の比
（L/R）に応じた出力信号を発生する信号発生回路（1
9）の出力信号が十分大となる。タイミング信号発生回
路（20）は、前記信号発生回路（19）の出力信号レベル
を判別し、該出力信号レベルが所定範囲内の時出力
「Ｈ」を、所定範囲外の時出力「Ｌ」を発生する。その
為、前記第１の状態のとき、タイミング信号発生回路
（20）から「Ｌ」の出力信号が発生し、発振回路（22）
の動作を開始しない。従って、計数回路（24）が計数を
行なわず、左右減衰回路（17）及び（18）も不動作の状
態を保つ。In the first state in which only the left stereo signal (L) is applied to the left input terminal (13), a signal generation circuit (1 that generates an output signal according to the ratio (L / R) of the left and right stereo signals
The output signal of 9) becomes large enough. The timing signal generation circuit (20) determines the output signal level of the signal generation circuit (19) and outputs "H" when the output signal level is within a predetermined range and "L" when the output signal level is outside the predetermined range. appear. Therefore, in the first state, the output signal of "L" is generated from the timing signal generation circuit (20), and the oscillation circuit (22)
Does not start. Therefore, the counting circuit (24) does not count, and the left and right attenuation circuits (17) and (18) also remain inoperative.
右入力端子（14）に右ステレオ信号（Ｒ）のみが印加
される第２の状態においては、信号発生回路（19）の出
力信号が十分小になる。従って、この場合も、発振回路
（22）が発振を開始せず、計数回路（24）、左右減衰回
路（17）及び（18）も動作しない。In the second state in which only the right stereo signal (R) is applied to the right input terminal (14), the output signal of the signal generating circuit (19) becomes sufficiently small. Therefore, also in this case, the oscillation circuit (22) does not start oscillation, and the counting circuit (24) and the left and right attenuation circuits (17) and (18) do not operate.
左右入力端子（13）及び（14）に略等しいレベルの左
右ステレオ信号が印加される第３の状態においては、信
号発生回路（19）の出力信号が所定範囲内となり、タイ
ミング信号発生回路（20）の出力信号が「Ｈ」となる。
その為、発振回路（22）が発振を開始する。一方、方向
信号発生回路（21）は、所定の基準電圧Vrefを備え、信
号発生回路（19）の出力信号レベルV1と前記基準電圧Vr
efとを比較する。そしてV1＞Vrefとなる場合、出力
「Ｈ」を、V1＜Vrefとなる場合、出力「Ｌ」を発生す
る。アップダウン回路（23）は前記方向信号発生回路
（21）の出力「Ｈ」に応じてアップ信号を、出力「Ｌ」
に応じてダウン信号を発生する。いま、方向信号発生回
路（21）の出力が「Ｈ」であるとすれば、アップダウン
回路（23）からアップ信号が発生し、計数回路（24）は
発振回路（22）の出力信号をクロックとし、アップ信号
に応じてアップ方向の計数を行なう。また、方向信号発
生回路（21）の出力が「Ｌ」であるとすれば、アップダ
ウン回路（23）からダウン信号が発生し、計数回路（2
4）はダウン方向の計数を行なう。デコーダ（25）は計
数回路（24）の計数値を順次デコードし、左右減衰回路
（17）及び（18）を駆動する。従って、信号発生回路
（19）の出力信号レベルが、基準電圧Vrefよりも大なる
所定範囲内にある時、計数回路（24）がアップ方向の計
数を行ない、デコーダ（25）の出力に応じて、左減衰回
路（17）の減衰量が増大し、右減衰回路（18）の減衰量
が減少し、左右ステレオ信号（Ｌ）及び（Ｒ）のレベル
を等しくさせる。また、信号発生回路（19）の出力信号
レベルが、基準電圧Vrefよりも小なる所定範囲にある
時、計数回路（24）がダウン方向の計数を行ない、デコ
ーダ（25）の出力に応じて、左減衰回路（17）の減衰量
が減少し、右減衰回路（18）の減衰量が増大し、左右ス
テレオ信号（Ｌ）及び（Ｒ）のレベルを等しくさせる。In the third state in which the left and right input terminals (13) and (14) are applied with left and right stereo signals of substantially equal levels, the output signal of the signal generating circuit (19) is within a predetermined range, and the timing signal generating circuit (20 ) Output signal becomes "H".
Therefore, the oscillation circuit (22) starts oscillating. On the other hand, the direction signal generating circuit (21) is provided with a predetermined reference voltage Vref, and the output signal level V 1 of the signal generating circuit (19) and the reference voltage Vr
Compare with ef. When V 1 > Vref, the output “H” is generated, and when V 1 <Vref, the output “L” is generated. The up-down circuit (23) outputs an up signal according to the output "H" of the direction signal generating circuit (21) and outputs "L".
A down signal is generated in response to. Now, assuming that the output of the direction signal generation circuit (21) is "H", an up signal is generated from the up / down circuit (23), and the counting circuit (24) clocks the output signal of the oscillation circuit (22). Then, counting in the up direction is performed according to the up signal. If the output of the direction signal generating circuit (21) is "L", a down signal is generated from the up / down circuit (23), and the counting circuit (2
4) counts down. The decoder (25) sequentially decodes the count value of the counter circuit (24) and drives the left and right attenuation circuits (17) and (18). Therefore, when the output signal level of the signal generation circuit (19) is within a predetermined range higher than the reference voltage Vref, the counting circuit (24) performs counting in the up direction, and according to the output of the decoder (25). , The attenuation amount of the left attenuation circuit (17) increases, the attenuation amount of the right attenuation circuit (18) decreases, and the levels of the left and right stereo signals (L) and (R) are made equal. Further, when the output signal level of the signal generation circuit (19) is in a predetermined range smaller than the reference voltage Vref, the counting circuit (24) performs counting in the down direction, and according to the output of the decoder (25). The attenuation amount of the left attenuation circuit (17) decreases, the attenuation amount of the right attenuation circuit (18) increases, and the levels of the left and right stereo signals (L) and (R) are made equal.
調整が完了すると、信号発生回路（19）の出力信号
は、基準電圧Vrefよりも少許大なる信号と少許小なる信
号とを交互に発生する。その為、方向信号発生回路（2
1）は、アップ信号とダウン信号とを交互に発生し、計
数回路（24）は、アップ方向の計数とダウン方向の計数
とを交互に繰り返す。調整の完了を検出する完了検出回
路（26a）は、この状態を検出し、完了信号を発生す
る。When the adjustment is completed, the output signal of the signal generating circuit (19) alternately generates a signal having a smaller value and a signal having a smaller value than the reference voltage Vref. Therefore, the direction signal generation circuit (2
In 1), an up signal and a down signal are alternately generated, and a counting circuit (24) alternately repeats counting in the up direction and counting in the down direction. A completion detection circuit (26a) for detecting the completion of adjustment detects this state and generates a completion signal.
制御回路（26b）は、前記完了信号に応じて、タイミ
ング信号の発生を強制的に禁止する。その為、発振回路
（22）の発振が停止し、計数回路（24）の計数も停止
し、デコーダ（25）、左右減衰回路（17）及び（18）が
完了時の状態を保つ。The control circuit (26b) forcibly prohibits the generation of the timing signal in response to the completion signal. Therefore, the oscillation circuit (22) stops oscillating, the counting circuit (24) also stops counting, and the decoder (25) and the left and right attenuating circuits (17) and (18) maintain the completed state.
調整完了状態において、何らかの原因により左右ステ
レオ信号のバランスがくずれると、制御回路（26b）が
リセットされ、タイミング信号発生回路（20）の動作が
再開される。左右ステレオ信号のバランスがくずれ、タ
イミング信号発生回路（20）からタイミング信号が発生
する所定範囲内で、かつ比較的大なるレベルの出力信号
が信号発生回路（19）から発生すると、制御回路（26
b）から禁止の為の出力信号が発生しなくなり、かつタ
イミング信号発生回路（20）及び方向信号発生回路（2
1）が動作し、再調整が開始される。従って、第１図の
回路を用いれば、チャンネル間のバランスを調整するこ
とが出来、調整完了時にその状態を保つことが出来、バ
ランスがくずれたとき再調整を行なうことが出来る。In the adjustment completed state, if the left and right stereo signals are out of balance for some reason, the control circuit (26b) is reset, and the operation of the timing signal generation circuit (20) is restarted. When the left and right stereo signals are out of balance and an output signal of a relatively large level is generated from the signal generating circuit (19) within a predetermined range where the timing signal generating circuit (20) generates the timing signal, the control circuit (26
The output signal for prohibition is not generated from b), and the timing signal generation circuit (20) and the direction signal generation circuit (2
1) works and readjustment is started. Therefore, by using the circuit of FIG. 1, the balance between the channels can be adjusted, the state can be maintained when the adjustment is completed, and the readjustment can be performed when the balance is lost.
第３図は、第１図の計数回路（24）及びデコーダ（2
5）の具体回路例を示すものである。第３図において、
計数回路（24）は、４個のＤ−FF（27）乃至（30）、８
個の排他オアゲート（31）乃至（38）と、４個のアンド
ゲート（39）乃至（42）から成るアップダウンカウンタ
によって構成されている。また、デコーダ（25）は、第
１乃至第４アンドゲート（43）乃至（46）と、第５乃至
第８アンドゲート（47）乃至（50）とによって構成され
ている。FIG. 3 shows the counting circuit (24) and the decoder (2) shown in FIG.
5 shows an example of a specific circuit of 5). In FIG.
The counting circuit (24) has four D-FFs (27) to (30), 8
The exclusive OR gates (31) to (38) and the up-down counter composed of four AND gates (39) to (42). The decoder (25) is composed of first to fourth AND gates (43) to (46) and fifth to eighth AND gates (47) to (50).
第４図は、左右減衰回路（17）及び（18）の具体回路
例を示すもので、（51）は４個の抵抗と４個のゲートと
から成る第１左減衰回路、（52）は同様の構成の第２左
減衰回路、（53）は同様の構成の第１右減衰回路及び
（54）は同様の構成の第２右減衰回路である。FIG. 4 shows a concrete example of the left and right attenuating circuits (17) and (18). (51) is a first left attenuating circuit consisting of four resistors and four gates, and (52) is A second left attenuating circuit having a similar configuration, (53) a first right attenuating circuit having a similar configuration, and (54) a second right attenuating circuit having a similar configuration.
尚、第３図及び第４図において、第１アンドゲート
（43）の出力Ａは、第１左減衰回路（51）及び第１右減
衰回路（53）のゲートＡの切換を行なうものであり、出
力Ｂ乃至Ｈも第４図の対応するゲートを切換える様接続
される。In FIGS. 3 and 4, the output A of the first AND gate (43) is for switching the gate A of the first left damping circuit (51) and the first right damping circuit (53). , Outputs B through H are also connected to switch corresponding gates in FIG.
第３図及び第４図において、Ｄ−FF（27）乃至（30）
のＱ出力がすべて「０」、すなわち計数回路（24）の計
数値が（0000）の初期状態であれば、第４及び第８アン
ドゲート（45）及び（50）の出力Ｄ及びＨが発生し、ゲ
ートＤ及びＨが開となる。アップダウン入力端子（55）
にアップ信号「Ｌ」が入力された状態において、クロッ
ク入力端子（56）に第１クロックが印加されると、計数
回路（24）の計数値が（1000）となり、第３アンドゲー
ト（45）の出力Ｃが発生し、ゲートＣが開となる。その
為、左入力信号Liは少許減衰され、右入力信号Riの減衰
量は小となる。クロックの計数につれて、開となるゲー
トは順次移動し、16個のクロックの印加時に、第１アン
ドゲート及び第５アンドゲート（43）及び（47）の出力
A,Eが発生し、ゲートＡ及びＥが開となり、左入力信号L
iが最大減衰状態、右入力信号Riが無減衰状態となる。
実際の回路動作では、途中で第１図の比較回路（22）の
出力が反転し、逆方向の計数が行なわれる可能性が高
い。3 and 4, D-FF (27) to (30)
If the Q outputs of all are "0", that is, the count value of the counting circuit (24) is (0000) in the initial state, the outputs D and H of the fourth and eighth AND gates (45) and (50) are generated. Then, the gates D and H are opened. Up-down input terminal (55)
When the first clock is applied to the clock input terminal (56) while the up signal "L" is input to the third input gate (45), the count value of the counting circuit (24) becomes (1000). Output C is generated and the gate C is opened. Therefore, the left input signal Li is slightly attenuated, and the right input signal Ri is attenuated little. As the clock counts, the gates that open open sequentially, and when 16 clocks are applied, the outputs of the first and fifth AND gates (43) and (47)
A and E are generated, gates A and E are opened, left input signal L
i is in the maximum attenuation state, and the right input signal Ri is in the non-attenuation state.
In the actual circuit operation, there is a high possibility that the output of the comparison circuit (22) in FIG.
第１左減衰回路（51）と第１右減衰回路（53）は、同
一の重み付けがなされており、例えば、A,B,C,Dが0,−
1,−2,−３となる。また、第２左減衰回路（52）と第２
右減衰回路（54）も同一の重み付けが成されており、例
えば、E,F,G,Hが0,−4,−8,−12となる。アップダウン
入力端子（55）にダウン信号「Ｈ」が印加された状態に
おいては、計数回路（24）の出力が、（1111），（011
1）……と変化するダウン計数状態になり、対応するゲ
ートが開になる。また、第３図及び第４図においては、
一方の計数回路が最大減衰状態、他方の減衰回路が無減
衰状態となる場合を初期値として説明したが、両減衰回
路の減衰量が等しく中間の値になるときを初期値とし、
デコーダの出力に応じて減衰量が互いに逆方向に変化す
る様な構成としてもよい。The first left attenuating circuit (51) and the first right attenuating circuit (53) have the same weighting, for example, A, B, C, D are 0,-
It becomes 1, -2, -3. Also, the second left damping circuit (52) and the second
The right attenuating circuit (54) is also weighted in the same manner, for example, E, F, G and H are 0, -4, -8 and -12. When the down signal “H” is applied to the up-down input terminal (55), the output of the counting circuit (24) is (1111), (011).
1) The down counting state that changes to ... and the corresponding gate opens. Further, in FIGS. 3 and 4,
The case where one counting circuit is in the maximum attenuation state and the other attenuation circuit is in the non-attenuation state has been described as the initial value, but when the attenuation amounts of both the attenuation circuits are equal to the intermediate value, the initial value is set,
The attenuation amount may be changed in the opposite direction according to the output of the decoder.
第５図は、第１図のタイミング信号発生回路（20）、
方向信号発生回路（21）、及び制御回路（26b）の具体
回路例を示すものである。第５図において、信号発生回
路（19）の出力信号は、タイミング信号発生回路として
動作する第１ウィンドコンパレータ（57）と、方向信号
発生回路として動作する比較回路（58）と、制御回路の
一部を構成する第２ウィンドコンパレータ（59）とに印
加される。第１ウィンドコンパレータ（57）は、基準電
圧VC及びVD（VC＜VD）を備えており、信号発生回路（1
9）の出力電圧V1がVD＜V1又はVC＞V1となるとき「Ｈ」
の出力信号を発生し、VC＜V1＜VDとなるとき「Ｌ」の出
力信号を発生する。従って、第１ウィンドコンパレータ
（57）は、左右ステレオ信号（Ｌ）及び（Ｒ）のレベル
が略等しい範囲で出力「Ｌ」を発生し、この出力「Ｌ」
がインバータ（60）を介してタイミング信号として発振
回路（22）に印加される。比較回路（58）は、基準電圧
Vrefを備えており、信号発生回路（19）の出力が前記Vr
efより大のとき「Ｈ」の出力信号を、小のとき「Ｌ」の
出力信号を発生する。前記「Ｈ」又は「Ｌ」の出力信号
は、アップダウン回路（23）に印加され、該アップダウ
ン回路（23）からは、前記「Ｈ」の出力信号に応じてア
ップ信号が、前記「Ｌ」の出力信号に応じてダウン信号
が発生する。制御回路は、第２ウィンドコンパレータ
（59）、オアゲート（61）及びアンドゲート（62）によ
って構成されている。第２ウィンドコンパレータ（59）
は、基準電圧VA及びVB（VA＜VB,VB＜VD,VA＞VC）を備え
ており、信号発生回路（19）の出力電圧V1がVB＜V1又は
VA＞V1のとき出力「Ｈ」を、VA＜V1＜VBのとき出力
「Ｌ」を発生する。オアゲート（61）は、第２ウィンド
コンパレータ（59）の出力と完了検出回路（26a）とが
印加され、一方が「Ｈ」のとき出力「Ｈ」を発生する。
アンドゲート（62）は、オアゲート（61）の出力と第１
ウィンドコンパレータ（57）の反転出力とが印加され、
両方が「Ｈ」のとき出力「Ｈ」を発生し、発振回路（2
2）を駆動する。FIG. 5 is a timing signal generating circuit (20) of FIG.
The specific circuit example of a direction signal generation circuit (21) and a control circuit (26b) is shown. In FIG. 5, the output signal of the signal generating circuit (19) is one of a first window comparator (57) which operates as a timing signal generating circuit, a comparison circuit (58) which operates as a direction signal generating circuit, and a control circuit. It is applied to the second window comparator (59) forming the section. The first window comparator (57) includes reference voltages V C and V D (V C <V D ), and the signal generation circuit (1
“H” when the output voltage V 1 of 9) becomes V D <V 1 or V C > V 1.
Output signal is generated, and when V C <V 1 <V D , an “L” output signal is generated. Therefore, the first window comparator (57) generates an output "L" in the range where the levels of the left and right stereo signals (L) and (R) are substantially equal, and this output "L" is generated.
Is applied to the oscillation circuit (22) as a timing signal via the inverter (60). The comparison circuit (58) has a reference voltage
The output of the signal generating circuit (19) is Vr
An output signal of "H" is generated when it is larger than ef, and an output signal of "L" is generated when it is smaller than ef. The "H" or "L" output signal is applied to the up-down circuit (23), and the up-down circuit (23) outputs an up signal according to the "H" output signal to the "L". A down signal is generated according to the output signal of ". The control circuit is composed of a second window comparator (59), an OR gate (61) and an AND gate (62). Second window comparator (59)
Are provided with reference voltages V A and V B (V A <V B , V B <V D , V A > V C ), and the output voltage V 1 of the signal generation circuit (19) is V B <V 1 Or
An output "H" is generated when V A > V 1 , and an output "L" is generated when V A <V 1 <V B. The output of the second window comparator (59) and the completion detecting circuit (26a) are applied to the OR gate (61), and when one of them is "H", the output "H" is generated.
The AND gate (62) is the output of the OR gate (61) and the first
The inverted output of the window comparator (57) is applied,
When both are "H", output "H" is generated and the oscillation circuit (2
2) drive.
バランス調整の開始時には、完了検出回路（26a）の
出力が「Ｈ」になっており、オアゲート（61）の出力も
「Ｈ」となる。その為、発振回路（22）は、タイミング
信号発生回路となる第１ウィンドコンパレータ（57）の
出力により、駆動される。バランス調整が完了すると、
完了検出回路（26a）から「Ｌ」の完了信号が発生し、
オアゲート（61）の出力も「Ｌ」になる。その為、アン
ドゲート（62）の出力も「Ｌ」になり、発振回路（22）
が発振動作を停止する。従って、調整完了時の状態を維
持することが出来る。調整完了状態において、VB＜V2又
はVA＞V2となる信号V2が信号発生回路（19）から発生す
ると、第２ウィンドコンパレータ（59）の出力が「Ｈ」
になり、オアゲート（61）の出力も「Ｈ」になる。その
為、アンドゲート（62）は、第１ウィンドコンパレータ
（57）の反転出力「Ｈ」に応じて「Ｈ」の出力を発生
し、発振回路（22）を駆動する。従って、調整完了後
に、何らかの理由によりアンバランス状態が生じた場
合、再調整を行なうことが出来る。At the start of the balance adjustment, the output of the completion detection circuit (26a) is "H", and the output of the OR gate (61) is also "H". Therefore, the oscillator circuit (22) is driven by the output of the first window comparator (57) which serves as a timing signal generating circuit. When the balance adjustment is completed,
A completion signal of "L" is generated from the completion detection circuit (26a),
The output of the OR gate (61) also becomes "L". Therefore, the output of the AND gate (62) also becomes "L", and the oscillation circuit (22)
Stops the oscillation operation. Therefore, the state when the adjustment is completed can be maintained. When a signal V 2 that satisfies V B <V 2 or V A > V 2 is generated from the signal generation circuit (19) in the adjustment completed state, the output of the second window comparator (59) is “H”.
The output of the OR gate (61) also becomes "H". Therefore, the AND gate (62) generates an output of "H" according to the inverted output "H" of the first window comparator (57), and drives the oscillation circuit (22). Therefore, if an unbalanced state occurs for some reason after the completion of adjustment, readjustment can be performed.
第６図は、第１図及び第５図の完了検出回路（26a）
の具体回路例を示す。第６図において、アップダウン回
路（23）の出力は、第1D−FF（63）のＤ入力に印加さ
れ、発振回路（22）の出力は、前記第1D−FF（63）のク
ロック入力にクロックとして印加される。そして、第２
乃至第4D−FF（64）乃至（67）とRS−FF（68）とにより
信号処理が行なわれ、出力端子（69）に調整完了を示す
出力信号が発生する。調整完了前においては、アップダ
ウン回路（23）の出力信号が「Ｈ」又は「Ｌ」の単調信
号となり、調整が完了すると、「Ｈ」，「Ｌ」の繰り返
し信号となる。第６図の回路は、前記「Ｈ」，「Ｌ」の
繰り返し信号が複数回発生したことを検出し、出力端子
（69）に得られる出力信号を「Ｈ」から「Ｌ」に切換え
るものである。尚、端子（70）は、常時強制的にバラン
ス調整を行なわせる為、完了検出回路（26a）の動作を
禁止するものである。FIG. 6 is a completion detection circuit (26a) of FIGS. 1 and 5.
A specific circuit example of is shown. In FIG. 6, the output of the up-down circuit (23) is applied to the D input of the first D-FF (63), and the output of the oscillator circuit (22) is input to the clock input of the first D-FF (63). It is applied as a clock. And the second
To 4th D-FF (64) to (67) and RS-FF (68) perform signal processing, and an output signal indicating the completion of adjustment is generated at the output terminal (69). Before the adjustment is completed, the output signal of the up / down circuit (23) becomes a monotone signal of "H" or "L", and when the adjustment is completed, it becomes a repeated signal of "H" and "L". The circuit of FIG. 6 detects that the repetitive signals of “H” and “L” have occurred a plurality of times, and switches the output signal obtained at the output terminal (69) from “H” to “L”. is there. The terminal (70) prohibits the operation of the completion detecting circuit (26a) in order to always force the balance adjustment.
（ト）発明の効果 以上述べた如く、本発明に依れば、チャンネル間のア
ンバランスを検出し、自動的にバランス調整を行なうバ
ランス調整回路を提供出来る。(G) Effect of the Invention As described above, according to the present invention, it is possible to provide a balance adjustment circuit that detects an imbalance between channels and automatically adjusts the balance.
また本発明に依れば、正確にバランス調整を行なうこ
とが出来、調整完了後は、自動的に調整動作を停止する
バランス調整回路を提供出来る。Further, according to the present invention, it is possible to provide a balance adjustment circuit that can accurately perform balance adjustment and automatically stop the adjustment operation after the adjustment is completed.
更に本発明に依れば、バランスのくずれが生じたと
き、自動的に再調整を行ない得るバランス調整回路を提
供できる。Further, according to the present invention, it is possible to provide a balance adjustment circuit that can automatically perform readjustment when the balance is lost.
また更に、調整の不要時に、発振回路を停止させてお
くことが出来るので、ノイズの発生を防止出来る。Furthermore, since the oscillation circuit can be stopped when adjustment is unnecessary, noise can be prevented.
第１図は、本発明の一実施例を示す回路図、第２図は従
来のバランス調整回路を示す回路図、第３図は第１図の
計数回路及びデコーダの具体回路例を示す回路図、第４
図は第１図の減衰回路の具体回路例を示す回路図、第５
図は第１図の方向信号発生回路、タイミング信号発生回
路及び制御回路の具体回路例を示す回路図及び第６図は
第１図の完了検出回路の具体回路例を示す回路図であ
る。 （17），（18）……減衰回路、（19）……信号発生回
路、（20）……タイミング信号発生回路、（21）……方
向信号発生回路、（22）……発振回路、（24）……計数
回路、（25）……デコーダ、（26a）……完了検出回
路、（26b）……制御回路。1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional balance adjusting circuit, and FIG. 3 is a circuit diagram showing a concrete circuit example of the counting circuit and the decoder shown in FIG. , 4th
FIG. 5 is a circuit diagram showing a concrete circuit example of the attenuation circuit of FIG.
1 is a circuit diagram showing a concrete circuit example of the direction signal generating circuit, timing signal generating circuit and control circuit of FIG. 1, and FIG. 6 is a circuit diagram showing a concrete circuit example of the completion detecting circuit of FIG. (17), (18) …… Attenuation circuit, (19) …… Signal generation circuit, (20) …… Timing signal generation circuit, (21) …… Direction signal generation circuit, (22) …… Oscillation circuit, ( 24) ... Counting circuit, (25) ... Decoder, (26a) ... Completion detection circuit, (26b) ... Control circuit.
Claims (3)
を調整する為のバランス調整回路であって、 それぞれのチャンネルの信号のレベル比を、第１基準電
圧、及び、該第１基準電圧より大きい第２基準電圧と比
較し、前記レベル比が前記第１及び第２基準電圧の間に
ある場合に、タイミング信号を発生する手段と、 前記レベル比を前記第１基準電圧と前記第２基準電圧と
の間にある第３基準電圧と比較し、その大小に応じて方
向信号を発生する手段と、 前記タイミング信号により動作する発振回路と、 該発振回路の出力信号をクロックとし、前記方向信号に
応じてアップ方向又はダウン方向の計数を行う計数回路
と、 該計数回路の計数値をデコードするデコーダと、 前記チャンネルのそれぞれに配置され、前記デコーダの
出力に応じて信号を減衰する減衰回路と、 前記発振回路の出力信号及び前記方向信号に応じて、バ
ランス調整が完了したことを示す完了信号を発生する完
了検出回路と、 前記完了信号に応じて、前記タイミング信号の発生を停
止させる制御回路とを備えたことを特徴とするバランス
調整回路。1. A balance adjusting circuit for adjusting the balance between at least two channels, wherein a level ratio of signals of the respective channels is a first reference voltage and a second reference voltage larger than the first reference voltage. Comparing with a reference voltage and generating a timing signal when the level ratio is between the first and second reference voltages; and the level ratio between the first reference voltage and the second reference voltage. Means for generating a direction signal according to the magnitude of the third reference voltage in between, an oscillating circuit that operates according to the timing signal, and an output signal of the oscillating circuit as a clock; A counting circuit that counts in the up direction or the down direction, a decoder that decodes the count value of the counting circuit, and a decoder that is arranged in each of the channels and that corresponds to the output of the decoder. Circuit for attenuating a signal, a completion detection circuit for generating a completion signal indicating that the balance adjustment is completed according to the output signal of the oscillation circuit and the direction signal, and the timing signal for the completion signal. A balance adjustment circuit comprising: a control circuit for stopping the generation of
１ウィンドコンパレータから成り、 前記制御回路は、 前記レベル比を、前記第１基準電圧と前記第３基準電圧
との間にある第４基準電圧、及び、前記第３基準電圧と
前記第２基準電圧との間にある第５基準電圧と比較し、
前記レベル比が前記第４及び第５基準電圧の間にない場
合に、出力信号を発生する第２ウィンドコンパレータ
と、 該第２ウィンドコンパレータの出力信号と前記完了信号
とを入力とするオアゲートと、 該オアゲートの出力信号と前記タイミング信号とを入力
とし、出力信号が前記発振回路に印加されるアンドゲー
トと から成ることを特徴とする請求項１記載のバランス調整
回路。2. The means for generating the timing signal comprises a first window comparator, and the control circuit sets the level ratio to a fourth reference voltage between the first reference voltage and the third reference voltage. A voltage and a fifth reference voltage between the third reference voltage and the second reference voltage,
A second window comparator that generates an output signal when the level ratio is not between the fourth and fifth reference voltages; and an OR gate that receives the output signal of the second window comparator and the completion signal. 2. The balance adjusting circuit according to claim 1, further comprising an AND gate which receives the output signal of the OR gate and the timing signal and which is applied to the oscillation circuit.
プ方向とダウン方向とを交互に繰り返す状態になったこ
とを検出し、出力信号を発生することを特徴とする請求
項１記載のバランス調整回路。3. The balance detecting circuit according to claim 1, wherein the completion detecting circuit detects that the direction signal is in a state in which an up direction and a down direction are alternately repeated and generates an output signal. Adjustment circuit.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173381A JPH0817519B2 (en) | 1990-06-29 | 1990-06-29 | Balance adjustment circuit |
| EP91110489A EP0464607B1 (en) | 1990-06-27 | 1991-06-25 | Balance control circuit |
| DE69112512T DE69112512T2 (en) | 1990-06-27 | 1991-06-25 | Balance control circuit. |
| KR1019910010950A KR0156936B1 (en) | 1990-06-27 | 1991-06-26 | Balance control circuit |
| US07/721,864 US5165099A (en) | 1990-06-27 | 1991-06-26 | Balance control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173381A JPH0817519B2 (en) | 1990-06-29 | 1990-06-29 | Balance adjustment circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461599A JPH0461599A (en) | 1992-02-27 |
| JPH0817519B2 true JPH0817519B2 (en) | 1996-02-21 |
Family
ID=15959345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173381A Expired - Fee Related JPH0817519B2 (en) | 1990-06-27 | 1990-06-29 | Balance adjustment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817519B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817520B2 (en) * | 1990-06-29 | 1996-02-21 | 三洋電機株式会社 | Balance adjustment circuit |
| JP3625169B2 (en) * | 2000-01-27 | 2005-03-02 | シャープ株式会社 | Digital switching amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817520B2 (en) * | 1990-06-29 | 1996-02-21 | 三洋電機株式会社 | Balance adjustment circuit |
-
1990
- 1990-06-29 JP JP2173381A patent/JPH0817519B2/en not_active Expired - Fee Related
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|---|---|
| JPH0461599A (en) | 1992-02-27 |
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