JPH0821628B2 - 半導体集積回路の配線方法 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ポリセル方式の半導体集積回路の配線方法
に関する。

従来の技術 ポリセル方式の半導体集積回路は、論理機能を持った
一般的に一様な高さの矩形のセルを並べてセル行を構成
し、さらにセル行を複数行配置して行間に配線を施すこ
とにより構成される。

複数のセル行にまたがった端子を接続する場合にはセ
ル行を通過する貫通配線を使用するのが一般的である。
第４図（ａ）〜（ｃ）は貫通配線のレイアウト図を示し
ている。第４図において、21はセル行、23は配線、24は
貫通配線、31は第１の端子、32は第２の端子、33はセ
ル、34は第１の貫通領域、35は第２の貫通領域、36は第
３の貫通領域である。第４図（ａ）に示すように、貫通
配線24は第１の端子31と第２の端子32とを接続できるよ
うにセル行21をまたがって配線するために用いられる。
一般に貫通配線24は、第４図（ｂ）に示すように、セル
33の内部の信号線（端子と端子の接続情報、すなわちネ
ットが与えられている）を第１の貫通領域34として用い
る場合と、セル33内部にあらかじめ設定された貫通配線
用の第２の貫通領域35を使用する場合と、第４図（ｃ）
に示すように、セル33の間隔を広げて第３の貫通領域36
を使用する場合の３種類により実現される。ただし、第
３の貫通領域36を使用する場合のみ、セル行21の長さが
長くなる。

一般的に、全体の配線長、セル行の長さおよびレイア
ウト図の面積は、配線の経路を変えて貫通配線の個数を
変えることにより変化する。第５図は貫通配線の個数を
変えた時のレイアウト図を示している。第５図におい
て、21はセル行、22は端子、24は貫通領域を示してい
る。第５図（ａ）に示した場合は４個の貫通領域24を使
用し、第５図（ｂ）に示した場合は２個の貫通領域24を
使用している。第５図（ａ）は横方向の配線本数が第５
図（ｂ）に比べて少ないため、高さが低くなることが期
待されるが、貫通配線24を通すために第３の貫通領域を
使用した場合はセル行21の長さがより長くなる可能性が
ある。さらに、配線長が第５図（ａ）と第５図（ｂ）で
は一般的に異なる。また、第３の貫通領域の個数により
第５図（ｃ）のようにセル行21の長さにばら付きが生じ
て面積が大きくなる場合がある。従って、各ネットに貫
通領域を１個しか割り当てないかあるいは複数割り当て
るか、すなわち貫通領域24の割り当ての効率的な方法は
配線問題において重要な課題である。

第６図は、従来の配線方法における貫通領域割り当て
のアルゴリズムを示している。51〜57は各処理である。

上記のように構成された従来の配線方法における貫通
領域割り当てについて、以下その手順を説明する。処理
51でセル行に含まれる第１の貫通領域と第２の貫通領域
とセル行の長さから貫通領域の利用しやすさを表現する
余裕度をセル行毎に設定する。処理52では、配線の経路
探索を行ない、貫通配線を用いる場合にはその位置を探
索する。処理53では、処理51で設定された余裕度をもと
にして貫通領域を割り当てるかどうか判断し、割り当て
る余裕がある場合には処理54で貫通領域を割り当てて処
理55で貫通領域の余裕度を更新し、余裕がない場合には
処理56で他の経路を探索する。さらに、未処理のネット
があれば処理52に戻り、未処理のネットがなければ処理
を終了する。

発明が解決しようとする課題 しかしながら上記のような構成では、配線が割り当て
られることにより貫通領域の余裕度が次第に少なくな
り、割り当てる順番が最後の方の配線に関しては十分に
貫通領域が確保されない。貫通領域が割り当てられるか
どうかは配線を行なう順番に依存する。そのため、配線
長およびレイアウト面積を考慮して貫通領域を１個のセ
ル行で複数個使用したい場合でも、貫通領域が１個しか
使用できない場合がある。また、セル行毎に第３の貫通
領域の使用された個数が異なる場合、セル行の長さにば
らつきが生じるという課題を有している。

本発明はこのような点を考慮し、貫通領域の最適化を
行なって配線長とレイアウト面積の縮小が実現できる半
導体集積回路の配線方法を提供することを目的とする。

課題を解決するための手段 本発明は、ポリセルの端子同士の接続情報を表現する
ネットと前記端子の位置とに基づいて前記端子を接続す
る配線経路を求めてセル行上を貫通する配線に対して初
期的にセル行上の貫通配線位置を与える貫通配線位置探
索手段と、ポリセル内部の信号線を貫通配線として使用
する第１の貫通領域と、ポリセル内部に用意された貫通
配線用の第２の貫通領域と、ポリセル間の間隔を広げる
ことにより確保される貫通配線用の第３の貫通領域とに
前記貫通配線位置から貫通配線が通過する領域を割り当
てる貫通領域割り当て手段と、前記第３の貫通領域が使
用されることによりセル行の長さが長くなった第１のセ
ル行を選択するセル行選択手段と、前記第１のセル行
で、同一ネットに使用された貫通領域が２個以上複数個
存在し、そのうち前記第２の貫通領域あるいは第３の貫
通領域が１個以上含まれる第１のネットを探索するネッ
ト探索手段と、前記第１のネットの配線経路を変更し、
前記第１のセル行上で前記第１のネットに割り当てられ
た貫通領域の数を減らして前記第１のセル行上に存在す
る貫通領域の再割り当てをすることにより前記第１のセ
ル行に含まれる第３の貫通領域を削除して前記第１のセ
ル行の長さを短くする短縮手段とを備えたことを特徴と
する半導体集積回路の配線方法。

作用 本発明は前記した構成によって、貫通配線を行なう順
番に関係なく、必要である順に貫通領域を割り当てるこ
とができ、有効に貫通領域を使用して配線長を縮小する
ことが可能である。また、セル行長を評価して第３の貫
通領域の個数を最適化することにより、セル行の長さを
制御してレイアウト面積を縮小することができる。

実施例 第１図は本発明の実施例における半導体集積回路の配
線方法における貫通領域割り当てのアルゴリズムを示
し、第２図は本実施例における貫通領域制限と貫通領域
再割り当てのアルゴリズムを示し、第３図は本実施例を
適用したレイアウト図を示すものである。第１図におい
て、11〜18は各処理を示している。第２図において、41
〜46は各処理を示している。第３図において、21はセル
行、22は端子、23は配線、24は貫通領域を示している。

以上のように構成された本実施例の半導体集積回路の
配線手法を貫通領域割り当てについて、以下その手順を
説明する。処理11では、ポリセルの端子同士の接続情報
を表現するネットと前記端子の位置とに基づいて、前記
端子を接続するのに例えば配線長が最小になるような配
線経路を求めて、セル行上を貫通する配線に対して初期
的にセル行上の貫通配線位置を与える。処理12では、ポ
リセル内部の信号線を貫通配線として使用する第１の貫
通領域と、ポリセル内部にあらかじめ用意された貫通配
線用の第２の貫通領域と、ポリセル間の間隔を広げるこ
とにより確保される貫通配線用の第３の貫通領域とに処
理11で与えられた貫通配線位置から貫通配線が通過する
領域を振り分ける。全てのネットの処理が終了したかど
うかを処理13で判断し、未処理のネットがある場合、処
理11に戻って、処理11と処理12を繰り返す。未処理のネ
ットがなくなれば、処理14に移る。処理14では第３の貫
通領域が使用されてセル行の長さが長くなったセル行を
選択する。次に、処理15では、処理14で選択されたセル
行上で、同一ネットに使用される貫通領域が２個以上複
数個存在し、そのうち前記第２の貫通領域あるいは第３
の貫通領域が１個以上含まれるネットを探索する。処理
16では探索されたネットの配線経路を変更して、割り当
てられた貫通領域の数を減らす。さらに、貫通領域の再
割り当てをすることにより、処理14で選択されたセル行
に含まれる第３の貫通領域を未使用にする。処理17では
未使用になった第３の貫通領域を削除してセル行の長さ
を短くする。第３図（ａ）は処理16,17を適用する以前
のレイアウト状態を示し、第３図（ｂ）は処理16,17を
適用したレイアウト結果を示している。

なお、処理16で貫通領域を制限する手順は以下のよう
になる。処理41では処理15で選択されたネットが、対象
とするセル行で第３の貫通領域があるかどうか判断し、
ある場合は処理42に移り、ない場合は処理44を行なう。
処理42では第３の貫通領域を使用しないように経路の変
更を行ない、処理43で第３の貫通領域を未使用にする。
処理44では第２の貫通領域を使用しないよう経路変更し
て、処理45で第２の貫通領域を未使用にする。さらに、
処理46では対象としているセル行に含まれる第３の貫通
領域を使用しているネットを、処理45で未使用になった
第２の貫通領域に割り当てなおすことにより第３の貫通
領域を未使用にする。

セル行の長さを短くする際に、処理15,16,17を長さの
最も長いセル行に適用することにより、配置された複数
のセル行の長さを揃えることができる。第３図（ａ）に
おいては、セル行21のR1、R2、R3、R4のうちで最も長い
R2から第３の領域を削除することによりセル行21の長さ
を短くする。セル行21の長さの最も長いセル行の長さを
短くすることにより、セル行21の長さが揃えられてレイ
アウト面積が縮小される。また、処理16においては、配
線経路が変更されることにより、第３図（ｂ）において
セル行21のR2の上下の領域で、配線23が重複することに
より配線23が長くなる可能性がある。しかし、同一のセ
ル行21に関して、同じネットに接続される貫通領域24
で、貫通領域24の間隔が最も狭いネットから順番に貫通
領域24の数を減らすことにより、配線長に与える影響が
少なくなり、セル行の長さの短縮とレイアウト面積の縮
小とを実現することができる。

発明の効果 以上説明したように、本発明によれば、貫通配線を行
なう順番に関係なく必要である順に貫通領域を割り当て
ることができ、有効に貫通領域を使用して配線長を縮小
することが可能である。また、セル行長を評価して第３
の貫通領域の個数を最適化することにより、セル行の長
さを制御してレイアウト面積を縮小することができ、そ
の実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における貫通領域割り当ての
アルゴリズムを示すフローチャート図、第２図は同実施
例の貫通領域の制限方法のアルゴリズムを示すフローチ
ャート図、第３図（ａ）は同実施例を適用する以前の状
態を示すレイアウト図、第３図（ｂ）は同実施例を適用
した結果を示すレイアウト図、第４図（ａ）〜（ｃ）は
貫通配線と第１の貫通領域と第２の貫通領域と第３の貫
通領域を示すレイアウト図、第５図（ａ），（ｂ）は貫
通配線の状態を示すレイアウト図、第５図（ｃ）はセル
行にばら付きのある状態を示すレイアウト図、第６図は
従来の貫通領域割り当てのアルゴリズムを示すフローチ
ャート図である。 11〜18,41〜46,51〜57……処理、21……セル行、22……
端子、23……配線、24……貫通配線、31……第１の端
子、32……第２の端子、33……セル、34……第１の貫通
領域、35……第２の通領域、36……第３の貫通領域。

Claims (3)

【特許請求の範囲】
1. 【請求項１】論理機能を含むポリセルを複数個並べてセ
   ル行を形成して、そのセル行を複数行配置して行間に配
   線を施すことにより構成されるポリセル方式の半導体集
   積回路において、前記ポリセルの端子同士の接続情報を
   表現するネットと前記端子の位置とに基づいて前記端子
   を接続する配線経路を求めてセル行上を貫通する配線に
   対して初期的にセル行上の貫通配線位置を与える貫通配
   線位置探索手段と、ポリセル内部の信号線を貫通配線と
   して使用する第１の貫通領域と、ポリセル内部に用意さ
   れた貫通配線用の第２の貫通領域と、ポリセル間の間隔
   を広げることにより確保される貫通配線用の第３の貫通
   領域とに前記貫通配線位置から貫通配線が通過する領域
   を割り当てる貫通領域割り当て手段と、前記第３の貫通
   領域が使用されることによりセル行の長さが長くなった
   第１のセル行を選択するセル行選択手段と、前記第１の
   セル行で、同一ネットに使用された貫通領域が２個以上
   複数個存在し、そのうち前記第２の貫通領域あるいは第
   ３の貫通領域が１個以上含まれる第１のネットを探索す
   るネット探索手段と、前記第１のネットの配線経路を変
   更し、前記第１のセル行上で前記第１のネットに割り当
   てられた貫通領域の数を減らして前記第１のセル行上に
   存在する貫通領域の再割り当てをすることにより前記第
   １のセル行に含まれる第３の貫通領域を削除して前記第
   １のセル行の長さを短くする短縮手段とを備えたことを
   特徴とする半導体集積回路の配線方法。
2. 【請求項２】短縮手段は、最も長いセル行から順次短く
   することにより、配置された複数のセル行の長さを揃え
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路の配線方法。
3. 【請求項３】短縮手段は、同じネットに接続される貫通
   領域の間隔が最も狭いネットから、貫通領域の数を減ら
   すことを特徴とする特許請求の範囲第１項または第２項
   記載の半導体集積回路の配線方法。