JPH08186237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08186237A JPH08186237A JP7000126A JP12695A JPH08186237A JP H08186237 A JPH08186237 A JP H08186237A JP 7000126 A JP7000126 A JP 7000126A JP 12695 A JP12695 A JP 12695A JP H08186237 A JPH08186237 A JP H08186237A
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- layer
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Abstract
(57)【要約】
【目的】 メモリチップ内のトレンチ占有面積を増大さ
せることなくトレンチキャパシタ容量を増大させ、さら
にトレンチキャパシタ形成におけるリソグラフィ工程を
増大させない。 【構成】 溝３の側面及び底面にはキャパシタ電極とな
る不純物拡散層４が形成される。溝３の内部には櫛形
（フィン）形状の導電体層１５が形成され、不純物拡散
層４と電気的に接続される（第１の電極１５´）。第１
の電極１５´表面及び半導体基板１表面にはゲート絶縁
膜１０が形成され、さらにゲート絶縁膜１０の表面には
プレート電極となる第２の電極が形成される。
せることなくトレンチキャパシタ容量を増大させ、さら
にトレンチキャパシタ形成におけるリソグラフィ工程を
増大させない。 【構成】 溝３の側面及び底面にはキャパシタ電極とな
る不純物拡散層４が形成される。溝３の内部には櫛形
（フィン）形状の導電体層１５が形成され、不純物拡散
層４と電気的に接続される（第１の電極１５´）。第１
の電極１５´表面及び半導体基板１表面にはゲート絶縁
膜１０が形成され、さらにゲート絶縁膜１０の表面には
プレート電極となる第２の電極が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にメモリ集積回路の溝（トレンチ）内に形成
されたキャパシタの形成方法に関する。
に関し、特にメモリ集積回路の溝（トレンチ）内に形成
されたキャパシタの形成方法に関する。
【０００２】
【従来の技術】図１１に一般的なトレンチキャパシタを
示す。半導体基板１０１上に溝１０３を掘り込み、この
溝１０３の側面と底面にＮ型の不純物拡散層１０４を形
成し、その後溝１０３内部にキャパシタ絶縁膜１１０を
形成する。そして溝１０３内部にプレート電極となる第
２の電極１１６を堆積させ、溝１０３の側面及び底面の
部分にキャパシタを形成している。
示す。半導体基板１０１上に溝１０３を掘り込み、この
溝１０３の側面と底面にＮ型の不純物拡散層１０４を形
成し、その後溝１０３内部にキャパシタ絶縁膜１１０を
形成する。そして溝１０３内部にプレート電極となる第
２の電極１１６を堆積させ、溝１０３の側面及び底面の
部分にキャパシタを形成している。
【０００３】図１２ないし図２３に一般的なスタック型
キャパシタを示す。図１２に示すように半導体基板１２
０にＮ型の不純物拡散層１２１を形成し、その上に絶縁
物層１２２を形成する。
キャパシタを示す。図１２に示すように半導体基板１２
０にＮ型の不純物拡散層１２１を形成し、その上に絶縁
物層１２２を形成する。
【０００４】次に図１３に示すようにストレージノード
となる導電体層１２３を形成し、図１４に示すようにフ
ォトレジスト１２４をマスクに導電体層１２３をパター
ニングする。次にフォトレジスト１２４を剥離し、図１
５に示すように絶縁物層１２２と同一の絶縁物層を堆積
し、絶縁物層１２２’とする。その後、フィンスタック
用溝を形成するため図１６に示すようにフォトレジスト
１２５をマスクに絶縁物層１２２’をエッチングする。
さらに図１７に示すようにフォトレジスト１２５をマス
クにストレージノードとなる導電体層１２３をエッチン
ングし、さらに図１８に示すようにフォトレジスト１２
５をマスクに絶縁物層１２２’をエッチングし、不純物
拡散層１２１表面を露出させる。
となる導電体層１２３を形成し、図１４に示すようにフ
ォトレジスト１２４をマスクに導電体層１２３をパター
ニングする。次にフォトレジスト１２４を剥離し、図１
５に示すように絶縁物層１２２と同一の絶縁物層を堆積
し、絶縁物層１２２’とする。その後、フィンスタック
用溝を形成するため図１６に示すようにフォトレジスト
１２５をマスクに絶縁物層１２２’をエッチングする。
さらに図１７に示すようにフォトレジスト１２５をマス
クにストレージノードとなる導電体層１２３をエッチン
ングし、さらに図１８に示すようにフォトレジスト１２
５をマスクに絶縁物層１２２’をエッチングし、不純物
拡散層１２１表面を露出させる。
【０００５】この後、図１９に示すように、ストレージ
ノードとなる導電体層１２６を形成し、図２０に示すよ
うにフォトレジスト１２７をマスクに導電体層１２６を
パターニングする。その後図２１に示すように絶縁物層
１２２’をエッチングし、フィンスタック形状の導電体
層１２６の表面を露出させる。そして図２２に示すよう
に導電体層１２６の表面にキャパシタ絶縁膜１２８を形
成し、図２３に示すようにキャパシタ絶縁膜１２８表面
にプレート電極となる導電体層１２９を堆積させ、スタ
ック型キャパシタを形成する。
ノードとなる導電体層１２６を形成し、図２０に示すよ
うにフォトレジスト１２７をマスクに導電体層１２６を
パターニングする。その後図２１に示すように絶縁物層
１２２’をエッチングし、フィンスタック形状の導電体
層１２６の表面を露出させる。そして図２２に示すよう
に導電体層１２６の表面にキャパシタ絶縁膜１２８を形
成し、図２３に示すようにキャパシタ絶縁膜１２８表面
にプレート電極となる導電体層１２９を堆積させ、スタ
ック型キャパシタを形成する。
【０００６】
【発明が解決しようとする課題】メモリ集積回路の情報
記憶素子数の大規模化に伴い、セル面積は微細化へと進
んでいく今日では、素子占有面積を増大させることなく
キャパシタの大容量を実現しなくてはならない。図１１
の構造では溝（トレンチ）の径を大きくすることで容量
を増大させることができるが隣接するトレンチ間の距離
が狭くなりトレンチ間リークによる誤作動、及び隣接す
るワード線からのリークによる誤作動を誘発してしま
う。また製品の生産性を向上させ、さらに製造コストを
低減させていくためには半導体製造の主要工程であるフ
ォトリソグラフィ工程をできる限り少なくしなければな
らない。従来では図１４、１６、２０に示すように少な
くとも３回はフォトリソグラフィ工程が必要であり、キ
ャパシタの容量は増大するが生産性は低下し、製造コス
トも高価なものになってしまう。
記憶素子数の大規模化に伴い、セル面積は微細化へと進
んでいく今日では、素子占有面積を増大させることなく
キャパシタの大容量を実現しなくてはならない。図１１
の構造では溝（トレンチ）の径を大きくすることで容量
を増大させることができるが隣接するトレンチ間の距離
が狭くなりトレンチ間リークによる誤作動、及び隣接す
るワード線からのリークによる誤作動を誘発してしま
う。また製品の生産性を向上させ、さらに製造コストを
低減させていくためには半導体製造の主要工程であるフ
ォトリソグラフィ工程をできる限り少なくしなければな
らない。従来では図１４、１６、２０に示すように少な
くとも３回はフォトリソグラフィ工程が必要であり、キ
ャパシタの容量は増大するが生産性は低下し、製造コス
トも高価なものになってしまう。
【０００７】本発明は上記問題点に鑑み、メモリチップ
内のトレンチ占有面積を増大させることなくトレンチキ
ャパシタ容量を増大させ、さらにトレンチキャパシタ形
成におけるリソグラフィ工程を増大させないことを目的
とする。
内のトレンチ占有面積を増大させることなくトレンチキ
ャパシタ容量を増大させ、さらにトレンチキャパシタ形
成におけるリソグラフィ工程を増大させないことを目的
とする。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置の製造方法では、半導体基板
に高アスペクト比となる溝を形成し、この溝の側面と底
面とに不純物拡散層を形成する工程と、前記溝の側面と
底面及び前記半導体基板表面に沿って第１の絶縁物層、
第１の電極層、第２の絶縁物層及び第２の電極層をこの
順に形成する工程と、この第２の電極層のうち、前記溝
の底面上及び前記半導体基板表面上に形成された部分を
異方性エッチングを用いて除去する工程と、前記第２の
絶縁物層のうち、前記溝の底面上及び前記半導体基板表
面上に形成された部分を異方性エッチングを用いて除去
する工程と、前記第１の電極層のうち、前記溝の底面上
及び前記半導体基板表面上に形成された部分を異方性エ
ッチングを用いて除去する工程と、前記第１の絶縁物
層、前記第１の電極層、前記第２の絶縁物層及び前記第
２の電極層のうち、前記半導体基板表面上に残存した部
分を除去し、平坦化する工程と、前記溝内部に第３の電
極層を形成し、前記第１の電極層、前記第２の電極層及
び前記第３の電極層を電気的に接続する工程と、前記溝
の内に残存した前記第１の絶縁物層及び第２の絶縁物層
を除去する工程と、前記第１の電極層、第２の電極層、
第３の電極層表面及び前記不純物拡散層上にキャパシタ
絶縁膜を形成する工程と、このキャパシタ絶縁膜表面に
第４の電極層を形成する工程とを具備することを特徴と
する。
めに、本発明の半導体装置の製造方法では、半導体基板
に高アスペクト比となる溝を形成し、この溝の側面と底
面とに不純物拡散層を形成する工程と、前記溝の側面と
底面及び前記半導体基板表面に沿って第１の絶縁物層、
第１の電極層、第２の絶縁物層及び第２の電極層をこの
順に形成する工程と、この第２の電極層のうち、前記溝
の底面上及び前記半導体基板表面上に形成された部分を
異方性エッチングを用いて除去する工程と、前記第２の
絶縁物層のうち、前記溝の底面上及び前記半導体基板表
面上に形成された部分を異方性エッチングを用いて除去
する工程と、前記第１の電極層のうち、前記溝の底面上
及び前記半導体基板表面上に形成された部分を異方性エ
ッチングを用いて除去する工程と、前記第１の絶縁物
層、前記第１の電極層、前記第２の絶縁物層及び前記第
２の電極層のうち、前記半導体基板表面上に残存した部
分を除去し、平坦化する工程と、前記溝内部に第３の電
極層を形成し、前記第１の電極層、前記第２の電極層及
び前記第３の電極層を電気的に接続する工程と、前記溝
の内に残存した前記第１の絶縁物層及び第２の絶縁物層
を除去する工程と、前記第１の電極層、第２の電極層、
第３の電極層表面及び前記不純物拡散層上にキャパシタ
絶縁膜を形成する工程と、このキャパシタ絶縁膜表面に
第４の電極層を形成する工程とを具備することを特徴と
する。
【０００９】
【作用】本発明によれば、溝（トレンチ）内にストレー
ジノードとなる電極を櫛形（フィン）形状に形成し、キ
ャパシタ電極面積を増大させることでキャパシタ容量を
増大させる。さらにキャパシタ電極をセルフアラインで
形成するため、フォトリソグラフィによるパターン形成
工程が１回で済み、製造工程が大幅に短縮される。
ジノードとなる電極を櫛形（フィン）形状に形成し、キ
ャパシタ電極面積を増大させることでキャパシタ容量を
増大させる。さらにキャパシタ電極をセルフアラインで
形成するため、フォトリソグラフィによるパターン形成
工程が１回で済み、製造工程が大幅に短縮される。
【００１０】
【実施例】本発明の実施例である半導体装置について図
１０を用いて説明する。図１０において、半導体基板１
には径が約１μｍであり深さが約４μｍの高アスペクト
比の溝３が形成されている。この溝３の側面と底面とに
は表面濃度が１×１０19ｃｍ-3程度の第１導電型（Ｎ
型）の不純物拡散層４が形成されている。溝３内部に
は、櫛形形状に形成された導電体層１５が形成されてい
る。この導電体層１５の櫛の歯の部分の幅は約１００オ
ングストロームである。この導電体層１５及び半導体基
板１で第１の電極１５´を形成している。第１の電極１
５´表面には厚さが約５オングストロームの酸化シリコ
ンであるキャパシタ絶縁膜１０が形成されている。この
キャパシタ絶縁膜１０表面には第１の電極１５´に対向
するような形で第２の電極１６が形成されている。この
第２の電極１６はストレージノードであると同時にプレ
ート電極としての役割を果たすものである。
１０を用いて説明する。図１０において、半導体基板１
には径が約１μｍであり深さが約４μｍの高アスペクト
比の溝３が形成されている。この溝３の側面と底面とに
は表面濃度が１×１０19ｃｍ-3程度の第１導電型（Ｎ
型）の不純物拡散層４が形成されている。溝３内部に
は、櫛形形状に形成された導電体層１５が形成されてい
る。この導電体層１５の櫛の歯の部分の幅は約１００オ
ングストロームである。この導電体層１５及び半導体基
板１で第１の電極１５´を形成している。第１の電極１
５´表面には厚さが約５オングストロームの酸化シリコ
ンであるキャパシタ絶縁膜１０が形成されている。この
キャパシタ絶縁膜１０表面には第１の電極１５´に対向
するような形で第２の電極１６が形成されている。この
第２の電極１６はストレージノードであると同時にプレ
ート電極としての役割を果たすものである。
【００１１】以上、本発明の半導体装置では、従来の溝
（トレンチ）径で従来より電極面積を飛躍的に増大させ
ることができる。また、容量が従来に比べ飛躍的に増大
したことでビット線の浮遊容量との比を大きくする事が
でき安定した情報記憶、情報読みだしが可能となる。
（トレンチ）径で従来より電極面積を飛躍的に増大させ
ることができる。また、容量が従来に比べ飛躍的に増大
したことでビット線の浮遊容量との比を大きくする事が
でき安定した情報記憶、情報読みだしが可能となる。
【００１２】次に本発明の半導体装置の製造方法を図１
ないし図１０を用いて説明する。図１に示すように、フ
ィールド酸化膜２により素子分離された半導体基板１に
高アスペクト比の溝３（例えば１μｍ×４μｍ）をドラ
イエッチングにより形成する。この後、溝３に燐などＮ
型の不純物を高濃度に（例えば１×１０14ｃｍ-3）含ん
だポリシリコンを埋め込み、６５０℃程度の雰囲気中で
熱拡散する。すると、溝３の側面と底面とに第１導電型
（Ｎ型）の不純物拡散層４（表面濃度１×１０19ｃｍ-
3）が形成される。その後、このポリシリコンをシリコ
ンとの選択性のあるウェットエッチングにより除去す
る。
ないし図１０を用いて説明する。図１に示すように、フ
ィールド酸化膜２により素子分離された半導体基板１に
高アスペクト比の溝３（例えば１μｍ×４μｍ）をドラ
イエッチングにより形成する。この後、溝３に燐などＮ
型の不純物を高濃度に（例えば１×１０14ｃｍ-3）含ん
だポリシリコンを埋め込み、６５０℃程度の雰囲気中で
熱拡散する。すると、溝３の側面と底面とに第１導電型
（Ｎ型）の不純物拡散層４（表面濃度１×１０19ｃｍ-
3）が形成される。その後、このポリシリコンをシリコ
ンとの選択性のあるウェットエッチングにより除去す
る。
【００１３】次に、図２に示すように、化学気相成長
（ＣＶＤ）法により前記溝の側面と底面及び前記半導体
基板表面に沿って酸化シリコンからなる第１の絶縁物層
５を約１００オングストロームの厚さに形成する。同様
にしてＰ型の不純物を含んだポリシリコンからなる第１
の電極層６、酸化シリコンからなる第２の絶縁物層７、
Ｐ型の不純物を含んだポリシリコンからなる第２の電極
層８とをこの順にＣＶＤ法により積層する。それぞれの
層厚は第１の電極層６が約１００オングストローム、第
２の絶縁物層７が約１００オングストローム、第２の電
極層８が約１００オングストロームである。なお本実施
例では第１、第２の絶縁物層を酸化シリコンとしている
が、窒化シリコンであってもよい。
（ＣＶＤ）法により前記溝の側面と底面及び前記半導体
基板表面に沿って酸化シリコンからなる第１の絶縁物層
５を約１００オングストロームの厚さに形成する。同様
にしてＰ型の不純物を含んだポリシリコンからなる第１
の電極層６、酸化シリコンからなる第２の絶縁物層７、
Ｐ型の不純物を含んだポリシリコンからなる第２の電極
層８とをこの順にＣＶＤ法により積層する。それぞれの
層厚は第１の電極層６が約１００オングストローム、第
２の絶縁物層７が約１００オングストローム、第２の電
極層８が約１００オングストロームである。なお本実施
例では第１、第２の絶縁物層を酸化シリコンとしている
が、窒化シリコンであってもよい。
【００１４】この後、反応性イオンエッチング（ＲＩ
Ｅ）などの異方性エッチングにより第２の電極層８をエ
ッチングする。異方性エッチングのため第２の電極層８
は図３に示すような側壁形状として残存する。
Ｅ）などの異方性エッチングにより第２の電極層８をエ
ッチングする。異方性エッチングのため第２の電極層８
は図３に示すような側壁形状として残存する。
【００１５】第２の電極層８をエッチングした後、図４
に示すように、第２の絶縁物層７を反応性イオンエッチ
ング（ＲＩＥ）などの異方性エッチングによりエッチン
グする。このときエッチングガスとしてＣＦ4 に水素を
添加したものを用いればポリシリコンに対して選択比を
２〜５程度とすることができる。よって、溝３の側壁に
残存した第２の電極層８がマスクとなり、溝３の側壁部
分以外の第２の絶縁物層７がエッチング除去される。
に示すように、第２の絶縁物層７を反応性イオンエッチ
ング（ＲＩＥ）などの異方性エッチングによりエッチン
グする。このときエッチングガスとしてＣＦ4 に水素を
添加したものを用いればポリシリコンに対して選択比を
２〜５程度とすることができる。よって、溝３の側壁に
残存した第２の電極層８がマスクとなり、溝３の側壁部
分以外の第２の絶縁物層７がエッチング除去される。
【００１６】第２の絶縁物層７をエッチング除去した
後、図５に示すように、第１の電極層６を反応性イオン
エッチング（ＲＩＥ）などの異方性エッチングによりエ
ッチングする。このときエッチングガスとしてＣＦ4 に
酸素を添加したものを用いればポリシリコンに対して選
択比を２程度とすることができる。よって、溝３の側壁
に残存した第２の絶縁物層７、第２の電極層８がマスク
となり、溝３の側壁部分以外の第１の電極層７がエッチ
ング除去される。
後、図５に示すように、第１の電極層６を反応性イオン
エッチング（ＲＩＥ）などの異方性エッチングによりエ
ッチングする。このときエッチングガスとしてＣＦ4 に
酸素を添加したものを用いればポリシリコンに対して選
択比を２程度とすることができる。よって、溝３の側壁
に残存した第２の絶縁物層７、第２の電極層８がマスク
となり、溝３の側壁部分以外の第１の電極層７がエッチ
ング除去される。
【００１７】第１の電極層７をエッチング除去した後、
図６に示すように、第１の絶縁物層５、第１の電極層
６、第２の絶縁物層７、第２の電極層８の高さが半導体
基板１表面の高さと一致するように平坦化する。平坦化
の方法として図５の状態で溝３を含む半導体基板１表面
にレジストを塗布しレジスト表面を平坦化した後、半導
体基板１表面までエッチングするレジストエッチバック
あるいはＣＭＰ（化学的機械研磨法）により半導体基板
１表面まで研磨する方法が考えられる。この処理により
フィールド酸化膜２も平坦化されてしまうが、再度の熱
酸化により成長させればよい。
図６に示すように、第１の絶縁物層５、第１の電極層
６、第２の絶縁物層７、第２の電極層８の高さが半導体
基板１表面の高さと一致するように平坦化する。平坦化
の方法として図５の状態で溝３を含む半導体基板１表面
にレジストを塗布しレジスト表面を平坦化した後、半導
体基板１表面までエッチングするレジストエッチバック
あるいはＣＭＰ（化学的機械研磨法）により半導体基板
１表面まで研磨する方法が考えられる。この処理により
フィールド酸化膜２も平坦化されてしまうが、再度の熱
酸化により成長させればよい。
【００１８】表面平坦化後、図７に示すように、ＣＶＤ
法により溝３内部にＰ型の高濃度の不純物を含んだポリ
シリコンである第３の電極層９を形成する。このとき、
ポリシリコンは３５０オングストロームの層厚とすれば
溝３を埋め込むことができる。その後、半導体基板１の
表面に積層されたポリシリコンを第１の絶縁物層５、第
２の絶縁物層７が露出するまでエッチング除去する。本
工程により、第１の電極層６と第２の電極層８と第３の
電極層９とが電気的に接続される。
法により溝３内部にＰ型の高濃度の不純物を含んだポリ
シリコンである第３の電極層９を形成する。このとき、
ポリシリコンは３５０オングストロームの層厚とすれば
溝３を埋め込むことができる。その後、半導体基板１の
表面に積層されたポリシリコンを第１の絶縁物層５、第
２の絶縁物層７が露出するまでエッチング除去する。本
工程により、第１の電極層６と第２の電極層８と第３の
電極層９とが電気的に接続される。
【００１９】第１の電極層６、第２の電極層８、第３の
電極層９とを接続した後、図８に示すように、第１の絶
縁物層５、第２の絶縁物層７をフッ化水素とフッ化アン
モニウムの混合溶液によるウェットエッチングにより除
去する。第１の絶縁物層５、第２の絶縁物層７は酸化シ
リコンであるため、ウェットエッチングによる方法では
選択性を非常に大きくすることができる。
電極層９とを接続した後、図８に示すように、第１の絶
縁物層５、第２の絶縁物層７をフッ化水素とフッ化アン
モニウムの混合溶液によるウェットエッチングにより除
去する。第１の絶縁物層５、第２の絶縁物層７は酸化シ
リコンであるため、ウェットエッチングによる方法では
選択性を非常に大きくすることができる。
【００２０】第１の絶縁物層５、第２の絶縁物層７除去
後、図９に示すように、ＣＶＤ法により、一体化された
第１の電極層６、第２の電極層８、第３の電極層９表面
及び半導体基板１表面に酸化シリコンであるキャパシタ
絶縁膜１０を形成する約５オングストロームの厚さに形
成する。なお本実施例ではキャパシタ絶縁膜１０を酸化
シリコンとしているが、酸化シリコン、窒化シリコン、
酸化シリコンをこの順に積層したＯＮＯ膜であってもよ
い。さらにはペロブスカイト構造の高誘電率の物質であ
ってもよい。
後、図９に示すように、ＣＶＤ法により、一体化された
第１の電極層６、第２の電極層８、第３の電極層９表面
及び半導体基板１表面に酸化シリコンであるキャパシタ
絶縁膜１０を形成する約５オングストロームの厚さに形
成する。なお本実施例ではキャパシタ絶縁膜１０を酸化
シリコンとしているが、酸化シリコン、窒化シリコン、
酸化シリコンをこの順に積層したＯＮＯ膜であってもよ
い。さらにはペロブスカイト構造の高誘電率の物質であ
ってもよい。
【００２１】最後に図１０に示すように、キャパシタ絶
縁膜１０表面にＣＶＤ法によりＰ型の高濃度の不純物を
含んだポリシリコンである第４の電極層１１を形成す
る。このとき３００オングストローム程度ポリシリコン
を堆積させれば図１０のようなストレージノードとプレ
ート電極とを兼ね備えた導電体を形成することができ
る。
縁膜１０表面にＣＶＤ法によりＰ型の高濃度の不純物を
含んだポリシリコンである第４の電極層１１を形成す
る。このとき３００オングストローム程度ポリシリコン
を堆積させれば図１０のようなストレージノードとプレ
ート電極とを兼ね備えた導電体を形成することができ
る。
【００２２】以上、本発明の半導体装置の製造方法にお
いて、従来におけるスタック型キャパシタではキャパシ
タ形成工程においてフォトレジストを用いたパターン形
成工程が数回必要であったのに対し、本発明ではセルフ
アラインで形成することができ、キャパシタを製造する
時間が大幅に短縮される。
いて、従来におけるスタック型キャパシタではキャパシ
タ形成工程においてフォトレジストを用いたパターン形
成工程が数回必要であったのに対し、本発明ではセルフ
アラインで形成することができ、キャパシタを製造する
時間が大幅に短縮される。
【００２３】
【発明の効果】本発明により従来の溝の径を大きくさせ
ることなく、電極面積を大きくする事ができる。また、
従来のスタック型キャパシタに比べキャパシタを製造す
る時間が短縮される。
ることなく、電極面積を大きくする事ができる。また、
従来のスタック型キャパシタに比べキャパシタを製造す
る時間が短縮される。
【図１】本発明の実施例である半導体装置の製造工程図
【図２】本発明の実施例である半導体装置の製造工程図
【図３】本発明の実施例である半導体装置の製造工程図
【図４】本発明の実施例である半導体装置の製造工程図
【図５】本発明の実施例である半導体装置の製造工程図
【図６】本発明の実施例である半導体装置の製造工程図
【図７】本発明の実施例である半導体装置の製造工程図
【図８】本発明の実施例である半導体装置の製造工程図
【図９】本発明の実施例である半導体装置の製造工程図
【図１０】本発明の実施例である半導体装置の製造工程
図
図
【図１１】従来のトレンチ型キャパシタの断面構造
【図１２】従来のスタック型キャパシタの製造工程図
【図１３】従来のスタック型キャパシタの製造工程図
【図１４】従来のスタック型キャパシタの製造工程図
【図１５】従来のスタック型キャパシタの製造工程図
【図１６】従来のスタック型キャパシタの製造工程図
【図１７】従来のスタック型キャパシタの製造工程図
【図１８】従来のスタック型キャパシタの製造工程図
【図１９】従来のスタック型キャパシタの製造工程図
【図２０】従来のスタック型キャパシタの製造工程図
【図２１】従来のスタック型キャパシタの製造工程図
【図２２】従来のスタック型キャパシタの製造工程図
【図２３】従来のスタック型キャパシタの製造工程図
１、１０１、１２０ 半導体基板 ２ フィールド酸化膜 ３、１０３ 溝 ４、１０４、１２１ 不純物拡散層 ５ 第１の絶縁物層 ６ 第１の電極層 ７ 第２の絶縁物層 ８ 第２の電極層 ９ 第３の電極層 １０、１１０、１２８ キャパシタ絶縁膜 １１ 第４の電極層 １５ 導電体層 １５´ 第１の電極 １６、１１６ 第２の電極 １２２、１２２’ 絶縁物層 １２３、１２６、１２９ 導電体層 １２４、１２５、１２７ フォトレジスト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ａ
Claims (1)
- 【請求項１】 半導体基板に溝を形成し、この溝の側面
と底面とに不純物拡散層を形成する工程と、 前記溝の側面と底面及び前記半導体基板表面に沿って第
１の絶縁物層、第１の電極層、第２の絶縁物層及び第２
の電極層をこの順に形成する工程と、 この第２の電極層のうち、前記溝の底面上及び前記半導
体基板表面上に形成された部分を異方性エッチングを用
いて除去する工程と、 前記第２の絶縁物層のうち、前記溝の底面上及び前記半
導体基板表面上に形成された部分を異方性エッチングを
用いて除去する工程と、 前記第１の電極層のうち、前記溝の底面上及び前記半導
体基板表面上に形成された部分を異方性エッチングを用
いて除去する工程と、 前記第１の絶縁物層、前記第１の電極層、前記第２の絶
縁物層及び前記第２の電極層のうち、前記半導体基板表
面上に残存した部分を除去し、平坦化する工程と、 前記溝内部に第３の電極層を形成し、前記第１の電極
層、前記第２の電極層及び前記第３の電極層を電気的に
接続する工程と、 前記溝の内に残存した前記第１の絶縁物層及び第２の絶
縁物層を除去する工程と、 前記第１の電極層、第２の電極層、第３の電極層表面及
び前記不純物拡散層上にキャパシタ絶縁膜を形成する工
程と、 このキャパシタ絶縁膜表面に第４の電極層を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000126A JPH08186237A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000126A JPH08186237A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186237A true JPH08186237A (ja) | 1996-07-16 |
Family
ID=11465346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000126A Pending JPH08186237A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006014753A1 (en) * | 2004-07-23 | 2006-02-09 | Sundew Technologies, Llp | Capacitors with high energy storage density and low esr |
| US8492818B2 (en) | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
-
1995
- 1995-01-05 JP JP7000126A patent/JPH08186237A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006014753A1 (en) * | 2004-07-23 | 2006-02-09 | Sundew Technologies, Llp | Capacitors with high energy storage density and low esr |
| US8451582B2 (en) | 2004-07-23 | 2013-05-28 | Sundew Technologies, Llc | Capacitors with high energy storage density and low ESR |
| US8492818B2 (en) | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
| US8664075B2 (en) | 2010-09-14 | 2014-03-04 | International Business Machines Corporation | High capacitance trench capacitor |
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