JPH08185389A - 直交変換プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 １次元ＩＤＣＴプロセッサの回路規模を低減
する。 【構成】 ８ポイントＩＤＣＴ処理のための８行８列の
逆離散コサイン行列のうちの上４行の各要素の絶対値を
構成要素とした４行８列の行列の各行の８個の要素を４
個の係数メモリ１０１〜１０４にそれぞれ格納する。入
力要素ｙ_ijが４個の乗算器１０５〜１０８へ並列に供給
される。４個の乗算器１０５〜１０８は、４個の係数メ
モリ１０１〜１０４のうちの対応する係数メモリの出力
と入力要素ｙ_ijとの乗算をそれぞれ実行する。８個の累
算器１０９〜１１６は、直交変換行列の係数の符号を復
元しながら４個の乗算器１０５〜１０８の結果を用いて
８個の内積を求めるための累算を並列に実行する。８入
力セレクタ１１７は、８個の累算器１０９〜１１６の結
果を順次選択して、入力要素ｙ_ijに対応した内積ｗ_ijを
出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像情報処理に好適に
利用される直交変換プロセッサに関するものである。

【０００２】

【従来の技術】近年、２次元画像データの高能率圧縮符
号化方式の重要な一部分として、直交変換を実現する小
規模な回路が要求されている。符号器では、順方向の直
交変換、例えば離散コサイン変換（discrete cosine tr
ansform ：略してＤＣＴ）、離散サイン変換（discrete
sine transform ：略してＤＳＴ）などが利用される。
復号器では、逆方向の直交変換、例えば逆離散コサイン
変換（inverse discretecosine transform ：略してＩ
ＤＣＴ）、逆離散サイン変換（inverse discretesine t
ransform ：略してＩＤＳＴ）などが利用される。

【０００３】米国特許４，７９１，５９８には、２個の
１次元ＤＣＴプロセッサと、その間に介在した転置メモ
リとで構成された２次元ＤＣＴプロセッサが開示されて
いる。２個の１次元ＤＣＴプロセッサの各々は、乗算器
を用いずにＲＯＭ（read only memory）を用いてベクト
ル内積を求めるための分布演算（distributed arithmet
ic：略してＤＡ）回路を内蔵したものである。ＤＡ回路
は、複数個のＲＯＭ／累算器（ROM and accumulator ：
略してＲＡＣ）を備えている。各ＲＡＣは、離散コサイ
ン行列に基づくベクトル内積の部分和をルックアップテ
ーブルの形式で格納したＲＯＭと、該ＲＯＭからビット
スライスワードをアドレスとして順次索引された部分和
を桁合わせ加算して入力ベクトルに対応するベクトル内
積を得るための累算器とを有するものである。このよう
な２次元ＤＣＴプロセッサの構成は、２次元ＩＤＣＴプ
ロセッサに転用可能である。

【０００４】８×８要素からなる入力データに２次元Ｉ
ＤＣＴ処理を施すものとする。入力データは、要素ｙ_ij
（ｉ＝０〜７，ｊ＝０〜７）を持つ８行８列の行列Ｙで
表わされる。また、８行８列の逆離散コサイン行列Ｄを
考える。行列Ｄの各要素ｄ_ijは、 ｄ_i0＝１／（２・２^0.5 ），ｉ＝０〜７ ｄ_ij＝（１／２）ｃｏｓ｛（２ｉ＋１）ｊπ／１６｝，ｉ＝０〜７，ｊ＝１〜７ …（１） である。行列Ｙの２次元ＩＤＣＴはＤＹＤ^T である。こ
こに、Ｄ^T は行列Ｄの転置行列である。行列Ｙの１次元
ＩＤＣＴすなわち行列積ＤＹを計算するための１次元Ｉ
ＤＣＴプロセッサと、転置手段とを用いれば、中間行列
Ｘ＝（ＤＹ）^T が容易に求められる。最終結果ＤＹＤ^T
も同様にして求められる。なぜなら、ＤＹＤ^T ＝（Ｄ
（ＤＹ）^T ）^T ＝（ＤＸ）^T であるからである。つま
り、行列積ＤＹを計算するための１次元ＩＤＣＴプロセ
ッサは、２次元ＩＤＣＴを実現する上で重要な役割を担
っている。

【０００５】行列Ｙの第ｊ列に関する１次元ＩＤＣＴの
結果は、８行８列の行列Ｗの第ｊ列で表わされる。ここ
に、行列Ｗの各要素ｗ_ijは、 ｗ_ij＝Σ_k=0 ⁷ ｄ_ikｙ_kj ，ｉ＝０〜７，ｊ＝０〜７ …（２） である。要素ｗ_ijは、行列Ｄの第ｉ行と行列Ｙの第ｊ列
との内積であって、８個の積の和である。この要素ｗ_ij
を求める処理は、８ポイントＩＤＣＴ処理と呼ばれる。

【０００６】８個の乗算器と８個の累算器とを備えた１
次元ＩＤＣＴプロセッサによれば、行列Ｗの第ｊ列を構
成する８個の内積ｗ_0j，ｗ_1j，ｗ_2j，ｗ_3j，ｗ_4j，
ｗ_5j，ｗ_6j，ｗ_7jを並列に計算することができる。ここ
に、 ｗ_0j＝Σ_k=0 ⁷ ｄ_0kｙ_kj ｗ_1j＝Σ_k=0 ⁷ ｄ_1kｙ_kj ｗ_2j＝Σ_k=0 ⁷ ｄ_2kｙ_kj ｗ_3j＝Σ_k=0 ⁷ ｄ_3kｙ_kj ｗ_4j＝Σ_k=0 ⁷ ｄ_4kｙ_kj ｗ_5j＝Σ_k=0 ⁷ ｄ_5kｙ_kj ｗ_6j＝Σ_k=0 ⁷ ｄ_6kｙ_kj ｗ_7j＝Σ_k=0 ⁷ ｄ_7kｙ_kj …（３） である。

【０００７】

【発明が解決しようとする課題】上記８個の乗算器を備
えた１次元ＩＤＣＴプロセッサは、ＶＬＳＩ（very lar
ge scale integration）への実装に際して乗算器がチッ
プ上の大きな面積を占める問題があった。

【０００８】また、式（３）で表わされた８個の内積の
並列計算を上記従来のＤＡ回路で実現する場合には、大
きいＲＯＭサイズを要するという問題があった。

【０００９】本発明の目的は、１次元ＩＤＣＴプロセッ
サなどの直交変換プロセッサの回路規模を低減すること
にある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る第１の直交変換プロセッサは、逆離散
コサイン行列や逆離散サイン行列の要素の規則性に鑑み
て乗算器の個数を低減し、各乗算器の結果を複数の累算
器へ分配することとしたものである。

【００１１】また、本発明に係る第２の直交変換プロセ
ッサは、複数の内積計算の各々を２個の定数乗算と１個
の部分内積の計算とに分割し、２個の定数乗算を定数乗
算回路で実行することとしたものである。しかも、複数
個の部分内積の計算をＤＡ回路で並列実行することとし
た。

【００１２】

【作用】本発明に係る第１の直交変換プロセッサによれ
ば、例えば８ポイントＩＤＣＴ処理の場合に従来は８個
の乗算器を要したところ、乗算器数が４又は３に低減さ
れる。

【００１３】また、本発明に係る第２の直交変換プロセ
ッサによれば、定数乗算回路中の２個又は１個の乗算器
を要するのみである。また、内積計算の一部が定数乗算
回路で実行されるので、ＤＡ回路のＲＯＭサイズが低減
される。

【００１４】

【実施例】以下、図面を参照しながら、本発明の実施例
に係る１次元ＩＤＣＴプロセッサについて説明する。

【００１５】（実施例１）まず、ｔ_n （ｎ＝０〜７）
を、 ｔ₀ ＝１／（２・２^0.5 ） ｔ_n ＝（１／２）ｃｏｓ（ｎπ／１６），ｎ＝１〜７ …（４） のように定義する。すると、前記の式（３）で表わされ
た８個の内積の計算は、コサイン関数の対称性を利用し
て、図１のように表現される。

【００１６】図１の行列演算では、符号（±）を度外視
すると、ｙ_0jに掛けるべき係数はｔ₀ であり、ｙ_1jに掛
けるべき係数はｔ₁ ，ｔ₃ ，ｔ₅ ，ｔ₇ であり、ｙ_2jに
掛けるべき係数はｔ₂ ，ｔ₆ であり、ｙ_3jに掛けるべき
係数はｔ₃ ，ｔ₇ ，ｔ₁ ，ｔ₅ であり、ｙ_4jに掛けるべ
き係数はｔ₄ であり、ｙ_5jに掛けるべき係数はｔ₅ ，ｔ
₁ ，ｔ₇ ，ｔ₃ であり、ｙ_6jに掛けるべき係数はｔ₆ ，
ｔ₂ であり、ｙ_7jに掛けるべき係数はｔ₇ ，ｔ₅ ，
ｔ₃ ，ｔ₁ である。したがって、図２に示すように、入
力データの８個の要素ｙ_ij（ｉ＝０〜７）が順次供給さ
れるとき、１サイクルに最大４個の乗算を実行すればよ
い。図２の手順で用いられる係数行列Ｅを図３に示す。
係数行列Ｅは、図１中の８行８列の逆離散コサイン行列
のうちの第０行から第３行までの各要素の絶対値を構成
要素とした４行８列の行列である。

【００１７】本発明の第１の実施例に係る１次元ＩＤＣ
Ｔプロセッサの構成を図４に示す。この構成は、図３の
係数行列Ｅを採用したものである。図４において、１０
１〜１０４は第１〜第４の係数メモリ、１０５〜１０８
は第１〜第４の乗算器、１０９〜１１６は第１〜第８の
累算器、１１７は８入力セレクタである。第１の係数メ
モリ１０１には行列Ｅの第０行の８個の要素が、第２の
係数メモリ１０２には行列Ｅの第１行の８個の要素が、
第３の係数メモリ１０３には行列Ｅの第２行の８個の要
素が、第４の係数メモリ１０４には行列Ｅの第３行の８
個の要素がそれぞれ格納されている。入力端子から、２
の補数表示の２進数データｙ_ij（ｉ＝０〜７，ｊ＝０〜
７）が、ｙ₀₀〜ｙ₇₀、ｙ₀₁〜ｙ₇₁、…、ｙ₀₇〜ｙ₇₇の順
序で第１〜第４の乗算器１０５〜１０８へ供給される。
第１の乗算器１０５はｙ_ijと第１の係数メモリ１０１の
出力との乗算を、第２の乗算器１０６はｙ_ijと第２の係
数メモリ１０２の出力との乗算を、第３の乗算器１０７
はｙ_ijと第３の係数メモリ１０３の出力との乗算を、第
４の乗算器１０８はｙ_ijと第４の係数メモリ１０４の出
力との乗算をそれぞれ実行するものである。第１〜第８
の累算器１０９〜１１６は、第１〜第４の乗算器１０５
〜１０８の結果を用いて８個の内積ｗ_0j，ｗ_1j，ｗ_2j，
ｗ_3j，ｗ_4j，ｗ_5j，ｗ_6j，ｗ_7jを求めるための累算を並
列に実行するものである。８入力セレクタ１１７は、第
１〜第８の累算器１０９〜１１６の結果を順次選択し
て、データｗ_ij（ｉ＝０〜７，ｊ＝０〜７）を、ｗ₀₀〜
ｗ₇₀、ｗ₀₁〜ｗ₇₁、…、ｗ₀₇〜ｗ₇₇の順序で出力するも
のである。

【００１８】図４中のｗ_1jを求めるための累算器１１０
の内部構成を図５に示す。図５において、２０１は４入
力セレクタ、２０２は２の補数器、２０３は加算器、２
０４は累算レジスタ、２０５はバッファレジスタであ
る。４入力セレクタ２０１は、第１〜第４の乗算器１０
５〜１０８の結果のうちの１つを選択するものである。
２の補数器２０２は、ｉの値に応じて、４入力セレクタ
２０１の出力をそのまま通過させたり、４入力セレクタ
２０１の出力の２の補数を出力したりするものである。
具体的には、図１中の逆離散コサイン行列のうちの第１
行（ｔ₀ ，ｔ₃ ，ｔ₆ ，−ｔ₇ ，−ｔ₄ ，−ｔ₁ ，−ｔ
₂ ，−ｔ₅ ）と入力データベクトル（ｙ_0j，ｙ_1j，
ｙ_2j，ｙ_3j，ｙ_4j，ｙ_5j，ｙ_6j，ｙ_7j）との内積ｗ_1jの
計算に対応して、ｉ＝０，１，２のサイクルでは４入力
セレクタ２０１の出力をそのまま通過させ、ｉ＝３，
４，５，６，７のサイクルでは４入力セレクタ２０１の
出力の２の補数を出力するように制御される。データｘ
の２の補数は、ｘの全てのビットを反転させたうえ、１
を加算することによって求められる。加算器２０３は、
２の補数器２０２の結果と累算レジスタ２０４の保持出
力との和を求めるものである。累算レジスタ２０４の保
持内容は予め０に初期化されたうえ、加算器２０３の結
果に書き換えられる。バッファレジスタ２０５は、当該
１次元ＩＤＣＴプロセッサのパイプライン動作を保証す
るように、累算レジスタ２０４の出力を保持するもので
ある。図４中の他の累算器の内部構成も図５と同様であ
る。

【００１９】以下、図４及び図５に基づいて、本発明の
第１の実施例に係る１次元ＩＤＣＴプロセッサの動作を
説明する。

【００２０】第１のサイクルでは、入力端子からデータ
ｙ₀₀が供給される。一方、係数メモリ１０１〜１０４か
らそれぞれｔ₀ ，ｔ₀ ，ｔ₀ ，ｔ₀ が読み出され、乗算
器１０５〜１０８により４個の積ｔ₀ ｙ₀₀，ｔ₀ ｙ₀₀，
ｔ₀ ｙ₀₀，ｔ₀ ｙ₀₀が並列に計算される。次に、累算器
１０９〜１１６の４入力セレクタ２０１により、４個の
乗算器１０５〜１０８の結果のうちの１個がそれぞれ選
択される。この場合、４個の乗算器１０５〜１０８の結
果は全て同じであるので、どれを選択してもよい。累算
器１０９〜１１６の２の補数器２０２は、それぞれ４入
力セレクタ２０１の出力をそのまま通過させる。累算器
１０９〜１１６の加算器２０３は、２の補数器２０２の
結果と、予め０に初期化された累算レジスタ２０４の出
力との和を計算し、その加算結果を累算レジスタ２０４
にそれぞれ書き込む。この結果、累算器１０９〜１１６
の全ての累算レジスタ２０４に同じ積ｔ₀ ｙ₀₀が格納さ
れる。

【００２１】第２のサイクルでは、入力端子からデータ
ｙ₁₀が供給される。一方、係数メモリ１０１〜１０４か
らそれぞれｔ₁ ，ｔ₃ ，ｔ₅ ，ｔ₇ が読み出され、乗算
器１０５〜１０８により４個の積ｔ₁ ｙ₁₀，ｔ₃ ｙ₁₀，
ｔ₅ ｙ₁₀，ｔ₇ ｙ₁₀が並列に計算される。次に、累算器
１０９〜１１６の４入力セレクタ２０１により、４個の
乗算器１０５〜１０８の結果のうちの１個がそれぞれ選
択される。この場合、第１の累算器１０９では第１の乗
算器１０５の結果ｔ₁ ｙ₁₀が、第２の累算器１１０では
第２の乗算器１０６の結果ｔ₃ ｙ₁₀が、第３の累算器１
１１では第３の乗算器１０７の結果ｔ₅ ｙ₁₀が、第４の
累算器１１２では第４の乗算器１０８の結果ｔ₇ ｙ
₁₀が、第５の累算器１１３では第４の乗算器１０８の結
果ｔ₇ ｙ₁₀が、第６の累算器１１４では第３の乗算器１
０７の結果ｔ₅ ｙ₁₀が、第７の累算器１１５では第２の
乗算器１０６の結果ｔ₃ ｙ₁₀が、第８の累算器１１６で
は第１の乗算器１０５の結果ｔ₁ ｙ₁₀がそれぞれ選択さ
れる。第１〜第４の累算器１０９〜１１２の２の補数器
２０２は、それぞれ４入力セレクタ２０１の出力をその
まま通過させる。第５〜第８の累算器１１３〜１１６の
２の補数器２０２は、それぞれ４入力セレクタ２０１の
出力の２の補数を出力する。累算器１０９〜１１６の加
算器２０３は、２の補数器２０２の結果と累算レジスタ
２０４の出力との和を計算し、その加算結果を累算レジ
スタ２０４にそれぞれ書き込む。この結果、第１の累算
器１０９ではｔ₀ ｙ₀₀＋ｔ₁ ｙ₁₀が、第２の累算器１１
０ではｔ₀ｙ₀₀＋ｔ₃ ｙ₁₀が、第３の累算器１１１では
ｔ₀ ｙ₀₀＋ｔ₅ ｙ₁₀が、第４の累算器１１２ではｔ₀ ｙ
₀₀＋ｔ₇ ｙ₁₀が、第５の累算器１１３ではｔ₀ ｙ₀₀−ｔ
₇ ｙ₁₀が、第６の累算器１１４ではｔ₀ ｙ₀₀−ｔ₅ ｙ₁₀
が、第７の累算器１１５ではｔ₀ ｙ₀₀−ｔ₃ ｙ₁₀が、第
８の累算器１１６ではｔ₀ ｙ₀₀−ｔ₁ ｙ₁₀がそれぞれ累
算レジスタ２０４に格納される。

【００２２】第３から第８のサイクルでは、入力端子か
らデータｙ₂₀，ｙ₃₀，ｙ₄₀，ｙ₅₀，ｙ₆₀，ｙ₇₀が順次供
給される。したがって、第８サイクルの終りには、累算
器１０９〜１１６の累算レジスタ２０４に、８個の内積
ｗ₀₀，ｗ₁₀，ｗ₂₀，ｗ₃₀，ｗ₄₀，ｗ₅₀，ｗ₆₀，ｗ₇₀が格
納される。

【００２３】第９のサイクルでは、入力端子からデータ
ｙ₀₁が供給されて上記第１のサイクルと同様の処理が実
行されるとともに、累算器１０９〜１１６の累算レジス
タ２０４の保持内容ｗ₀₀，ｗ₁₀，ｗ₂₀，ｗ₃₀，ｗ₄₀，ｗ
₅₀，ｗ₆₀，ｗ₇₀がバッファレジスタ２０５へそれぞれ転
送される。そして、８入力セレクタ１１７は、第１の累
算器１０９の出力ｗ₀₀を選択出力する。

【００２４】第１０のサイクルでは、入力端子からデー
タｙ₁₁が供給されて、上記第２のサイクルと同様の処理
が実行される。８入力セレクタ１１７は、第２の累算器
１１０の出力ｗ₁₀を選択出力する。

【００２５】以下同様の処理を繰り返すことにより、連
続的に供給される入力データｙ₀₀〜ｙ₇₀，ｙ₀₁〜ｙ₇₁，
…，ｙ₀₇〜ｙ₇₇に対応した出力データｗ₀₀〜ｗ₇₀，ｗ₀₁
〜ｗ₇₁，…，ｗ₀₇〜ｗ₇₇が連続して得られる。

【００２６】図５の累算器１１０の変形例を図６に示
す。図６の例では、上記２の補数器２０２に代えて１の
補数器２１２が用いられる。１の補数器２１２は、上記
ｉの値に応じて、４入力セレクタ２０１の出力をそのま
ま通過させたり、４入力セレクタ２０１の出力の１の補
数を出力したりするものである。具体的には、図１中の
逆離散コサイン行列のうちの第１行（ｔ₀ ，ｔ₃ ，
ｔ₆ ，−ｔ₇ ，−ｔ₄ ，−ｔ₁ ，−ｔ₂ ，−ｔ₅ ）と入
力データベクトル（ｙ_0j，ｙ_1j，ｙ_2j，ｙ_3j，ｙ_4j，ｙ
_5j，ｙ_6j，ｙ_7j）との内積ｗ_1jの計算に対応して、ｉ＝
０，１，２のサイクルでは４入力セレクタ２０１の出力
をそのまま通過させ、ｉ＝３，４，５，６，７のサイク
ルでは４入力セレクタ２０１の出力の１の補数を出力す
るように制御される。データｘの１の補数は、ｘの全て
のビットを反転させることによって求められる。累算レ
ジスタ２０４の初期値は、上記逆離散コサイン行列の第
１行を構成する８個の要素のうちの負の要素の数、すな
わち５に設定される。

【００２７】以上のとおり、第１の実施例によれば、乗
算器の数が４に低減された１次元ＩＤＣＴプロセッサを
実現できる。なお、累算器１０９〜１１６の４入力セレ
クタ２０１（図５及び図６）を省略して固定配線を採用
してもよい。この場合、第１及び第８の累算器１０９，
１１６へは第１の乗算器１０５の結果のみが、第２及び
第７の累算器１１０，１１５へは第２の乗算器１０６の
結果のみが、第３及び第６の累算器１１１，１１４へは
第３の乗算器１０７の結果のみが、第４及び第５の累算
器１１２，１１３へは第４の乗算器１０８の結果のみが
それぞれ供給される。

【００２８】（実施例２）図１の行列演算を遂行するた
めには、図２に示すように、８サイクルで２２個の乗算
を実行する必要がある。１サイクルの平均乗算個数は
２．７５である。そこで、第２の実施例では、図７に示
すように、入力データの８個の要素ｙ_ij（ｉ＝０〜７）
が順次供給されるとき、１サイクルに最大３個の乗算を
実行することとした。そのため、入力要素を保持するた
めのレジスタを設け、あるサイクルの入力要素に加えて
前サイクルの入力要素を利用できるようにした。すなわ
ち、あるサイクルでは第１群の係数ｔ₁ ，ｔ₀ と要素ｙ
_1j，ｙ_0jとの乗算が、次のサイクルでは第２群の係数ｔ
₃ ，ｔ₅ ，ｔ₇ と要素ｙ_1jとの乗算が、次のサイクルで
は第３群の係数ｔ₃ ，ｔ₂ ，ｔ₆ と要素ｙ_3j，ｙ_2jとの
乗算が、次のサイクルでは第４群の係数ｔ₇ ，ｔ₁ ，ｔ
₅ と要素ｙ_3jとの乗算が、次のサイクルでは第５群の係
数ｔ₅ ，ｔ₄ と要素ｙ_5j，ｙ_4jとの乗算が、次のサイク
ルでは第６群の係数ｔ₁ ，ｔ₇ ，ｔ₃ と要素ｙ_5jとの乗
算が、次のサイクルでは第７群の係数ｔ₇，ｔ₆ ，ｔ₂
と要素ｙ_7j，ｙ_6jとの乗算が、次のサイクルでは第８群
の係数ｔ₅，ｔ₃ ，ｔ₁ と要素ｙ_7jとの乗算がそれぞれ
実行される。図７の手順で用いられる係数行列Ｇを図８
に示す。係数行列Ｇは、上記第１群の係数を含む３個の
係数ｔ₁ ，ｔ₀ ，ｔ₀ を持つ第０列と、上記第２群の係
数ｔ₃ ，ｔ₅ ，ｔ₇ を持つ第１列と、上記第３群の係数
ｔ₃ ，ｔ₂ ，ｔ₆ を持つ第２列と、上記第４群の係数ｔ
₇ ，ｔ₁ ，ｔ₅ を持つ第３列と、上記第５群の係数を含
む３個の係数ｔ₅ ，ｔ₄ ，ｔ₄ を持つ第４列と、上記第
６群の係数ｔ₁ ，ｔ₇ ，ｔ₃ を持つ第５列と、上記第７
群の係数ｔ₇ ，ｔ₆ ，ｔ₂ を持つ第６列と、上記第８群
の係数ｔ₅ ，ｔ₃ ，ｔ₁ を持つ第７列とで構成された３
行８列の行列である。

【００２９】本発明の第２の実施例に係る１次元ＩＤＣ
Ｔプロセッサの構成を図９に示す。この構成は、図８の
係数行列Ｇを採用したものである。図９において、３０
１は入力レジスタ、３０２〜３０４は第１〜第３の係数
メモリ、３０５は２入力セレクタ、３０６〜３０８は第
１〜第３の乗算器、３０９は一時レジスタ、３１０〜３
１７は第１〜第８の累算器、３１８は８入力セレクタで
ある。第１の係数メモリ３０２には行列Ｇの第０行の８
個の要素が、第２の係数メモリ３０３には行列Ｇの第１
行の８個の要素が、第３の係数メモリ３０４には行列Ｇ
の第２行の８個の要素がそれぞれ格納されている。入力
端子から、２の補数表示の２進数データｙ_ij（ｉ＝０〜
７，ｊ＝０〜７）が、ｙ₀₀〜ｙ₇₀、ｙ₀₁〜ｙ₇₁、…、ｙ
₀₇〜ｙ₇₇の順序で、入力レジスタ３０１及び２入力セレ
クタ３０５へ供給される。２入力セレクタ３０５は、入
力端子から直接供給されたデータと入力レジスタ３０１
の出力データとのいずれかを選択するものである。第１
の乗算器３０６は２入力セレクタ３０５の出力と第１の
係数メモリ３０２の出力との乗算を、第２の乗算器３０
７は入力レジスタ３０１の出力と第２の係数メモリ３０
３の出力との乗算を、第３の乗算器３０８は入力レジス
タ３０１の出力と第２の係数メモリ３０４の出力との乗
算をそれぞれ実行するものである。一時レジスタ３０９
は、第１の乗算器３０６の出力を一時保持するものであ
る。第１〜第８の累算器３１０〜３１７は、一時レジス
タ３０９の出力データと第１〜第３の乗算器３０６〜３
０８の結果とを用いて８個の内積ｗ_0j，ｗ_1j，ｗ_2j，ｗ
_3j，ｗ_4j，ｗ_5j，ｗ_6j，ｗ_7jを求めるための累算を並列
に実行するものであって、各々の内部構成は図５又は図
６のとおりである。８入力セレクタ３１８は、第１〜第
８の累算器３１０〜３１７の結果を順次選択して、デー
タｗ_ij（ｉ＝０〜７，ｊ＝０〜７）を、ｗ₀₀〜ｗ₇₀、ｗ
₀₁〜ｗ₇₁、…、ｗ₀₇〜ｗ₇₇の順序で出力するものであ
る。

【００３０】以下、図９及び図５に基づいて、本発明の
第２の実施例に係る１次元ＩＤＣＴプロセッサの動作を
説明する。

【００３１】第１のサイクルでは、入力端子からデータ
ｙ₀₀が供給される。更に、第１のサイクルの終わりで、
該データｙ₀₀が入力レジスタ３０１に書き込まれる。

【００３２】第２のサイクルでは、入力端子からデータ
ｙ₁₀が供給され、該データｙ₁₀が２入力セレクタ３０５
により選択される。一方、係数メモリ３０２〜３０４か
らそれぞれｔ₁ ，ｔ₀ ，ｔ₀ が読み出され、乗算器３０
６〜３０８により３個の積ｔ₁ ｙ₁₀，ｔ₀ ｙ₀₀，ｔ₀ ｙ
₀₀が並列に計算される。次に、累算器３１０〜３１７の
４入力セレクタ２０１により、第２及び第３の乗算器３
０７，３０８の結果のうちの１個がそれぞれ選択され
る。この場合、第２及び第３の乗算器３０７，３０８の
結果は同じであるので、いずれを選択してもよい。累算
器３１０〜３１７の２の補数器２０２は、それぞれ４入
力セレクタ２０１の出力をそのまま通過させる。累算器
３１０〜３１７の加算器２０３は、２の補数器２０２の
結果と、予め０に初期化された累算レジスタ２０４の出
力との和を計算し、その加算結果を累算レジスタ２０４
にそれぞれ書き込む。この結果、累算器３１０〜３１７
の全ての累算レジスタ２０４に、同じ積ｔ₀ ｙ₀₀が格納
される。更に、第２のサイクルの終わりで、データｙ₁₀
が入力レジスタ３０１に書き込まれ、かつ第１の乗算器
３０６の結果ｔ₁ ｙ₁₀が一時レジスタ３０９に書き込ま
れる。

【００３３】第３のサイクルでは、入力端子からデータ
ｙ₂₀が供給される。２入力セレクタ３０５は、入力レジ
スタ３０１の出力データｙ₁₀を選択する。一方、係数メ
モリ３０２〜３０４からそれぞれｔ₃ ，ｔ₅ ，ｔ₇ が読
み出され、乗算器３０６〜３０８により３個の積ｔ₃ ｙ
₁₀，ｔ₅ ｙ₁₀，ｔ₇ ｙ₁₀が並列に計算される。次に、累
算器３１０〜３１７の４入力セレクタ２０１により、一
時レジスタ３０９の出力データと３個の乗算器３０６〜
３０８の結果とのうちの１個がそれぞれ選択される。こ
の場合、第１の累算器３１０では一時レジスタ３０９の
出力データｔ₁ｙ₁₀が、第２の累算器３１１では第１の
乗算器３０６の結果ｔ₃ ｙ₁₀が、第３の累算器３１２で
は第２の乗算器３０７の結果ｔ₅ ｙ₁₀が、第４の累算器
３１３では第３の乗算器３０８の結果ｔ₇ ｙ₁₀が、第５
の累算器３１４では第３の乗算器３０８の結果ｔ₇ ｙ₁₀
が、第６の累算器３１５では第２の乗算器３０７の結果
ｔ₅ ｙ₁₀が、第７の累算器３１６では第１の乗算器３０
６の結果ｔ₃ ｙ₁₀が、第８の累算器３１７では一時レジ
スタ３０９の出力データｔ₁ ｙ₁₀がそれぞれ選択され
る。第１〜第４の累算器３１０〜３１３の２の補数器２
０２は、それぞれ４入力セレクタ２０１の出力をそのま
ま通過させる。第５〜第８の累算器３１４〜３１７の２
の補数器２０２は、それぞれ４入力セレクタ２０１の出
力の２の補数を出力する。累算器３１０〜３１７の加算
器２０３は、２の補数器２０２の結果と累算レジスタ２
０４の出力との和を計算し、その加算結果を累算レジス
タ２０４にそれぞれ書き込む。この結果、第１の累算器
３１０ではｔ₀ ｙ₀₀＋ｔ₁ ｙ₁₀が、第２の累算器３１１
ではｔ₀ ｙ₀₀＋ｔ₃ ｙ₁₀が、第３の累算器３１２ではｔ
₀ｙ₀₀＋ｔ₅ ｙ₁₀が、第４の累算器３１３ではｔ₀ ｙ₀₀
＋ｔ₇ ｙ₁₀が、第５の累算器３１４ではｔ₀ ｙ₀₀−ｔ₇
ｙ₁₀が、第６の累算器３１５ではｔ₀ ｙ₀₀−ｔ₅ ｙ
₁₀が、第７の累算器３１６ではｔ₀ ｙ₀₀−ｔ₃ ｙ₁₀が、
第８の累算器３１７ではｔ₀ ｙ₀₀−ｔ₁ ｙ₁₀がそれぞれ
累算レジスタ２０４に格納される。更に、第３のサイク
ルの終わりで、データｙ₂₀が入力レジスタ３０１に書き
込まれ、かつ第１の乗算器３０６の結果ｔ₃ ｙ₁₀が一時
レジスタ３０９に書き込まれる。

【００３４】第４のサイクルでは、入力端子からデータ
ｙ₃₀が供給され、該データｙ₃₀が２入力セレクタ３０５
により選択される。一方、係数メモリ３０２〜３０４か
らそれぞれｔ₃ ，ｔ₂ ，ｔ₆ が読み出され、乗算器３０
６〜３０８により３個の積ｔ₃ ｙ₃₀，ｔ₂ ｙ₂₀，ｔ₆ ｙ
₂₀が並列に計算される。次に、累算器３１０〜３１７の
４入力セレクタ２０１により、第２及び第３の乗算器３
０７，３０８の結果のうちの１個がそれぞれ選択され
る。この場合、第１、第４、第５及び第８の累算器３１
０，３１３，３１４，３１７では第２の乗算器３０７の
結果ｔ₂ ｙ₂₀が、第２、第３、第６及び第７の累算器３
１１，３１２，３１５，３１６では第３の乗算器３０８
の結果ｔ₆ ｙ₂₀がそれぞれ選択される。第１、第２、第
７及び第８の累算器３１０，３１１，３１６，３１７の
２の補数器２０２は、それぞれ４入力セレクタ２０１の
出力をそのまま通過させる。第３〜第６の累算器３１２
〜３１５の２の補数器２０２は、それぞれ４入力セレク
タ２０１の出力の２の補数を出力する。累算器３１０〜
３１７の加算器２０３は、２の補数器２０２の結果と累
算レジスタ２０４の出力との和を計算し、その加算結果
を累算レジスタ２０４にそれぞれ書き込む。この結果、
第１の累算器３１０ではｔ₀ ｙ₀₀＋ｔ₁ ｙ₁₀＋ｔ₂ ｙ₂₀
が、第２の累算器３１１ではｔ₀ ｙ₀₀＋ｔ₃ ｙ₁₀＋ｔ₆
ｙ₂₀が、第３の累算器３１２ではｔ₀ ｙ₀₀＋ｔ₅ ｙ₁₀−
ｔ₆ ｙ₂₀が、第４の累算器３１３ではｔ₀ ｙ₀₀＋ｔ₇ ｙ
₁₀−ｔ₂ ｙ₂₀が、第５の累算器３１４ではｔ₀ ｙ₀₀−ｔ
₇ ｙ₁₀−ｔ₂ ｙ₂₀が、第６の累算器３１５ではｔ₀ ｙ₀₀
−ｔ₅ ｙ₁₀−ｔ₆ ｙ₂₀が、第７の累算器３１６ではｔ₀
ｙ₀₀−ｔ₃ ｙ₁₀＋ｔ₆ ｙ₂₀が、第８の累算器３１７では
ｔ₀ ｙ₀₀−ｔ₁ ｙ₁₀＋ｔ₂ ｙ₂₀がそれぞれ累算レジスタ
２０４に格納される。更に、第４のサイクルの終わり
で、データｙ₃₀が入力レジスタ３０１に書き込まれ、第
１の乗算器３０６の結果ｔ₃ ｙ₃₀が一時レジスタ３０９
に書き込まれる。

【００３５】第５のサイクルでは、入力端子からデータ
ｙ₄₀が供給される。２入力セレクタ３０５は、入力レジ
スタ３０１の出力データｙ₃₀を選択する。一方、係数メ
モリ３０２〜３０４からそれぞれｔ₇ ，ｔ₁ ，ｔ₅ が読
み出され、乗算器３０６〜３０８により３個の積ｔ₇ ｙ
₃₀，ｔ₁ ｙ₃₀，ｔ₅ ｙ₃₀が並列に計算される。次に、累
算器３１０〜３１７の４入力セレクタ２０１により、一
時レジスタ３０９の出力データと３個の乗算器３０６〜
３０８の結果とのうちの１個がそれぞれ選択される。こ
の場合、第１の累算器３１０では一時レジスタ３０９の
出力データｔ₃ｙ₃₀が、第２の累算器３１１では第１の
乗算器３０６の結果ｔ₇ ｙ₃₀が、第３の累算器３１２で
は第２の乗算器３０７の結果ｔ₁ ｙ₃₀が、第４の累算器
３１３では第３の乗算器３０８の結果ｔ₅ ｙ₃₀が、第５
の累算器３１４では第３の乗算器３０８の結果ｔ₅ ｙ₃₀
が、第６の累算器３１５では第２の乗算器３０７の結果
ｔ₁ ｙ₃₀が、第７の累算器３１６では第１の乗算器３０
６の結果ｔ₇ ｙ₃₀が、第８の累算器３１７では一時レジ
スタ３０９の出力データｔ₃ ｙ₃₀がそれぞれ選択され
る。第１、第５、第６及び第７の累算器３１０，３１
４，３１５，３１６の２の補数器２０２は、それぞれ４
入力セレクタ２０１の出力をそのまま通過させる。第
２、第３、第４及び第８の累算器３１１，３１２，３１
３，３１７の２の補数器２０２は、それぞれ４入力セレ
クタ２０１の出力の２の補数を出力する。累算器３１０
〜３１７の加算器２０３は、２の補数器２０２の結果と
累算レジスタ２０４の出力との和を計算し、その加算結
果を累算レジスタ２０４にそれぞれ書き込む。この結
果、第１の累算器３１０ではｔ₀ ｙ₀₀＋ｔ₁ ｙ₁₀＋ｔ₂
ｙ₂₀＋ｔ₃ ｙ₃₀が、第２の累算器３１１ではｔ₀ ｙ₀₀＋
ｔ₃ ｙ₁₀＋ｔ₆ ｙ₂₀−ｔ₇ ｙ₃₀が、第３の累算器３１２
ではｔ₀ ｙ₀₀＋ｔ₅ ｙ₁₀−ｔ₆ ｙ₂₀−ｔ₁ ｙ₃₀が、第４
の累算器３１３ではｔ₀ ｙ₀₀＋ｔ₇ ｙ₁₀−ｔ₂ ｙ₂₀−ｔ
₅ ｙ₃₀が、第５の累算器３１４ではｔ₀ ｙ₀₀−ｔ₇ ｙ₁₀
−ｔ₂ ｙ₂₀＋ｔ₅ ｙ₃₀が、第６の累算器３１５ではｔ₀
ｙ₀₀−ｔ₅ ｙ₁₀−ｔ₆ ｙ₂₀＋ｔ₁ ｙ₃₀が、第７の累算器
３１６ではｔ₀ ｙ₀₀−ｔ₃ ｙ₁₀＋ｔ₆ ｙ₂₀＋ｔ₇ ｙ
₃₀が、第８の累算器３１７ではｔ₀ ｙ₀₀−ｔ₁ ｙ₁₀＋ｔ
₂ ｙ₂₀−ｔ₃ ｙ₃₀がそれぞれ累算レジスタ２０４に格納
される。更に、第５のサイクルの終わりで、データｙ₄₀
が入力レジスタ３０１に書き込まれ、かつ第１の乗算器
３０６の結果ｔ₇ ｙ₃₀が一時レジスタ３０９に書き込ま
れる。

【００３６】第６から第９のサイクルでは、入力端子か
らデータｙ₅₀，ｙ₆₀，ｙ₇₀，ｙ₀₁が順次供給される。し
たがって、第９サイクルの終りには、累算器３１０〜３
１７の累算レジスタ２０４に、８個の内積ｗ₀₀，ｗ₁₀，
ｗ₂₀，ｗ₃₀，ｗ₄₀，ｗ₅₀，ｗ₆₀，ｗ₇₀が格納される。更
に、第９のサイクルの終わりで、データｙ₀₁が入力レジ
スタ３０１に書き込まれ、かつ第１の乗算器３０６の結
果ｔ₅ ｙ₇₀が一時レジスタ３０９に書き込まれる。

【００３７】第１０のサイクルでは、入力端子からデー
タｙ₁₁が供給されて上記第２のサイクルと同様の処理が
実行されるとともに、累算器３１０〜３１７の累算レジ
スタ２０４の保持内容ｗ₀₀，ｗ₁₀，ｗ₂₀，ｗ₃₀，ｗ₄₀，
ｗ₅₀，ｗ₆₀，ｗ₇₀がバッファレジスタ２０５へそれぞれ
転送される。そして、８入力セレクタ３１８は、第１の
累算器３１０の出力ｗ₀₀を選択出力する。

【００３８】以下同様の処理を繰り返すことにより、連
続的に供給される入力データｙ₀₀〜ｙ₇₀，ｙ₀₁〜ｙ₇₁，
…，ｙ₀₇〜ｙ₇₇に対応した出力データｗ₀₀〜ｗ₇₀，ｗ₀₁
〜ｗ₇₁，…，ｗ₀₇〜ｗ₇₇が連続して得られる。

【００３９】以上のとおり、第２の実施例によれば、乗
算器の数が３に低減された１次元ＩＤＣＴプロセッサを
実現できる。

【００４０】（実施例３）式（４）から、ｔ₀ ＝ｔ₄ で
あることが直ちに分かる。この関係を利用すると、式
（２）は、 ｗ_ij＝ｄ_i0ｙ_0j＋Σ_k=1 ³ ｄ_ikｙ_kj＋ｄ_i4ｙ_4j＋Σ_k=5 ⁷ ｄ_ikｙ_kj ＝ｔ₀ ｙ_0j＋Σ_k=1 ³ ｄ_ikｙ_kj±ｔ₀ ｙ_4j＋Σ_k=5 ⁷ ｄ_ikｙ_kj ＝ｔ₀ ｙ_0j±ｔ₀ ｙ_4j＋Σ_k=1 ³ ｄ_ikｙ_kj＋Σ_k=5 ⁷ ｄ_ikｙ_kj ＝ｔ₀ ｙ_0j±ｔ₀ ｙ_4j＋ω_ij …（５） のように変形される。ここに、式（５）中の“±”は、
ｉ＝０，３，４，７の場合に“＋”を、ｉ＝１，２，
５，６の場合に“−”をそれぞれ意味する（図１参
照）。また、式（５）中のω_ijは部分内積であって、 ω_ij＝Σ_k=1 ³ ｄ_ikｙ_kj＋Σ_k=5 ⁷ ｄ_ikｙ_kj …（６） である。式（６）によれば、図１の行列演算のサイズ
は、図１０のように低減される。

【００４１】本発明の第３の実施例に係る１次元ＩＤＣ
Ｔプロセッサの構成を図１１に示す。この構成は、式
（５）の演算を実行するものである。図１１において、
１０は入力バッファ、１１は定数乗算回路、１２は分布
演算（ＤＡ）回路、１３は合成演算（ＲＡ）回路であ
る。入力端子から、１６ビット長の２の補数表示の２進
数データｙ_ij（ｉ＝０〜７，ｊ＝０〜７）が、ｙ₀₀〜ｙ
₇₀、ｙ₀₁〜ｙ₇₁、…、ｙ₀₇〜ｙ₇₇の順序で入力バッファ
１０へ供給される。入力バッファ１０は、データｙ_0j，
ｙ_4jを定数乗算回路１１へ、データｙ_1j，ｙ_2j，ｙ_3j，
ｙ_5j，ｙ_6j，ｙ_7jをＤＡ回路１２へそれぞれ供給する。
定数乗算回路１１は、２個の定数乗算ｔ₀ ｙ_0j，ｔ₀ ｙ
_4jを実行するものである。ＤＡ回路１２は、図１０の行
列演算を実行することにより部分内積ω_ijを求めるもの
である。ＲＡ回路１３は、ｔ₀ ｙ_0j、ｔ₀ ｙ_4j及びω_ij
から、式（５）に従って内積ｗ_ijを求めるものである。

【００４２】入力バッファ１０の内部構成を図１２に示
す。入力バッファ１０は、各々データｙ_0j，ｙ_1j，
ｙ_2j，ｙ_3j，ｙ_4j，ｙ_5j，ｙ_6j，ｙ_7jを保持するための
８個のレジスタ４００〜４０７で構成される。

【００４３】定数乗算回路１１の内部構成を図１３に示
す。定数乗算回路１１は、データｙ_0jを保持するための
入力レジスタ４１０と、データｙ_4jを保持するための入
力レジスタ４１１と、２個のデータｙ_0j，ｙ_4jを順次選
択するための２入力セレクタ４１２と、２個の定数乗算
ｔ₀ ｙ_0j，ｔ₀ ｙ_4jを順次実行するための乗算器４１３
と、積ｔ₀ ｙ_0jを保持するための一時レジスタ４１４
と、積ｔ₀ ｙ_4jを保持するための一時レジスタ４１５
と、当該１次元ＩＤＣＴプロセッサのパイプライン動作
を保証するように両一時レジスタ４１４，４１５の出力
を保持するための２個のバッファレジスタ４１６，４１
７とで構成される。

【００４４】ＤＡ回路１２の内部構成を図１４に示す。
ＤＡ回路１２は、６個のシフトレジスタ４２０〜４２５
と、８個の６ビット入力ＲＡＣ４２６〜４３３と、８個
のバッファレジスタ４３４〜４４１と、８入力セレクタ
４４２とで構成される。シフトレジスタ４２０〜４２５
は、各々データｙ_1j，ｙ_2j，ｙ_3j，ｙ_5j，ｙ_6j，ｙ_7jを
保持し、各々の最下位２ビットを次々とシフトアウトす
るものである。シフトレジスタ４２０〜４２５の各々の
最下位ビットは第１のビットスライスワードｑ₀ とし
て、各々の最下位ビットより１桁上位のビットは第２の
ビットスライスワードｑ₁ としてそれぞれ６ビット入力
ＲＡＣ４２６〜４３３へ供給される。６ビット入力ＲＡ
Ｃ４２６は、図１５に示すように、第１のＲＯＭ７１
と、第２のＲＯＭ７２と、３入力加減算器７３と、シフ
タ７４と、累算レジスタ７５とで構成される。第１のＲ
ＯＭ７１は、第１のビットスライスワードｑ₀ をアドレ
スとして受け取り、対応するベクトル内積の部分和を３
入力加減算器７３へ第１の入力として供給するものであ
る。第２のＲＯＭ７２は、第２のビットスライスワード
ｑ₁ をアドレスとして受け取り、対応するベクトル内積
の部分和を３入力加減算器７３へ第２の入力として供給
するものである。累算レジスタ７５の保持出力は、３入
力加減算器７３へ第３の入力として供給される。ただ
し、第２の入力は、第１及び第３の入力より１ビット上
位の重みを持つ。累算レジスタ７５の保持内容は、予め
０に初期化される。３入力加減算器７３は、第１〜第３
の入力の加算を実行するものである。ただし、最後のビ
ットスライスワードｑ₁ に係る部分和については、減算
を実行する。シフタ７４は、３入力加減算器７３の結果
の桁移動のための左シフタである。累算レジスタ７５の
保持内容は、シフタ７４の出力に書き換えられる。最終
的に、累算レジスタ７５から部分内積ω_0jが出力され
る。図１４中の他の６ビット入力ＲＡＣの内部構成も図
１５と同様である。したがって、８個の６ビット入力Ｒ
ＡＣ４２６〜４３３で８個の部分内積ω_0j，ω_1j，
ω_2j，ω_3j，ω_4j，ω_5j，ω_6j，ω_7jが並列に求められ
る。バッファレジスタ４３４〜４４１は、当該１次元Ｉ
ＤＣＴプロセッサのパイプライン動作を保証するよう
に、６ビット入力ＲＡＣ４２６〜４３３の出力を保持す
るものである。８入力セレクタ４４２は、バッファレジ
スタ４３４〜４４１の保持データを順次選択して、部分
内積ω_ij（ｉ＝０〜７，ｊ＝０〜７）を、ω_0j，ω_1j，
ω_2j，ω_3j，ω_4j，ω_5j，ω_6j，ω_7jの順序で出力する
ものである。

【００４５】ＲＡ回路１３の内部構成を図１６に示す。
ＲＡ回路１３は、定数乗算回路１１から供給された２個
の積ｔ₀ ｙ_0j，ｔ₀ ｙ_4jと、ＤＡ回路１２から供給され
た部分内積ω_ijとの加減算を実行して内積ｗ_ijを求める
ための３入力加減算器４５０で構成される。ただし、積
ｔ₀ ｙ_4jについては、式（５）に従って、ｉの値に応じ
て加算又は減算が選択される。具体的には、ｉ＝０，
３，４，７のサイクルでは加算を選択し、ｉ＝１，２，
５，６のサイクルでは減算を選択するように制御され
る。

【００４６】以下、図１１〜図１６に基づいて、本発明
の第３の実施例に係る１次元ＩＤＣＴプロセッサの動作
を説明する。

【００４７】第１から第８のサイクルでは、入力端子か
ら入力バッファ１０に８個のデータｙ₀₀，ｙ₁₀，ｙ₂₀，
ｙ₃₀，ｙ₄₀，ｙ₅₀，ｙ₆₀，ｙ₇₀が順次入力される。これ
らのデータは、それぞれレジスタ４００〜４０７に格納
される。

【００４８】第９のサイクルでは、入力バッファ１０の
データが定数乗算回路１１及びＤＡ回路１２へ転送され
る。すなわち、データｙ₀₀，ｙ₄₀は定数乗算回路１１の
入力レジスタ４１０，４１１に、データｙ₁₀，ｙ₂₀，ｙ
₃₀，ｙ₅₀，ｙ₆₀，ｙ₇₀はＤＡ回路１２のシフトレジスタ
４２０〜４２５にそれぞれ格納される。

【００４９】第１０から第１３のサイクルでは、定数乗
算回路１１の２入力セレクタ４１２によりデータｙ₀₀が
選択され、乗算器４１３により定数乗算ｔ₀ ｙ₀₀が実行
され、その結果が一時レジスタ４１４に書き込まれる。
第１４から第１７のサイクルでは、２入力セレクタ４１
２によりデータｙ₄₀が選択され、乗算器４１３により定
数乗算ｔ₀ ｙ₄₀が実行され、その結果が一時レジスタ４
１５に書き込まれる。一方、ＤＡ回路１２では、第１０
から第１７のサイクルにおいて、６ビット入力ＲＡＣ４
２６〜４３３により８個の部分内積ω₀₀，ω₁₀，ω₂₀，
ω₃₀，ω₄₀，ω₅₀，ω₆₀，ω₇₀が求められる。

【００５０】第１８のサイクルでは、定数乗算回路１１
の一時レジスタ４１４，４１５の保持データがバッファ
レジスタ４１６，４１７へ、ＤＡ回路１２の６ビット入
力ＲＡＣ４２６〜４３３の出力データがバッファレジス
タ４３４〜４４１へそれぞれ転送される。

【００５１】第１９から第２６のサイクルでは、ＤＡ回
路１２の８入力セレクタ４４２が部分内積ω₀₀，ω₁₀，
ω₂₀，ω₃₀，ω₄₀，ω₅₀，ω₆₀，ω₇₀をＲＡ回路１３へ
順次供給する。一方、積ｔ₀ ｙ₀₀，ｔ₀ ｙ₄₀が定数演算
回路１１からＲＡ回路１３へ供給される。ＲＡ回路１１
の３入力加減算器４５０は、式（５）に従って、内積ｗ
₀₀，ｗ₁₀，ｗ₂₀，ｗ₃₀，ｗ₄₀，ｗ₅₀，ｗ₆₀，ｗ₇₀を順次
出力する。

【００５２】次の８個のデータｙ₀₁，ｙ₁₁，ｙ₂₁，
ｙ₃₁，ｙ₄₁，ｙ₅₁，ｙ₆₁，ｙ₇₁に関する処理は、第９か
ら第３４のサイクルにおいて、上記第１から第２６のサ
イクルの処理と同様に行われる。この結果、第２７から
第３４のサイクルで内積ｗ₀₁，ｗ₁₁，ｗ₂₁，ｗ₃₁，
ｗ₄₁，ｗ₅₁，ｗ₆₁，ｗ₇₁が順次出力される。

【００５３】以下同様の処理を繰り返すことにより、連
続的に供給される入力データｙ₀₀〜ｙ₇₀，ｙ₀₁〜ｙ₇₁，
…，ｙ₀₇〜ｙ₇₇に対応した出力データｗ₀₀〜ｗ₇₀，ｗ₀₁
〜ｗ₇₁，…，ｗ₀₇〜ｗ₇₇が連続して得られる。

【００５４】以上のとおり、第３の実施例によれば、乗
算器の数が１に低減された１次元ＩＤＣＴプロセッサを
実現できる。しかも、定数乗算回路１１の中の乗算器４
１３は、２変数入力の乗算器に比べて回路規模が小さ
い。また、内積計算の一部を定数乗算回路１１で実行す
るので、ＤＡ回路１２のＲＯＭサイズが低減される。

【００５５】以下、上記第３の実施例の変形例について
説明する。式（５）は、 ｗ_ij＝ｔ₀ （ｙ_0j±ｙ_4j）＋ω_ij …（７） のように変形される。ここに、式（７）中の“±”は、
ｉ＝０，３，４，７の場合に“＋”を、ｉ＝１，２，
５，６の場合に“−”をそれぞれ意味する（図１参
照）。図１７の定数乗算回路１１及び図１８のＲＡ回路
１３は、式（７）の演算手順を採用したものである。

【００５６】図１７に示した定数乗算回路１１は、デー
タｙ_0jを保持するための入力レジスタ５００と、データ
ｙ_4jを保持するための入力レジスタ５０１と、加算ｙ_0j
＋ｙ_4j及び減算ｙ_0j−ｙ_4jを順次実行するための２入力
加減算器５０２と、２個の定数乗算ｔ₀ （ｙ_0j＋
ｙ_4j），ｔ₀ （ｙ_0j−ｙ_4j）を順次実行するための乗算
器５０３と、積ｔ₀ （ｙ_0j＋ｙ_4j）を保持するための一
時レジスタ５０４と、積ｔ₀（ｙ_0j−ｙ_4j）を保持する
ための一時レジスタ５０５と、両一時レジスタ５０４，
５０５の出力を保持するための２個のバッファレジスタ
５０６，５０７とで構成される。

【００５７】図１７の定数乗算回路１１を採用する場合
には、図１６のＲＡ回路１３は図１８のように変形され
る。図１８のＲＡ回路１３は、定数乗算回路１１から供
給された２個の積ｔ₀ （ｙ_0j＋ｙ_4j），ｔ₀ （ｙ_0j−ｙ
_4j）のうちのいずれか一方を選択するための２入力セレ
クタ５１０と、該２入力セレクタ５１０で選択された積
とＤＡ回路１２から供給された部分内積ω_ijとの加算を
実行して内積ｗ_ijを求めるための２入力加算器５１１と
で構成される。２入力セレクタ５１０は、式（７）に従
って、ｉ＝０，３，４，７のサイクルではｔ₀ （ｙ_0j＋
ｙ_4j）を選択し、ｉ＝１，２，５，６のサイクルではｔ
₀ （ｙ_0j−ｙ_4j）を選択するように制御される。

【００５８】さて、図１０の行列演算は、図１９のよう
に変形される。図１９中の８行６列の行列の要素の半分
は０である。したがって、図１９の行列演算は、図２０
（ａ）及び図２０（ｂ）のように２つに分割される。図
２０（ａ）中の４個の部分内積ρ_0j，ρ_1j，ρ_2j，ρ_3j
は４個の２ビット入力ＲＡＣで、図２０（ｂ）中の４個
の部分内積σ_0j，σ_1j，σ_2j，σ_3jは４個の４ビット入
力ＲＡＣでそれぞれ求めることができる。また、図２０
（ａ）及び図２０（ｂ）から、 ω_0j＝ρ_0j＋σ_0j ω_1j＝ρ_1j＋σ_1j ω_2j＝ρ_2j＋σ_2j ω_3j＝ρ_3j＋σ_3j ω_4j＝ρ_3j−σ_3j ω_5j＝ρ_2j−σ_2j ω_6j＝ρ_1j−σ_1j ω_7j＝ρ_0j−σ_0j …（８） であることが分かる。図２１のＤＡ回路１２は、図２０
（ａ）及び図２０（ｂ）の行列演算をそれぞれＲＡＣで
実行したうえ、式（８）を用いて部分内積ω_ijを求める
ものである。

【００５９】図２１のＤＡ回路１２は、６個のシフトレ
ジスタ７００〜７０５と、４個の４ビット入力ＲＡＣ７
０６〜７０９と、４個の２ビット入力ＲＡＣ７１０〜７
１３と、８個のバッファレジスタ７１４〜７２１と、第
１の４入力セレクタ７２２と、第２の４入力セレクタ７
２３と、２入力加減算器７２４とで構成される。シフト
レジスタ７００〜７０５は、各々データｙ_1j，ｙ_2j，ｙ
_3j，ｙ_5j，ｙ_6j，ｙ_7jを保持し、各々の最下位２ビット
を次々とシフトアウトするものである。４個のシフトレ
ジスタ７００，７０２，７０３，７０５の各々の最下位
ビットは第１のビットスライスワードｓ₀ として、各々
の最下位ビットより１桁上位のビットは第２のビットス
ライスワードｓ₁ としてそれぞれ４ビット入力ＲＡＣ７
０６〜７０９へ供給される。２個のシフトレジスタ７０
１，７０４の各々の最下位ビットは第３のビットスライ
スワードｒ₀ として、各々の最下位ビットより１桁上位
のビットは第４のビットスライスワードｒ₁ としてそれ
ぞれ２ビット入力ＲＡＣ７１０〜７１３へ供給される。
４ビット入力ＲＡＣ７０６は、図２２に示すように、第
１のＲＯＭ８１と、第２のＲＯＭ８２と、３入力加減算
器８３と、シフタ８４と、累算レジスタ８５とで構成さ
れる。図２１中の他の４ビット入力ＲＡＣの内部構成も
図２２と同様である。したがって、４個の４ビット入力
ＲＡＣ７０６〜７０９で４個の部分内積σ_0j，σ_1j，σ
_2j，σ_3jが並列に求められる。２ビット入力ＲＡＣ７１
０は、図２３に示すように、第１のＲＯＭ９１と、第２
のＲＯＭ９２と、３入力加減算器９３と、シフタ９４
と、累算レジスタ９５とで構成される。図２１中の他の
２ビット入力ＲＡＣの内部構成も図２３と同様である。
したがって、４個の２ビット入力ＲＡＣ７１０〜７１３
で４個の部分内積ρ_0j，ρ_1j，ρ_2j，ρ_3jが並列に求め
られる。バッファレジスタ７１４〜７２１は、当該１次
元ＩＤＣＴプロセッサのパイプライン動作を保証するよ
うに、８個のＲＡＣ７０６〜７１３の出力を保持するも
のである。第１の４入力セレクタ７２２は、バッファレ
ジスタ７１４〜７１７の保持データを選択して、部分内
積σ_0j，σ_1j，σ_2j，σ_3j，σ_3j，σ_2j，σ_1j，σ_0jを
２入力加減算器７２４へ順次供給するものである。第２
の４入力セレクタ７２３は、バッファレジスタ７１８〜
７２１の保持データを選択して、部分内積ρ_0j，ρ_1j，
ρ_2j，ρ_3j，ρ_3j，ρ_2j，ρ_1j，ρ_0jを２入力加減算器
７２４へ順次供給するものである。２入力加減算器７２
４は、式（８）に従って加減算を実行するものである。
すなわち、部分内積ω_ij（ｉ＝０〜７，ｊ＝０〜７）
が、ω_0j，ω_1j，ω_2j，ω_3j，ω_4j，ω_5j，ω_6j，ω_7j
の順序で２入力加減算器７２４から出力される。

【００６０】図１１中の定数演算回路１１及びＲＡ回路
１３の内部構成は、図１３と図１６との組み合わせ、図
１７と図１８との組み合わせなどの中から適宜選択され
る。また、図１１中のＤＡ回路１２の内部構成は、図１
４及び図２１などの中から適宜選択される。

【００６１】なお、上記第１〜第３の実施例では８ポイ
ントＩＤＣＴ処理について説明したが、各実施例は１６
ポイントＩＤＣＴ処理、８ポイントＩＤＳＴ処理、１６
ポイントＩＤＳＴ処理などに容易に変形できる。

【００６２】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、所要の乗算器数が大幅に低減される結果、直交変換
プロセッサの回路規模が低減される。また、複数の内積
計算の各々を２個の定数乗算と１個の部分内積計算とに
分割することとすれば、内積計算の全てをＤＡ回路で実
現する場合に比べてＲＯＭサイズが低減される結果、直
交変換プロセッサの回路規模が低減される。

【図面の簡単な説明】

【図１】本発明に係るＩＤＣＴプロセッサによって実行
されるべき行列演算を示す図である。

【図２】図１の行列演算の１つの実行手順を示す図であ
る。

【図３】図２の手順で用いられる係数行列を示す図であ
る。

【図４】図３の係数行列を採用した、本発明の第１の実
施例に係るＩＤＣＴプロセッサの構成図である。

【図５】図４中の１個の累算器の内部構成図である。

【図６】図５の累算器の変形例を示す図である。

【図７】図１の行列演算の他の実行手順を示す図であ
る。

【図８】図７の手順で用いられる係数行列を示す図であ
る。

【図９】図８の係数行列を採用した、本発明の第２の実
施例に係るＩＤＣＴプロセッサの構成図である。

【図１０】図１の行列演算の一部を示す図である。

【図１１】本発明の第３の実施例に係るＩＤＣＴプロセ
ッサの構成図である。

【図１２】図１１中の入力バッファの内部構成図であ
る。

【図１３】図１１中の定数乗算回路の内部構成図であ
る。

【図１４】図１１中の分布演算回路の内部構成図であ
る。

【図１５】図１０の行列演算を実行するための、図１４
中の１個の６ビット入力ＲＡＣの内部構成図である。

【図１６】図１１中の合成演算回路の内部構成図であ
る。

【図１７】図１３の定数乗算回路の変形例を示す図であ
る。

【図１８】図１７の定数乗算回路を採用したＩＤＣＴプ
ロセッサにおける合成演算回路の内部構成図である。

【図１９】図１０から導出された行列演算を示す図であ
る。

【図２０】（ａ）及び（ｂ）は図１９から分割された２
つの行列演算を示す図である。

【図２１】図１４の分布演算回路の変形例を示す図であ
る。

【図２２】図２０（ｂ）の行列演算を実行するための、
図２１中の１個の４ビット入力ＲＡＣの内部構成図であ
る。

【図２３】図２０（ａ）の行列演算を実行するための、
図２１中の１個の２ビット入力ＲＡＣの内部構成図であ
る。

【符号の説明】

１０ 入力バッファ １１ 定数乗算回路 １２ 分布演算回路（ＤＡ回路） １３ 合成演算回路（ＲＡ回路） ７１，７２，８１，８２，９１，９２ ＲＯＭ ７３，８３，９３ ３入力加減算器 ７４，８４，９４ シフタ ７５，８５，９５ 累算レジスタ １０１〜１０４，３０２〜３０４ 係数メモリ １０５〜１０８，３０６〜３０８ 乗算器 １０９〜１１６，３１０〜３１７ 累算器 １１７，３１８ ８入力セレクタ ２０１ ４入力セレクタ ２０２ ２の補数器 ２０３ 加算器 ２０４ 累算レジスタ ２０５ バッファレジスタ ２１２ １の補数器 ３０１ 入力レジスタ ３０５ ２入力セレクタ ３０９ 一時レジスタ ４００〜４０７ レジスタ ４１０，４１１，５００，５０１ 入力レジスタ ４１２，５１０ ２入力セレクタ ４１３，５０３ 乗算器 ４１４，４１５，５０４，５０５ 一時レジスタ ４１６，４１７，５０６，５０７ バッファレジスタ ４２０〜４２５，７００〜７０５ シフトレジスタ ４２６〜４３３ ６ビット入力ＲＡＣ ４３４〜４４１，７１４〜７２１ バッファレジスタ ４４２ ８入力セレクタ ４５０ ３入力加減算器 ５０２ ２入力加減算器 ５１１ ２入力加算器 ７０６〜７０９ ４ビット入力ＲＡＣ ７１０〜７１３ ２ビット入力ＲＡＣ ７２２，７２３ ４入力セレクタ ７２４ ２入力加減算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ａ 9382−5Ｋ Ｈ０４Ｎ 1/41 Ｂ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 ２ⁿ⁺¹ （ｎは２以上の整数）個の要素か
   らなる入力データに直交変換処理を施すための直交変換
   プロセッサであって、 直交変換行列を構成する２ⁿ⁺¹ ×２ⁿ⁺¹ 個の係数のうち
   の２ⁿ ×２ⁿ⁺¹ 個の係数の各々の絶対値をそれぞれ２
   ⁿ⁺¹ 個ずつ格納するための第１から第２ⁿ の係数メモリ
   と、 前記入力データのうちの１個の要素と前記第１から第２
   ⁿ の係数メモリのうちの対応する係数メモリの２ⁿ⁺¹ 個
   の格納係数のうちの１個との乗算をそれぞれ実行するた
   めの第１から第２ⁿ の乗算器と、 前記直交変換行列に対応した２ⁿ⁺¹ 個の内積を並列に求
   めるように、前記直交変換行列の係数の符号を復元しな
   がら前記第１から第２ⁿ の乗算器の結果を用いた累算を
   それぞれ実行するための第１から第２ⁿ⁺¹ の累算器と、 前記第１から第２ⁿ⁺¹ の累算器の結果を前記直交変換プ
   ロセッサの出力データの要素として順次選択出力するた
   めの２ⁿ⁺¹ 入力セレクタとを備えたことを特徴とする直
   交変換プロセッサ。
2. 【請求項２】 請求項１記載の直交変換プロセッサにお
   いて、 ｎが２であることを特徴とする直交変換プロセッサ。
3. 【請求項３】 請求項２記載の直交変換プロセッサにお
   いて、 前記第１から第８の累算器の各々は、 前記第１から第４の乗算器のうちの１個の乗算器の結果
   そのものと、該結果の２の補数とのいずれかを選択出力
   するための２の補数器と、 前記２の補数器の出力と累算結果との加算を実行するた
   めの加算器と、 前記累算結果の初期値として０を用い、かつ前記累算結
   果の中間値として前記加算器の結果を保持出力するため
   の累算レジスタと、 前記累算レジスタの出力を保持出力するためのバッファ
   レジスタとを備えたことを特徴とする直交変換プロセッ
   サ。
4. 【請求項４】 請求項３記載の直交変換プロセッサにお
   いて、 前記第１から第８の累算器の各々は、前記第１から第４
   の乗算器のうちの１個の乗算器の結果を前記２の補数器
   の入力として選択出力するための４入力セレクタを更に
   備えたことを特徴とする直交変換プロセッサ。
5. 【請求項５】 請求項２記載の直交変換プロセッサにお
   いて、 前記第１から第８の累算器の各々は、 前記第１から第４の乗算器のうちの１個の乗算器の結果
   そのものと、該結果の１の補数とのいずれかを選択出力
   するための１の補数器と、 前記１の補数器の出力と累算結果との加算を実行するた
   めの加算器と、 前記累算結果の初期値として定数を用い、かつ前記累算
   結果の中間値として前記加算器の結果を保持出力するた
   めの累算レジスタと、 前記累算レジスタの出力を保持出力するためのバッファ
   レジスタとを備えたことを特徴とする直交変換プロセッ
   サ。
6. 【請求項６】 請求項５記載の直交変換プロセッサにお
   いて、 前記第１から第８の累算器の各々は、前記第１から第４
   の乗算器のうちの１個の乗算器の結果を前記１の補数器
   の入力として選択出力するための４入力セレクタを更に
   備えたことを特徴とする直交変換プロセッサ。
7. 【請求項７】 ２ⁿ⁺¹ （ｎは２以上の整数）個の要素か
   らなる入力データに直交変換処理を施すための直交変換
   プロセッサであって、 直交変換行列を構成する２ⁿ⁺¹ ×２ⁿ⁺¹ 個の係数のうち
   の（２ⁿ −１）×２^{n+ 1} 個の係数の各々の絶対値をそれ
   ぞれ２ⁿ⁺¹ 個ずつ格納するための第１から第（２ⁿ −
   １）の係数メモリと、 入力として供給された前記入力データの要素を１個ずつ
   保持出力するための入力レジスタと、 前記入力レジスタの入力と出力とのいずれかを選択出力
   するための２入力セレクタと、 前記２入力セレクタの出力と前記第１の係数メモリの２
   ⁿ⁺¹ 個の格納係数のうちの１個との乗算を実行するため
   の第１の乗算器と、 前記入力レジスタの出力と前記第２から第（２ⁿ −１）
   の係数メモリのうちの対応する係数メモリの２ⁿ⁺¹ 個の
   格納係数のうちの１個との乗算をそれぞれ実行するため
   の第２から第（２ⁿ −１）の乗算器と、 前記第１の乗算器の結果を保持出力するための一時レジ
   スタと、 前記直交変換行列に対応した２ⁿ⁺¹ 個の内積を並列に求
   めるように、前記直交変換行列の係数の符号を復元しな
   がら前記第１から第（２ⁿ −１）の乗算器の結果と前記
   一時レジスタの出力とを用いた累算をそれぞれ実行する
   ための第１から第２ⁿ⁺¹ の累算器と、 前記第１から第２ⁿ⁺¹ の累算器の結果を前記直交変換プ
   ロセッサの出力データの要素として順次選択出力するた
   めの２ⁿ⁺¹ 入力セレクタとを備えたことを特徴とする直
   交変換プロセッサ。
8. 【請求項８】 請求項７記載の直交変換プロセッサにお
   いて、 ｎが２であることを特徴とする直交変換プロセッサ。
9. 【請求項９】 請求項８記載の直交変換プロセッサにお
   いて、 前記第１から第８の累算器の各々は、 前記第１から第３の乗算器の結果と前記一時レジスタの
   出力とのうちのいずれかを選択出力するための４入力セ
   レクタと、 前記４入力セレクタの出力そのものと、該出力の２の補
   数とのいずれかを選択出力するための２の補数器と、 前記２の補数器の出力と累算結果との加算を実行するた
   めの加算器と、 前記累算結果の初期値として０を予め保持し、かつ前記
   累算結果の中間値として前記加算器の結果を保持出力す
   るための累算レジスタと、 前記累算レジスタの出力を保持出力するためのバッファ
   レジスタとを備えたことを特徴とする直交変換プロセッ
   サ。
10. 【請求項１０】 請求項８記載の直交変換プロセッサに
    おいて、 前記第１から第８の累算器の各々は、 前記第１から第３の乗算器の結果と前記一時レジスタの
    出力とのうちのいずれかを選択出力するための４入力セ
    レクタと、 前記４入力セレクタの出力そのものと、該出力の１の補
    数とのいずれかを選択出力するための１の補数器と、 前記１の補数器の出力と累算結果との加算を実行するた
    めの加算器と、 前記累算結果の定数初期値を予め保持し、かつ前記累算
    結果の中間値として前記加算器の結果を保持出力するた
    めの累算レジスタと、 前記累算レジスタの出力を保持出力するためのバッファ
    レジスタとを備えたことを特徴とする直交変換プロセッ
    サ。
11. 【請求項１１】 ２ⁿ⁺¹ （ｎは２以上の整数）個の要素
    からなる入力データに直交変換処理を施すための直交変
    換プロセッサであって、 前記入力データの連続する２ⁿ⁺¹ 個の要素を一括して保
    持出力するための入力バッファと、 前記入力バッファから前記２ⁿ⁺¹ 個の要素のうちの第１
    番目の要素と第（２ⁿ＋１）番目の要素とを入力して２
    個の定数乗算結果を並列出力するための定数乗算回路
    と、 前記入力バッファから他の（２ⁿ⁺¹ −２）個の要素を入
    力して、直交変換行列に対応した２ⁿ⁺¹ 個の部分内積を
    順次出力するための分布演算回路と、 前記直交変換プロセッサの出力データの要素を求めるよ
    うに、前記定数乗算回路の２個の出力と前記分布演算回
    路の出力との合成演算を実行するための合成演算回路と
    を備えたことを特徴とする直交変換プロセッサ。
12. 【請求項１２】 請求項１１記載の直交変換プロセッサ
    において、 ｎが２であることを特徴とする直交変換プロセッサ。
13. 【請求項１３】 請求項１２記載の直交変換プロセッサ
    において、 前記入力バッファは、前記入力データの連続する８個の
    要素の各々を保持出力するための８個のレジスタを備え
    たことを特徴とする直交変換プロセッサ。
14. 【請求項１４】 請求項１２記載の直交変換プロセッサ
    において、 前記定数乗算回路は、 前記入力データの連続する８個の要素のうちの第１番目
    の要素を保持出力するための第１の入力レジスタと、 前記入力データの連続する８個の要素のうちの第５番目
    の要素を保持出力するための第２の入力レジスタと、 前記第１の入力レジスタの出力と前記第２の入力レジス
    タの出力とを順次選択出力するための２入力セレクタ
    と、 前記２入力セレクタの出力を用いて、前記第１の入力レ
    ジスタの出力の第１の定数乗算と、前記第２の入力レジ
    スタの第２の定数乗算とを順次実行するための乗算器
    と、 前記第１の定数乗算の結果を保持出力するための第１の
    一時レジスタと、 前記第２の定数乗算の結果を保持出力するための第２の
    一時レジスタと、 前記第１の一時レジスタの出力を保持出力するための第
    １のバッファレジスタと、 前記第２の一時レジスタの出力を保持出力するための第
    ２のバッファレジスタとを備え、かつ前記合成演算回路
    は、前記第１のバッファレジスタの出力と前記分布演算
    回路の出力とを各々加算入力とし、かつ前記第２のバッ
    ファレジスタの出力を加減算入力とした加減算を実行す
    るための３入力加減算器を備えたことを特徴とする直交
    変換プロセッサ。
15. 【請求項１５】 請求項１２記載の直交変換プロセッサ
    において、 前記定数乗算回路は、 前記入力データの連続する８個の要素のうちの第１番目
    の要素を保持出力するための第１の入力レジスタと、 前記入力データの連続する８個の要素のうちの第５番目
    の要素を保持出力するための第２の入力レジスタと、 前記第１の入力レジスタの出力と前記第２の入力レジス
    タの出力との加算及び減算を順次実行するための２入力
    加減算器と、 前記２入力加減算器の加算結果の第１の定数乗算と、前
    記２入力加減算器の減算結果の第２の定数乗算とを順次
    実行するための乗算器と、 前記第１の定数乗算の結果を保持出力するための第１の
    一時レジスタと、 前記第２の定数乗算の結果を保持出力するための第２の
    一時レジスタと、 前記第１の一時レジスタの出力を保持出力するための第
    １のバッファレジスタと、 前記第２の一時レジスタの出力を保持出力するための第
    ２のバッファレジスタとを備え、かつ前記合成演算回路
    は、 前記第１及び第２のバッファレジスタの出力のいずれか
    を選択出力するための２入力セレクタと、 前記２入力セレクタの出力と前記分布演算回路の出力と
    の加算を実行するための２入力加算器とを備えたことを
    特徴とする直交変換プロセッサ。
16. 【請求項１６】 請求項１２記載の直交変換プロセッサ
    において、 前記分布演算回路は、 前記入力データの連続する８個の要素のうちの第２、第
    ３、第４、第６、第７及び第８番目の要素を保持し、か
    つ該６要素の各々の最下位ビットを集めて第１のビット
    スライスワードとし、該６要素の各々の最下位ビットよ
    り１桁上位のビットを集めて第２のビットスライスワー
    ドとするように、該６要素の各々の最下位２ビットを次
    々とシフトアウトするための６個のシフトレジスタと、 前記直交変換行列に対応した８個の部分内積を並列に求
    めるように、前記第１及び第２のビットスライスワード
    に基づく積和演算をそれぞれ実行するための８個の６ビ
    ット入力ＲＡＣと、 前記８個の６ビット入力ＲＡＣの結果を保持出力するた
    めの８個のバッファレジスタと、 前記８個のバッファレジスタの出力を順次選択出力する
    ための８入力セレクタとを備えたことを特徴とする直交
    変換プロセッサ。
17. 【請求項１７】 請求項１６記載の直交変換プロセッサ
    において、 前記８個の６ビット入力ＲＡＣの各々は、 前記第１のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第１のＲＯＭと、 前記第２のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第２のＲＯＭと、 前記第１のＲＯＭから索引された部分和を第１の加算入
    力とし、前記第２のＲＯＭから索引された部分和を加減
    算入力とし、かつ累算結果を第２の加算入力とした加減
    算を実行するための３入力加減算器と、 前記３入力加減算器の結果を左シフト出力するためのシ
    フタと、 前記累算結果の初期値として０を予め保持し、かつ前記
    累算結果の中間値として前記シフタの出力を保持出力す
    るための累算レジスタとを備えたことを特徴とする直交
    変換プロセッサ。
18. 【請求項１８】 請求項１２記載の直交変換プロセッサ
    において、 前記分布演算回路は、 前記入力データの連続する８個の要素のうちの第２、第
    ４、第６及び第８番目の要素を保持し、かつ該４要素の
    各々の最下位ビットを集めて第１のビットスライスワー
    ドとし、該４要素の各々の最下位ビットより１桁上位の
    ビットを集めて第２のビットスライスワードとするよう
    に、該４要素の各々の最下位２ビットを次々とシフトア
    ウトするための４個のシフトレジスタと、 前記入力データの連続する８個の要素のうちの第３及び
    第７番目の要素を保持し、かつ該２要素の各々の最下位
    ビットを集めて第３のビットスライスワードとし、該２
    要素の各々の最下位ビットより１桁上位のビットを集め
    て第４のビットスライスワードとするように、該２要素
    の各々の最下位２ビットを次々とシフトアウトするため
    の２個のシフトレジスタと、 前記直交変換行列に対応した４個の部分内積を並列に求
    めるように、前記第１及び第２のビットスライスワード
    に基づく積和演算をそれぞれ実行するための４個の４ビ
    ット入力ＲＡＣと、 前記直交変換行列に対応した４個の部分内積を並列に求
    めるように、前記第３及び第４のビットスライスワード
    に基づく積和演算をそれぞれ実行するための４個の２ビ
    ット入力ＲＡＣと、 前記４個の４ビット入力ＲＡＣの結果を保持出力するた
    めの第１から第４のバッファレジスタと、 前記４個の２ビット入力ＲＡＣの結果を保持出力するた
    めの第５から第８のバッファレジスタと、 前記第１から第４のバッファレジスタの出力を順次選択
    出力するための第１の４入力セレクタと、 前記第５から第８のバッファレジスタの出力を順次選択
    出力するための第２の４入力セレクタと、 前記第１の４入力セレクタの出力を加減算入力とし、か
    つ前記第２の４入力セレクタの出力を加算入力とした加
    減算を実行するための２入力加減算器とを備えたことを
    特徴とする直交変換プロセッサ。
19. 【請求項１９】 請求項１８記載の直交変換プロセッサ
    において、 前記４個の４ビット入力ＲＡＣの各々は、 前記第１のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第１のＲＯＭと、 前記第２のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第２のＲＯＭと、 前記第１のＲＯＭから索引された部分和を第１の加算入
    力とし、前記第２のＲＯＭから索引された部分和を加減
    算入力とし、かつ累算結果を第２の加算入力とした加減
    算を実行するための３入力加減算器と、 前記３入力加減算器の結果を左シフト出力するためのシ
    フタと、 前記累算結果の初期値として０を予め保持し、かつ前記
    累算結果の中間値として前記シフタの出力を保持出力す
    るための累算レジスタとを備えたことを特徴とする直交
    変換プロセッサ。
20. 【請求項２０】 請求項１８記載の直交変換プロセッサ
    において、 前記４個の２ビット入力ＲＡＣの各々は、 前記第３のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第１のＲＯＭと、 前記第４のビットスライスワードをアドレスとして索引
    されるように、前記直交変換行列に基づくベクトル内積
    の部分和を格納するための第２のＲＯＭと、 前記第１のＲＯＭから索引された部分和を第１の加算入
    力とし、前記第２のＲＯＭから索引された部分和を加減
    算入力とし、かつ累算結果を第２の加算入力とした加減
    算を実行するための３入力加減算器と、 前記３入力加減算器の結果を左シフト出力するためのシ
    フタと、 前記累算結果の初期値として０を予め保持し、かつ前記
    累算結果の中間値として前記シフタの出力を保持出力す
    るための累算レジスタとを備えたことを特徴とする直交
    変換プロセッサ。