JPH08181151A - Bipolar transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、バイポーラトランジ
スタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor.
【０００２】[0002]
【従来の技術】情報処理システムまたは通信システムの
高速化の要求に伴って、半導体素子もより一層の高速化
を必要とされている。そのような半導体素子の中で、ヘ
テロ接合バイポーラトランジスタは有望視されているも
ののひとつであり、高速化を図るためのさまざまな試み
がなされている。図１３は例えば特開平３−１２４０３
３号公報に示された従来のヘテロ接合バイポーラトラン
ジスタを示す断面図であり、図において、１０１は半絶
縁性ＧａＡｓ基板、１０２はｎ+ 型ＧａＡｓコレクタコ
ンタクト層、１０３はｎ型ＧａＡｓコレクタ層、１０４
はｐ+ 型ＩｎX Ｇａ1-X Ａｓ傾斜組成ベース層、１０５
はｎ型ＡｌY Ｇａ1-Y Ａｓ傾斜組成層、１０６はｎ型Ａ
ｌZ Ｇａ1-Z Ａｓエミッタ層、１０７はｎ+ 型ＧａＡｓ
エミッタ・コンタクト層、１０８はエミッタ電極、１０
９はベース電極、１１０はコレクタ電極である。2. Description of the Related Art With the demand for higher speeds in information processing systems or communication systems, semiconductor devices are required to be further speeded up. Among such semiconductor elements, the heterojunction bipolar transistor is one of the promising ones, and various attempts have been made to increase the speed. FIG. 13 shows, for example, Japanese Patent Laid-Open No. 3-12403.
FIG. 4 is a cross-sectional view showing a conventional heterojunction bipolar transistor disclosed in Japanese Patent Publication No. 3), in which 101 is a semi-insulating GaAs substrate, 102 is an n + type GaAs collector contact layer, 103 is an n type GaAs collector layer, and 104.
Is a p + type In X Ga 1-X As graded composition base layer, 105
Is an n-type Al Y Ga 1 -Y As gradient composition layer, and 106 is an n-type A
l Z Ga 1-Z As emitter layer, 107 is n + type GaAs
Emitter contact layer, 108 is an emitter electrode, 10
Reference numeral 9 is a base electrode, and 110 is a collector electrode.
【０００３】上記のバイポーラトランジスタにおいて
は、コレクタ層１０３とエミッタ層１０６との間に介在
してエネルギ・バンド・ギャップがコレクタ層からエミ
ッタ層に向かうにつれて広くなるようＩｎの値をｘ＝
０．１５からｘ＝０に低減させて傾斜組成をもたせたＩ
ｎX Ｇａ1-X Ａｓからなるベース層１０４を備えて構成
されている。このように、ベース層の混晶組成に傾斜を
もたせることにより、ベース層内にエネルギーポテンシ
ャルの傾斜が発生してキャリアを加速し、キャリアのベ
ース走行時間を短縮することができ、高速動作が可能と
なる。In the above bipolar transistor, the value of In is set to x = so that the energy band gap between the collector layer 103 and the emitter layer 106 becomes wider as it goes from the collector layer to the emitter layer.
I having a graded composition by reducing from 0.15 to x = 0 I
The base layer 104 is made of n x Ga 1 -x as. In this way, by grading the mixed crystal composition of the base layer, an energy potential gradient is generated in the base layer to accelerate the carriers, the base transit time of the carriers can be shortened, and high-speed operation is possible. Becomes
【０００４】[0004]
【発明が解決しようとする課題】以上のように、従来の
バイポーラトランジスタにおいては、ベース層の混晶組
成に傾斜をつけたり、あるいはベース層内の不純物濃度
に傾斜をつけたりすることによりドリフト電界を得てい
た。しかし、バイポーラトランジスタの高速化は、未だ
満足できるものではなく、さらなる高速化のための技術
開発が必要とされていた。As described above, in the conventional bipolar transistor, a drift electric field is obtained by grading the mixed crystal composition of the base layer or grading the impurity concentration in the base layer. Was there. However, the speedup of the bipolar transistor is still unsatisfactory, and technical development for further speedup has been required.
【０００５】この発明は、ベース層内のキャリアを加速
するためのドリフト電界を得ることにより、動作時間が
高速化されたバイポーラトランジスタを得ることを目的
とする。An object of the present invention is to obtain a bipolar transistor whose operating time is shortened by obtaining a drift electric field for accelerating carriers in the base layer.
【０００６】[0006]
【課題を解決するための手段】この発明に係わるバイポ
ーラトランジスタは、閃亜鉛鉱型結晶構造半導体であり
電気的極性を有する結晶面を主面とする基板と、この基
板上にエピタキシャル成長によって形成された歪みを有
するベース層と、このベ−ス層を挟んで形成されたコレ
クタ層とエミッタ層を備え、ベース層内にコレクタ層側
からエミッタ層側へ向かう内部ピエゾ電界が発生するよ
う構成されているものである。また、Ａ結晶面（たとえ
ば｛１１１｝＝（１１１）、（１１- １- ）、（１-１
１- ）、（１- １- １））を主面とする基板と、この基
板の主面上に形成されたコレクタ層と、このコレクタ層
上に形成された圧縮歪みを有するベース層と、このベー
ス層上に形成されたエミッタ層を備えた、エミッタアッ
プ構造をもつ。また、Ｂ結晶面（たとえば｛１- １- １
- ｝＝（１- １- １- ）、（１- １１）、（１１
- １）、（１１１- ））を主面とする基板と、この基板
の主面上に形成されたエミッタ層と、このエミッタ層上
に形成された圧縮歪みを有するベース層と、このベース
層上に形成されたコレクタ層を備えた、コレクタアップ
構造をもつ。A bipolar transistor according to the present invention is a zinc-blende type crystal structure semiconductor having a substrate whose main surface is a crystal plane having electrical polarity, and formed on the substrate by epitaxial growth. A base layer having a strain, a collector layer and an emitter layer sandwiching the base layer are provided, and an internal piezo electric field is generated in the base layer from the collector layer side to the emitter layer side. It is a thing. Also, A crystal plane (e.g. {111} = (111), (111 -), (11
1 -), (1 - a 1)) and the substrate having a major surface and a collector layer formed on the main surface of the substrate, the base layer having a compressive strain is formed on the collector layer, - 1 It has an emitter-up structure including an emitter layer formed on this base layer. Also, B crystal plane (for example {1 - 1 - 1
-} = (11 - 1 -), (1 - 11), (11
- 1), (111 -)) and the substrate having a major surface and a emitter layer formed on the main surface of the substrate, a base layer having a compressive strain is formed on the emitter layer, the base layer It has a collector-up structure with a collector layer formed on it.
【０００７】また、Ａ結晶面を主面とする基板と、この
基板の主面上に形成されたエミッタ層と、このエミッタ
層上に形成された引っ張り歪みを有するベース層と、こ
のベース層上に形成されたコレクタ層を備えた、コレク
タアップ構造をもつ。また、Ｂ結晶面を主面とする基板
と、この基板の主面上に形成されたコレクタ層と、この
コレクタ層上に形成された引っ張り歪みを有するベース
層と、このベース層上に形成されたエミッタ層を備え
た、エミッタアップ構造をもつ。さらに、ベース層は、
エミッタ層側とコレクタ層側で混晶組成に傾斜をつける
ことにより、電子に対するエネルギーポテンシャルの傾
斜が発生するよう構成されている。A substrate having the A crystal plane as a main surface, an emitter layer formed on the main surface of the substrate, a base layer having tensile strain formed on the emitter layer, and a base layer on the base layer It has a collector-up structure including a collector layer formed on the substrate. Further, a substrate having a B crystal plane as a main surface, a collector layer formed on the main surface of the substrate, a base layer having tensile strain formed on the collector layer, and a base layer formed on the base layer It has an emitter-up structure with an emitter layer. Furthermore, the base layer is
By grading the mixed crystal composition on the emitter layer side and the collector layer side, a gradient of energy potential with respect to electrons is generated.
【０００８】[0008]
【作用】この発明におけるバイポーラトランジスタは、
ＡあるいはＢ結晶面のような電気的極性を有する結晶面
を主面とする基板に、圧縮あるいは引っ張り歪みを有す
るベース層をエピタキシャル成長させることにより、ベ
ース層内にコレクタ層側からエミッタ層側へ向かう内部
ピエゾ電界が発生し、このピエゾ電界が、ベース層内の
少数キャリアである電子に対してドリフト電界として働
き、電子速度が加速され、ベース走行時間が短縮され
る。さらに、歪みを有するベース層に、エミッタ層側と
コレクタ層側で混晶組成に傾斜をつけることにより、電
子に対するエネルギーポテンシャルの傾斜が発生し、こ
れがドリフト電界として働き、電子速度が加速され、ベ
ース走行時間が短縮される。The bipolar transistor according to the present invention is
By epitaxially growing a base layer having a compressive or tensile strain on a substrate whose main surface is a crystal plane having an electric polarity such as A or B crystal plane, the base layer moves from the collector layer side to the emitter layer side. An internal piezo electric field is generated, and this piezo electric field acts as a drift electric field on electrons which are minority carriers in the base layer, accelerating the electron velocity and shortening the base transit time. Furthermore, by grading the mixed crystal composition on the emitter layer side and the collector layer side in the strained base layer, a gradient of energy potential with respect to electrons is generated, which acts as a drift electric field to accelerate the electron velocity, Driving time is reduced.
【０００９】[0009]
実施例１．図１は、本発明における一実施例を示す要部
切断側面図である。図において、１は（１１１）Ａ面を
主面とする半絶縁性ＧａＡｓ基板、２は例えば不純物濃
度５×１０18のｎ+ 型ＧａＡｓコレクタコンタクト層、
３は例えば不純物濃度５×１０16のｎ型ＧａＡｓコレク
タ層、４は例えば不純物濃度７×１０19のｐ+ 型Ｉｎ
0.1 Ｇａ0.9 Ａｓ圧縮歪みベース層、５は例えば不純物
濃度５×１０17のｎ型Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ
層、６は例えば不純物濃度５×１０18のｎ+ 型ＧａＡｓ
エミッタコンタクト層、７はエミッタ電極、８はベース
電極、９はコレクタ電極をそれぞれ示している。図２
は、図１に見られる実施例に関するエネルギーバンドダ
イアグラムを表し、ＥF はフェルミレベル、ＥC は伝導
帯の底、ＥV は価電子帯の頂をそれぞれ示している。こ
の実施例では、（１１１）Ａ面上に圧縮歪みを受けるベ
ース層を成長させることで、ベース層内にコレクタ層側
（すなわち基板側）からエミッタ層側（すなわち表面
側）へ向かう内部ピエゾ電界が発生する。この電界の大
きさは約７×１０4 Ｖ／ｃｍであり、ベ−ス層厚を５０
ｎｍにすると、ベース層の両端で０．３５ｅＶのエネル
ギー差が発生し、これは、ＡｌX Ｇａ1-X Ａｓ傾斜組成
ベース層で組成をｘ＝０．２からｘ＝０まで変化させた
時のエネルギー差０．１５ｅＶの２倍以上になる。この
ピエゾ電界は、ベース層中の少数キャリアである電子に
対し、ドリフト電界として働き、電子速度が加速され、
ベース走行時間が短縮される。Example 1. FIG. 1 is a cutaway side view of an essential part showing an embodiment of the present invention. In the figure, 1 is a semi-insulating GaAs substrate having a (111) A plane as a main surface, 2 is an n + -type GaAs collector contact layer having an impurity concentration of 5 × 10 18 , for example.
3 is, for example, an n-type GaAs collector layer having an impurity concentration of 5 × 10 16 , and 4 is, for example, p + -type In having an impurity concentration of 7 × 10 19.
0.1 Ga 0.9 As compressive strained base layer, 5 is an n-type Al 0.3 Ga 0.7 As emitter layer having an impurity concentration of 5 × 10 17 , and 6 is an n + type GaAs having an impurity concentration of 5 × 10 18 , for example.
An emitter contact layer, 7 is an emitter electrode, 8 is a base electrode, and 9 is a collector electrode. Figure 2
Represents the energy band diagram for the embodiment seen in FIG. 1, where E F is the Fermi level, E C is the bottom of the conduction band and E V is the top of the valence band. In this embodiment, by growing a base layer that is subjected to compressive strain on the (111) A plane, an internal piezoelectric field from the collector layer side (that is, the substrate side) to the emitter layer side (that is, the surface side) in the base layer. Occurs. The magnitude of this electric field is approximately 7 × 10 4 V / cm, and the base layer thickness is 50
nm, an energy difference of 0.35 eV occurs at both ends of the base layer, which is caused when the composition is changed from x = 0.2 to x = 0 in the Al x Ga 1 -x As gradient composition base layer. Is more than twice the energy difference of 0.15 eV. This piezo electric field acts as a drift electric field on electrons, which are minority carriers in the base layer, and the electron velocity is accelerated,
The base running time is shortened.
【００１０】実施例２．図３は、本発明における実施例
２を示す要部切断側面図である。図において、１１は
（１１３）Ａ面を主面とする半絶縁性ＧａＡｓ基板、１
２はｎ+ 型ＧａＡｓコレクタコンタクト層、１３はｎ型
ＧａＡｓコレクタ層、１４はｐ+ 型Ｉｎ0 .1Ｇａ0.9 Ａ
ｓ圧縮歪みベース層、１５はｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
エミッタ層１６はｎ+ 型ＧａＡｓエミッタコンタクト
層、１７はエミッタ電極、１８はベース電極、１９はコ
レクタ電極をそれぞれ示している。図４は、図３に見ら
れる実施例に関するエネルギーバンドダイアグラムを表
し、ＥF はフェルミレベル、ＥC は伝導帯の底、ＥV は
価電子帯の頂をそれぞれ示している。この実施例では、
（１１３）Ａ面上に圧縮歪みを受けるベース層を成長さ
せることで、ベース層内にコレクタ層側（すなわち基板
側）からエミッタ層側（すなわち表面側）へ向かう内部
ピエゾ電界が発生し、ベース層中の少数キャリアである
電子に対し、ドリフト電界として働き、電子速度が加速
され、ベース走行時間が短縮される。Embodiment 2. FIG. 3 is a cutaway side view of essential parts showing a second embodiment of the present invention. In the figure, 11 is a semi-insulating GaAs substrate having a (113) A plane as a main surface, 1
2 is an n + type GaAs collector contact layer, 13 is an n type GaAs collector layer, and 14 is ap + type In 0.1 Ga 0.9 A
s compressive strain base layer, 15 is n-type Al 0.3 Ga 0.7 As
The emitter layer 16 is an n + type GaAs emitter contact layer, 17 is an emitter electrode, 18 is a base electrode, and 19 is a collector electrode. FIG. 4 represents an energy band diagram for the embodiment seen in FIG. 3, where E F is the Fermi level, E C is the bottom of the conduction band and E V is the top of the valence band. In this example,
By growing a base layer subjected to compressive strain on the (113) A plane, an internal piezo electric field from the collector layer side (that is, the substrate side) to the emitter layer side (that is, the surface side) is generated in the base layer, and the base layer is generated. The electrons, which are minority carriers in the layer, act as a drift electric field, the electron velocity is accelerated, and the base transit time is shortened.
【００１１】実施例３．図５は、本発明における実施例
３を示す要部切断側面図である。図において、２１は
（１１１）Ｂ面を主面とする半絶縁性ＧａＡｓ基板、２
２はｎ+ 型ＧａＡｓエミッタコンタクト層、２３はｎ型
ＧａＡｓエミッタ層、２４はｐ+ 型Ｉｎ0.1 Ｇａ0.9 Ａ
ｓ圧縮歪みベース層、２５はｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ
コレクタ層、２６はｎ+ 型ＧａＡｓコレクタコンタクト
層、２７はコレクタ電極、２８はベース電極、２９はエ
ミッタ電極をそれぞれ示している。図６は、図５に見ら
れる実施例に関するエネルギーバンドダイアグラムを表
し、ＥF はフェルミレベル、ＥC は伝導帯の底、ＥV は
価電子帯の頂をそれぞれ示している。この実施例では、
（１１１）Ｂ面上に圧縮歪みを受けるベース層を成長さ
せることで、ベース層内にコレクタ層側（すなわち表面
側）からエミッタ層側（すなわち基板側）へ向かう内部
ピエゾ電界が発生し、ベース層中の少数キャリアである
電子に対し、ドリフト電界として働き、電子速度が加速
され、ベース走行時間が短縮される。Embodiment 3. FIG. 5 is a cutaway side view of essential parts showing a third embodiment of the present invention. In the figure, 21 is a semi-insulating GaAs substrate whose main surface is the (111) B plane, and 2
2 is an n + type GaAs emitter contact layer, 23 is an n type GaAs emitter layer, 24 is ap + type In 0.1 Ga 0.9 A
s compressive strain base layer, 25 is n-type Al 0.3 Ga 0.7 As
A collector layer, 26 is an n + type GaAs collector contact layer, 27 is a collector electrode, 28 is a base electrode, and 29 is an emitter electrode. FIG. 6 shows an energy band diagram for the embodiment seen in FIG. 5, where E F is the Fermi level, E C is the bottom of the conduction band and E V is the top of the valence band. In this example,
By growing a base layer subjected to compressive strain on the (111) B plane, an internal piezo electric field is generated in the base layer from the collector layer side (that is, the surface side) toward the emitter layer side (that is, the substrate side), and the base layer is generated. The electrons, which are minority carriers in the layer, act as a drift electric field, the electron velocity is accelerated, and the base transit time is shortened.
【００１２】実施例４．図７は、本発明における実施例
４を示す要部切断側面図である。図において、３１は
（１１１）Ａ面を主面とする半絶縁性ＩｎＰ基板、３
１’はノンドープＩｎ0.5 Ａｌ0.5 Ａｓバッファ層 ３２はｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓコレクタコンタクト
層、３３はｎ型Ｉｎ0.5 Ｇａ0.5 Ａｓコレクタ層、３４
はｐ+ 型Ｉｎ0.6 Ｇａ0.4 Ａｓ圧縮歪みベース層、３５
はｎ型Ｉｎ0.5 Ａｌ0.5 Ａｓエミッタ層、３６はｎ+ 型
Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層、３７はエ
ミッタ電極、３８はベース電極、３９はコレクタ電極を
それぞれ示している。図８は、図７に見られる実施例に
関するエネルギーバンドダイアグラムを表し、ＥF はフ
ェルミレベル、ＥC は伝導帯の底、ＥV は価電子帯の頂
をそれぞれ示している。この実施例では、（１１１）Ａ
面上に圧縮歪みを受けるベース層を成長させることで、
ベース層内にコレクタ層側（すなわち基板側）からエミ
ッタ層側（すなわち表面側）へ向かう内部ピエゾ電界が
発生し、ベース層中の少数キャリアである電子に対し、
ドリフト電界として働き、電子速度が加速され、ベース
走行時間が短縮される。Embodiment 4 FIG. FIG. 7 is a cutaway side view of essential parts showing a fourth embodiment of the present invention. In the figure, 31 is a semi-insulating InP substrate whose main surface is the (111) A plane, 3
1'is an undoped In 0.5 Al 0.5 As buffer layer 32 is an n + type In 0.5 Ga 0.5 As collector contact layer, 33 is an n type In 0.5 Ga 0.5 As collector layer, 34
Is a p + type In 0.6 Ga 0.4 As compressive strain base layer, 35
Is an n-type In 0.5 Al 0.5 As emitter layer, 36 is an n + type In 0.5 Ga 0.5 As emitter contact layer, 37 is an emitter electrode, 38 is a base electrode, and 39 is a collector electrode. FIG. 8 shows an energy band diagram for the embodiment seen in FIG. 7, where E F is the Fermi level, E C is the bottom of the conduction band and E V is the top of the valence band. In this example, (111) A
By growing a base layer that receives compressive strain on the surface,
An internal piezo electric field is generated in the base layer from the collector layer side (that is, the substrate side) toward the emitter layer side (that is, the surface side), and for electrons that are minority carriers in the base layer,
It acts as a drift electric field, accelerates the electron velocity, and shortens the base transit time.
【００１３】実施例５．図９は、本発明における実施例
５を示す要部切断側面図である。図において、４１は
（１１１）Ｂ面を主面とする半絶縁性ＩｎＰ基板、４
１’はノンドープＩｎ0.5 Ａｌ0.5 Ａｓバッファ層、４
２はｎ+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓコレクタコンタクト
層、４３はｎ型Ｉｎ0.5 Ｇａ0.5 Ａｓコレクタ層、４４
はｐ+ 型Ｉｎ0.4 Ｇａ0.6 Ａｓ引っ張り歪みベース層、
４５はｎ型Ｉｎ0.5 Ａｌ0.5 Ａｓエミッタ層、４６はｎ
+ 型Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層、４７
はエミッタ電極、４８はベース電極、４９はコレクタ電
極をそれぞれ示している。図１０は、図９に見られる実
施例に関するエネルギーバンドダイアグラムを表し、Ｅ
F はフェルミレベル、ＥC は伝導帯の底、ＥV は価電子
帯の頂をそれぞれ示している。この実施例では、（１１
１）Ｂ面上に引っ張り歪みを受けるベース層を成長させ
ることで、ベース層内にコレクタ層側（すなわち基板
側）からエミッタ層側（すなわち表面側）へ向かう内部
ピエゾ電界が発生し、ベース層中の少数キャリアである
電子に対し、ドリフト電界として働き、電子速度が加速
され、ベース走行時間が短縮される。Embodiment 5 FIG. FIG. 9 is a cutaway side view of essential parts showing a fifth embodiment of the present invention. In the figure, 41 is a semi-insulating InP substrate having a (111) B plane as a main surface, 4
1'is a non-doped In 0.5 Al 0.5 As buffer layer, 4
2 is an n + type In 0.5 Ga 0.5 As collector contact layer, 43 is an n type In 0.5 Ga 0.5 As collector layer, 44
Is a p + type In 0.4 Ga 0.6 As tensile strain base layer,
45 is an n-type In 0.5 Al 0.5 As emitter layer, and 46 is n
+ Type In 0.5 Ga 0.5 As emitter contact layer, 47
Is an emitter electrode, 48 is a base electrode, and 49 is a collector electrode. FIG. 10 represents an energy band diagram for the embodiment found in FIG.
F is the Fermi level, E C is the bottom of the conduction band, and E V is the top of the valence band. In this example, (11
1) By growing a base layer subjected to tensile strain on the B surface, an internal piezo electric field from the collector layer side (that is, the substrate side) to the emitter layer side (that is, the surface side) is generated in the base layer, and the base layer is generated. The electrons, which are minority carriers inside, act as a drift electric field, the electron velocity is accelerated, and the base transit time is shortened.
【００１４】実施例６．図１１は、本発明における実施
例６を示す要部切断側面図である。図において、５１は
（１１１）Ａ面を主面とする半絶縁性ＧａＡｓ基板、５
２はｎ+ 型ＧａＡｓコレクタコンタクト層、５３はｎ型
ＧａＡｓコレクタ層、５４はｐ+ 型Ｉｎ0.1 （ＡｌX Ｇ
ａ1-X ）0.9 Ａｓ圧縮歪み傾斜組成ベース層、ただしｘ
はコレクタ層側からエミッタ層側に向かって０から０．
３へ増加、５５はｎ型Ａｌ0.3Ｇａ0.7Ａｓエミッタ層、
５６はｎ+ 型ＧａＡｓエミッタコンタクト層、５７はエ
ミッタ電極、５８はベース電極、５９はコレクタ電極を
それぞれ表している。図１２は、図１１に見られる実施
例に関するエネルギーバンドダイアグラムを表し、ＥF
はフェルミレベル、ＥC は伝導帯の底、ＥV は価電子帯
の頂をそれぞれ示している。この実施例では、（１１
１）Ａ面上に圧縮歪みを受けるベース層を成長させるこ
とで、ベース層内にコレクタ層側（すなわち基板側）か
らエミッタ層側（すなわち表面側）へ向かう内部ピエゾ
電界が発生し、これと傾斜組成による伝導帯の底の傾斜
とが足し合わさって、ベース層中の少数キャリアである
電子に対し、ドリフト電界として働き、電子速度が加速
され、ベース走行時間が短縮される。Example 6. FIG. 11 is a cutaway side view of essential parts showing a sixth embodiment of the present invention. In the figure, 51 is a semi-insulating GaAs substrate having a (111) A plane as a main surface, 5
2 is an n + type GaAs collector contact layer, 53 is an n type GaAs collector layer, and 54 is ap + type In 0.1 (Al X G
a 1-X ) 0.9 As Compressive strain gradient composition base layer, where x
Are 0 to 0 .. from the collector layer side to the emitter layer side.
3, 55 is n-type Al 0.3 Ga 0.7 As emitter layer,
56 is an n + type GaAs emitter contact layer, 57 is an emitter electrode, 58 is a base electrode, and 59 is a collector electrode. Figure 12 represents an energy band diagram of an embodiment seen in Figure 11, E F
Indicates the Fermi level, E C indicates the bottom of the conduction band, and E V indicates the top of the valence band. In this example, (11
1) By growing a base layer subjected to compressive strain on the A-plane, an internal piezo electric field is generated in the base layer from the collector layer side (that is, the substrate side) toward the emitter layer side (that is, the surface side). The gradient of the bottom of the conduction band due to the gradient composition is added to act as a drift electric field for electrons which are minority carriers in the base layer, the electron velocity is accelerated, and the base transit time is shortened.
【００１５】実施例７．上記実施例１〜６では、ｎｐｎ
構造のバイポーラトランジスタを例に挙げたが、ｐｎｐ
構造のものでは、逆の極性の主面を有する基板上に形成
することにより、同様の効果が得られる。Example 7. In the above Examples 1 to 6, npn
A bipolar transistor with a structure was taken as an example, but pnp
In the case of the structure, the same effect can be obtained by forming the structure on the substrate having the principal surfaces of opposite polarities.
【００１６】[0016]
【発明の効果】以上のように、本発明によれば、電気的
極性を有する結晶面を主面とする基板上に歪みを有する
ベース層を形成し、ベース層内にコレクタ層側からエミ
ッタ層側へ向かう内部ピエゾ電界が発生するように構成
したので、このピエゾ電界が、ベース層中の少数キャリ
アである電子に対しドリフト電界として働き、ベース走
行時間が短縮され、高速動作が可能なバイポーラトラン
ジスタが得られる。As described above, according to the present invention, a strained base layer is formed on a substrate whose principal plane is a crystal plane having electrical polarity, and the emitter layer is formed in the base layer from the collector layer side. Since the internal piezo electric field directed to the side is generated, this piezo electric field acts as a drift electric field for the electrons, which are minority carriers in the base layer, and the base transit time is shortened. Is obtained.
【図１】 この発明の実施例１を示すバイポーラトラン
ジスタの要部切断側面図である。FIG. 1 is a cutaway side view of essential parts of a bipolar transistor according to a first embodiment of the present invention.
【図２】 この発明の実施例１を示すバイポーラトラン
ジスタにおけるエネルギーバンドダイアグラムである。FIG. 2 is an energy band diagram of the bipolar transistor according to the first embodiment of the present invention.
【図３】 この発明の実施例２を示すバイポーラトラン
ジスタの要部切断側面図である。FIG. 3 is a cutaway side view of essential parts of a bipolar transistor according to a second embodiment of the present invention.
【図４】 この発明の実施例２を示すバイポーラトラン
ジスタにおけるエネルギーバンドダイアグラムである。FIG. 4 is an energy band diagram in the bipolar transistor showing the second embodiment of the present invention.
【図５】 この発明の実施例３を示すバイポーラトラン
ジスタの要部切断側面図である。FIG. 5 is a cutaway side view of essential parts of a bipolar transistor according to a third embodiment of the present invention.
【図６】 この発明の実施例３を示すバイポーラトラン
ジスタにおけるエネルギーバンドダイアグラムである。FIG. 6 is an energy band diagram in the bipolar transistor showing the third embodiment of the present invention.
【図７】 この発明の実施例４を示すバイポーラトラン
ジスタの要部切断側面図である。FIG. 7 is a cutaway side view of essential parts of a bipolar transistor according to a fourth embodiment of the present invention.
【図８】 この発明の実施例４を示すバイポーラトラン
ジスタにおけるエネルギーバンドダイアグラムである。FIG. 8 is an energy band diagram of the bipolar transistor according to the fourth embodiment of the present invention.
【図９】 この発明の実施例５を示すバイポーラトラン
ジスタの要部切断側面図である。FIG. 9 is a cutaway side view of essential parts of a bipolar transistor according to a fifth embodiment of the present invention.
【図１０】 この発明の実施例５を示すバイポーラトラ
ンジスタにおけるエネルギーバンドダイアグラムであ
る。FIG. 10 is an energy band diagram of the bipolar transistor according to the fifth embodiment of the present invention.
【図１１】 この発明の実施例６を示すバイポーラトラ
ンジスタの要部切断側面図である。FIG. 11 is a cutaway side view of essential parts of a bipolar transistor according to a sixth embodiment of the present invention.
【図１２】 この発明の実施例６を示すバイポーラトラ
ンジスタにおけるエネルギーバンドダイアグラムであ
る。FIG. 12 is an energy band diagram in the bipolar transistor showing the sixth embodiment of the present invention.
【図１３】 従来のバイポーラトランジスタを示す断面
図である。FIG. 13 is a sectional view showing a conventional bipolar transistor.
１ 半絶縁性ＧａＡｓ基板、２ ｎ+ 型ＧａＡｓコレク
タコンタクト層、３ ｎ型ＧａＡｓコレクタ層、４ ｐ
+ 型Ｉｎ0.1 Ｇａ0.9 Ａｓ圧縮歪みベース層、５ ｎ型
Ａｌ0.3 Ｇａ0.7 Ａｓエミッタ層、６ ｎ+ 型ＧａＡｓ
エミッタコンタクト層、７ エミッタ電極、８ ベース
電極、９ コレクタ電極。1 semi-insulating GaAs substrate, 2 n + type GaAs collector contact layer, 3 n type GaAs collector layer, 4 p
+ Type In 0.1 Ga 0.9 As compressive strain base layer, 5 n type Al 0.3 Ga 0.7 As emitter layer, 6 n + type GaAs
Emitter contact layer, 7 emitter electrode, 8 base electrode, 9 collector electrode.
Claims (6)
的極性を有する結晶面を主面とする基板、 この基板上にエピタキシャル成長によって形成された、
歪みを有するベース層、 このベ−ス層を挟んで形成されたコレクタ層とエミッタ
層を備え、ベース層内にコレクタ層側からエミッタ層側
へ向かう内部ピエゾ電界が発生するよう構成されている
ことを特徴とするバイポーラトランジスタ。1. A substrate, which is a zinc blende type crystal structure semiconductor and whose main surface is a crystal plane having electrical polarity, formed on this substrate by epitaxial growth.
A base layer having a strain, a collector layer and an emitter layer formed with the base layer sandwiched therebetween, and configured to generate an internal piezoelectric field from the collector layer side to the emitter layer side in the base layer. Is a bipolar transistor.
層、 このベース層上に形成されたエミッタ層を備えたことを
特徴とする請求項１記載のバイポーラトランジスタ。2. A substrate having a crystal plane A as a main surface, a collector layer formed on the substrate, a base layer having a compressive strain formed on the collector layer, and an emitter layer formed on the base layer. The bipolar transistor according to claim 1, further comprising:
層、 このベース層上に形成されたコレクタ層を備えたことを
特徴とする請求項１記載のバイポーラトランジスタ。3. A substrate having a B crystal plane as a main surface, an emitter layer formed on the substrate, a base layer having a compressive strain formed on the emitter layer, and a collector layer formed on the base layer. The bipolar transistor according to claim 1, further comprising:
ース層、 このベース層上に形成されたコレクタ層を備えたことを
特徴とする請求項１記載のバイポーラトランジスタ。4. A substrate having a crystal plane A as a main surface, an emitter layer formed on the substrate, a base layer having tensile strain formed on the emitter layer, and a collector layer formed on the base layer. The bipolar transistor according to claim 1, further comprising:
ース層、 このベース層上に形成されたエミッタ層を備えたことを
特徴とする請求項１記載のバイポーラトランジスタ。5. A substrate having a B crystal plane as a main surface, a collector layer formed on the substrate, a base layer having tensile strain formed on the collector layer, and an emitter layer formed on the base layer. The bipolar transistor according to claim 1, further comprising:
側で混晶組成に傾斜をつけることにより、電子に対する
エネルギーポテンシャルの傾斜が発生するよう構成され
ていることを特徴とする請求項１〜請求項５のいずれか
一項記載のバイポーラトランジスタ。6. The base layer is configured so that a gradient of the mixed crystal composition on the emitter layer side and the collector layer side causes a gradient of energy potential with respect to electrons. The bipolar transistor according to claim 5.
Priority Applications (3)
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|---|---|---|---|
| JP6321870A JPH08181151A (en) | 1994-12-26 | 1994-12-26 | Bipolar transistor |
| DE19547966A DE19547966A1 (en) | 1994-12-26 | 1995-12-21 | Heterojunction bipolar transistor for information processing |
| FR9515410A FR2728729B1 (en) | 1994-12-26 | 1995-12-22 | BIPOLAR HETEROJUNCTION TRANSISTOR |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6321870A JPH08181151A (en) | 1994-12-26 | 1994-12-26 | Bipolar transistor |
Publications (1)
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|---|---|
| JPH08181151A true JPH08181151A (en) | 1996-07-12 |
Family
ID=18137329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321870A Pending JPH08181151A (en) | 1994-12-26 | 1994-12-26 | Bipolar transistor |
Country Status (3)
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| DE (1) | DE19547966A1 (en) |
| FR (1) | FR2728729B1 (en) |
Cited By (2)
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|---|---|---|---|---|
| US6737684B1 (en) | 1998-02-20 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and semiconductor device |
| US7262484B2 (en) | 2005-05-09 | 2007-08-28 | International Business Machines Corporation | Structure and method for performance improvement in vertical bipolar transistors |
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- 1994-12-26 JP JP6321870A patent/JPH08181151A/en active Pending
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1995
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- 1995-12-22 FR FR9515410A patent/FR2728729B1/en not_active Expired - Fee Related
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| FR2728729B1 (en) | 1997-05-30 |
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