JPH061783B2 - Semiconductor device - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作が可能な半導体装置に関するものであ
る。The present invention relates to a semiconductor device capable of high speed operation.
高速動作が可能と考えられている能動半導体装置の１つ
に広い禁止帯幅のエミッタ（ＷＧＥ）を有するヘテロ接
合・バイポーラ・トランジスタ（ＨＢＴ）がある。例え
ば、アスベック(Asbeck)らによりインターナショナル・
エレクトロン・デバイス・ミーティッグ（ＩＥＤＭ，テ
クニカル・ダイジェスト，629ページ，1981年）にＨＢ
Ｔの試作が報告されている。このデバイスは通常のホモ
接合のみを有するバイポーラ・トランジスタに比べて次
の２つの大きな利点を持っている。One of the active semiconductor devices considered to be capable of high speed operation is a heterojunction bipolar transistor (HBT) having a wide bandgap emitter (WGE). For example, International by Asbeck et al.
HB in Electron Device Meetig (IEDM, Technical Digest, 629 pages, 1981)
A prototype of T has been reported. This device has two major advantages over bipolar transistors, which only have regular homojunctions:
(1)エミッタ注入効率を劣化させることなくベース抵抗
を大幅に低減しベース幅を狭くし得る。(1) The base resistance can be significantly reduced and the base width can be narrowed without degrading the emitter injection efficiency.
(2)エミッタ領域の不純物濃度を低減し得るためエミッ
タ・ベース間容量を小さくできる。(2) Since the impurity concentration in the emitter region can be reduced, the emitter-base capacitance can be reduced.
しかし、従来のＨＢＴでは前述の利点を有しているのに
かかわらず、まだ高速化を阻害する要素を含んでいるた
め、充分な高速化は達成されていない。However, although the conventional HBT has the above-mentioned advantages, sufficient speeding up has not been achieved because it still contains elements that hinder speeding up.
第４図に従来構造のバイポーラ・トランジスタの模式的
断面図を示す。第４図において、１は半導体基板、２は
一導電型を有し第１の半導体からなるコレクタ層、３は
コレクタ層２と異なる導電型を有し第１の半導体からな
るベース層、４はコレクタ層２と同一導電型を有しコレ
クタ層２およびベース層３より禁止帯幅が広い第２の半
導体からなるエミッタ層、５は基板１およびコレクタ層
２とオーミック接触を形成するコレクタ電極、６はベー
ス層３とオーミック接触を形成するベース電極、７はエ
ミッタ層４とオーミック接触を形成するエミッタ電極で
ある。FIG. 4 shows a schematic sectional view of a bipolar transistor having a conventional structure. In FIG. 4, 1 is a semiconductor substrate, 2 is a collector layer made of a first semiconductor having one conductivity type, 3 is a base layer made of a first semiconductor having a conductivity type different from that of the collector layer 2, and 4 is a base layer. An emitter layer 5 made of a second semiconductor having the same conductivity type as that of the collector layer 2 and having a wider band gap than the collector layer 2 and the base layer 3 is a collector electrode forming ohmic contact with the substrate 1 and the collector layer 2, 6 Is a base electrode forming an ohmic contact with the base layer 3, and 7 is an emitter electrode forming an ohmic contact with the emitter layer 4.
この従来構造の動作を、半導体基板１としてドナー濃度
が１×1018cm-3程度のｎ+−ＧａＡｓ，コレクタ層２と
してドナー濃度が１×1016cm-3程度のｎ-−ＧａＡｓ，
ベース層３としてアクセプタ濃度が１×1019cm-3程度の
ｐ+−ＧａＡｓ，エミッタ層４としてドナー濃度が５×1
017cm-3程度のｎ−Ａｌ0.3Ｇａ0.7Ａｓを用い、このバ
ンド構造を示す第５図を用いて説明する。The operation of this conventional structure is as follows: the semiconductor substrate 1 is n + -GaAs having a donor concentration of about 1 × 10 18 cm −3 , and the collector layer 2 is an n − -GaAs having a donor concentration of about 1 × 10 16 cm −3 .
The base layer 3 is p + -GaAs having an acceptor concentration of about 1 × 10 19 cm −3 , and the emitter layer 4 is a donor concentration of 5 × 1.
An explanation will be given with reference to FIG. 5 showing this band structure using n-Al 0.3 Ga 0.7 As of about 17 cm −3 .
第５図は第４図のエミッタ層４，ベース層３，コレクタ
層２にわたる模式的なバンド構造を示したものである。
第５図において、Ｅｃは伝導帯端，Ｅｖは充満帯端，Ｅ
ｆはフェルミ準位，Ｖebはエミッタ・ベース間の電圧，
Ｖbcはベース・コレクタ間の電圧である。FIG. 5 shows a schematic band structure extending over the emitter layer 4, the base layer 3 and the collector layer 2 of FIG.
In FIG. 5, Ec is the conduction band edge, Ev is the full band edge, E
f is the Fermi level, Veb is the emitter-base voltage,
Vbc is a voltage between the base and the collector.
エミッタ・ベース間にはＶebの順方向バイアスをし、ベ
ース・コレクタ間にはＶbcの逆方向バイアスをすると、
エミッタからベースへ電子が拡散により注入され、この
電子の大部分はベース層を拡散でコレクタ側へ移動し、
ベース・コレクタ間の空乏層における強い電界で加速さ
れてコレクタに達する。エミッタからベースへの電子の
注入量はＶebにより変化するため、コレクタ電流がベー
ス電圧により制御される。通常のホモ接合のみを有する
バイポーラ・トランジスタでは、エミッタからベースに
電子を注入する際、ベースからエミッタへ正孔が注入さ
れるため、エミッタ注入効率（エミッタ電流のうちの電
子電流の割合）が低下する。しかし、ＨＢＴではエミッ
タとベースとの間にＡｌ0.3Ｇａ0.7Ａｓ／ＧａＡｓヘテ
ロ界面が存在するため、ベース側からエミッタ側を見る
と正孔に対し50ｍｅＶ程度の障壁が存在し、ベースから
エミッタへの正孔の注入は抑制される。したがって、エ
ミッタ注入効率を低下させることなくベースの正孔濃度
を高めてエミッタの電子濃度をある程度低く抑えること
ができる。その結果、ベース抵抗が小さく，エミッタ・
ベース間容量が小さく，ベース幅が狭い高速動作に適し
た構造にすることができる。When a forward bias of Veb is applied between the emitter and the base and a reverse bias of Vbc is applied between the base and the collector,
Electrons are injected from the emitter to the base by diffusion, and most of the electrons move to the collector side by diffusion in the base layer,
It reaches the collector by being accelerated by a strong electric field in the depletion layer between the base and the collector. Since the amount of electrons injected from the emitter to the base changes with Veb, the collector current is controlled by the base voltage. In a bipolar transistor that has only a normal homojunction, when injecting electrons from the emitter to the base, holes are injected from the base to the emitter, so the emitter injection efficiency (the ratio of the electron current to the emitter current) decreases. To do. However, in the HBT, since an Al 0.3 Ga 0.7 As / GaAs hetero interface exists between the emitter and the base, when viewing the emitter side from the base side, there is a barrier of about 50 meV against holes, and there is a barrier from the base to the emitter. The injection of holes is suppressed. Therefore, the hole concentration of the base can be increased and the electron concentration of the emitter can be suppressed to some extent low without lowering the emitter injection efficiency. As a result, the base resistance is small and the emitter
A structure suitable for high-speed operation with a small base-to-base capacitance and a narrow base width.
しかし、このＨＢＴには材料選択上および構造上のいく
つかの問題点がある。材料選択上の問題点としては、Ｈ
ＢＴではヘテロ接合が必要であるため、ほぼ格子整合の
とれた材料の組合わせが必要な事である。また、一般に
は第５図に示すようにエミッタ・ベース間に電位のスパ
イクが存在するのでベースヘの小数キャリヤの注入が抑
制される。これを避けるためにＡｌxＧａ1-xＡｓ／Ｇａ
Ａｓ系ではエミッタ・ベース間に組成の傾斜を付けるこ
とが行なわれているが、微妙な組成制御により格子整合
をとっている系（例えばＩｎＡｌＡｓ／ＩｎＧａＡｓ
系）では困難である。さらに、異種材料の接合界面では
界面準位や界面再結合中心の発生といった問題が避けら
れない。構造上の問題としては、ＨＢＴにおいてもデバ
イスの高速化で必要なコレクタ容量，コレクタ抵抗およ
びエミッタ抵抗の低減には効果がないこと、薄いベース
層へのオーミック電極形成が困難なことからベース幅を
極端に薄くすることができないこと、などがある。However, this HBT has some problems in material selection and structure. The problem in material selection is H
Since BT requires a heterojunction, it is necessary to combine materials having a substantially lattice matching. Further, generally, as shown in FIG. 5, there is a potential spike between the emitter and the base, so that the injection of minority carriers into the base is suppressed. In order to avoid this, Al x Ga 1-x As / Ga
In the As system, the composition is graded between the emitter and the base, but a system in which lattice matching is achieved by delicate composition control (for example, InAlAs / InGaAs).
System) is difficult. Furthermore, problems such as generation of interface states and interface recombination centers are unavoidable at the bonding interface of different materials. As a structural problem, even in HBT, it is not effective to reduce collector capacitance, collector resistance and emitter resistance required for device speedup, and it is difficult to form an ohmic electrode on a thin base layer, so that the base width is reduced. There are things that cannot be made extremely thin.
本発明の目的は、従来のＨＢＴの欠点を除去し、超高速
動作が可能な半導体装置を提供することにある。An object of the present invention is to eliminate the drawbacks of the conventional HBT and provide a semiconductor device capable of operating at an ultrahigh speed.
本発明の半導体装置は、一導電型を有する半導体からな
るコレクタ層と、このコレクタ層と異なる導電型を有す
る半導体からなるベース層と、不純物をほとんど含有し
ない半導体からなるエミッタ空乏層と、前記コレクタ層
と同一導電型を有し縮退している半導体からなるエミッ
タ層とを順に積層した構造を有することを特徴としてい
る。A semiconductor device of the present invention comprises a collector layer made of a semiconductor having one conductivity type, a base layer made of a semiconductor having a conductivity type different from that of the collector layer, an emitter depletion layer made of a semiconductor containing almost no impurities, and the collector. It is characterized in that it has a structure in which a layer and an emitter layer made of a degenerate semiconductor having the same conductivity type are sequentially laminated.
以下、本発明について実施例を示す図面を参照して詳細
に説明する。Hereinafter, the present invention will be described in detail with reference to the drawings illustrating an embodiment.
第１図は本発明の第１の実施例を示す模式的断面図であ
る。第１図において、第４図と同じ番号のものは第４図
と同等物で同一機能を果すものである。８は不純物をほ
とんど含有しない半導体からなるエミッタ空乏層、９は
コレクタ層２と同一導電型を有し縮退している半導体か
らなるエミッタ層である。第１の実施例の各層の例とし
ては、半導体基板１としてドナー濃度が１×1018cm-3程
度のｎ+−ＧａＡｓ、コレクタ層２としてドナー濃度が
２×1016cm-3程度のｎ-−ＧａＡｓ、ベース層３として
アクセプタ濃度が１×1019cm-3程度のｐ+−ＧａＡｓ、
エミッタ空乏層８としてｉ−ＧａＡｓ、縮退したエミッ
タ層９としてドナー濃度が２×1019cm-3程度のｎ+−Ｇ
ａＡｓ、コレクタ電極５としてＩｎ、ベース電極６とし
てＡｕＺｎ、エミッタ電極７としてＡｕＧｅ／Ａｕがあ
る。FIG. 1 is a schematic sectional view showing a first embodiment of the present invention. In FIG. 1, those having the same numbers as those in FIG. 4 are the same as those in FIG. 4 and perform the same functions. Reference numeral 8 is an emitter depletion layer made of a semiconductor containing almost no impurities, and 9 is an emitter layer made of a degenerate semiconductor having the same conductivity type as the collector layer 2. As an example of each layer of the first embodiment, the semiconductor substrate 1 is n + -GaAs having a donor concentration of about 1 × 10 18 cm −3 , and the collector layer 2 is an n + -GaAs having a donor concentration of about 2 × 10 16 cm −3. - -GaAs, acceptor concentration as the base layer 3 is about 1 × 10 19 cm -3 p + -GaAs,
The emitter depletion layer 8 is i-GaAs, and the degenerated emitter layer 9 is n + -G having a donor concentration of about 2 × 10 19 cm -3.
aAs, collector electrode 5 is In, base electrode 6 is AuZn, and emitter electrode 7 is AuGe / Au.
この第１の実施例の動作を前述の材料を用い、このバン
ド構造を示す第２図を用いて説明する。The operation of the first embodiment will be described with reference to FIG. 2 showing the band structure using the above-mentioned material.
第２図は第１図の縮退したエミッタ層９，エミッタ空乏
層８，ベース層３，コレクタ層２にわたる模式的なバン
ド構造を示したものである。FIG. 2 shows a schematic band structure extending over the degenerated emitter layer 9, emitter depletion layer 8, base layer 3 and collector layer 2 of FIG.
エミッタ層９は縮退しているため、これらの層内のフェ
ルミ準位Ｅｆは伝導帯の中に数百ｍｅＶ入りこむ。その
ため、この層においては実効的に禁止帯幅が広がり、ベ
ース層に比べて禁止帯幅の広い半導体としてふるまう。
したがって、本実施例のトランジスタにおいても禁止帯
の広いエミッタを有するバイポーラ・トランジスタの利
点が活かされる。Since the emitter layer 9 is degenerate, the Fermi level Ef in these layers enters into the conduction band for several hundred meV. Therefore, the forbidden band width is effectively widened in this layer, and the layer behaves as a semiconductor having a wider forbidden band width than that of the base layer.
Therefore, also in the transistor of this embodiment, the advantage of the bipolar transistor having the emitter having the wide bandgap can be utilized.
さらに、以下に示すような従来のＨＢＴにない特長があ
る。Further, it has the following features not found in conventional HBTs.
(1)本実施例は、各層を同一半導体材料で構成できるの
で格子整合した禁止帯幅の異なる半導体材料を捜す必要
がなく、全ての半導体材料に対し適用可能である。(1) This embodiment can be applied to all semiconductor materials because it is not necessary to search for semiconductor materials having different band gaps that are lattice-matched because each layer can be made of the same semiconductor material.
(2)ヘテロ界面が無いのでヘテロ界面におけるキャリア
の再結合の問題を回避できる。(2) Since there is no hetero interface, the problem of carrier recombination at the hetero interface can be avoided.
(3)エミッタ層，およびベース層が高濃度の不純物を含
有するため低抵抗となり、寄生抵抗の発生が抑制でき
る。(3) Since the emitter layer and the base layer contain a high concentration of impurities, the resistance becomes low and the generation of parasitic resistance can be suppressed.
(4)エミッタ・ベース間容量はエミッタ空乏層で決めら
れるため、この層厚を大きくとることにより容量を小さ
くすることができる。(4) Since the emitter-base capacitance is determined by the emitter depletion layer, the capacitance can be reduced by increasing this layer thickness.
したがって、本実施例の構造は使用できる半導体材料の
制限を取り除きヘテロ界面の問題を除去すると同時に、
エミッタ層およびベース層が低抵抗でありエミッタ・ベ
ース間容量が小さいという高速デバイスに有利な特長を
有している。また、従来構造ＨＢＴではエミッタ側の空
間電荷層に不純物散乱をもたらすイオン化したドナーが
多数存在するため、この領域のキャリアの拡散定数およ
び移動度は小さいが、本実施例の構造ではエミッタ空乏
層にはイオン化した不純物がほとんどないため、キャリ
アの拡散定数および移動度が大きく、高速動作を可能に
する。Therefore, the structure of the present embodiment removes the limitation of usable semiconductor materials and eliminates the problem of the hetero interface,
The emitter layer and the base layer have low resistance and the emitter-base capacitance is small, which is advantageous for a high-speed device. Further, in the conventional structure HBT, since a large number of ionized donors causing impurity scattering exist in the space charge layer on the emitter side, the diffusion constant and mobility of carriers in this region are small. Since there are almost no ionized impurities, the carrier has a large diffusion constant and mobility, enabling high-speed operation.
以上述べたように、本実施例のトランジスタはホモ接合
の作製の容易さと共に従来のＨＢＴの特長を有し、さら
に高速化に有利な構造を有しているため、高速動作が容
易である。As described above, the transistor of this embodiment has the features of the conventional HBT in addition to the ease of producing a homojunction, and further has the structure advantageous for speeding up, so that high speed operation is easy.
次に、前述した第１の実施例の製造方法について説明す
る。結晶成長方法としてはＭＢＥ(Molecular Beam Epit
axy)を用い、ｎ+−ＧａＡｓ基板１上に厚さ1.0μｍでド
ナー濃度が２×1016cm-3のｎ-−ＧａＡｓ層２，厚さ500
Åでアクセプタ濃度が１×1019cm-3のｐ+−ＧａＡｓ層
３，厚さ600Åで不純物を含有しないｉ−ＧａＡｓ層
８，厚さ0.5μｍでドナー濃度が２×1019cm-3のｎ+−Ｇ
ａＡｓ層９を順次形成した。エミッタ電極７としてＡｕ
Ｇｅ／Ａｕを表面に蒸着した後、エミッタ部を残してエ
ミッタ電極７およびｎ+−ＧａＡｓ層９をエッチングで
除去し、この除去した部分にＡｕＺｎを蒸着しベース電
極６とした。さらにコレクタ電極5として裏面にＩｎを
付けＨ2雰囲気中でアロイして本発明によるバイポーラ
・トランジスタを完成させた。その結果、トランジスタ
一段当たりの遅延時間として30ｐｓが得られた。Next, the manufacturing method of the above-described first embodiment will be described. MBE (Molecular Beam Epit
axy) on an n + -GaAs substrate 1 with a thickness of 1.0 μm and a donor concentration of 2 × 10 16 cm −3, an n − -GaAs layer 2, a thickness of 500
P + -GaAs layer with an acceptor concentration of 1 × 10 19 cm -3 , a thickness of 600 Å and an impurity-free i-GaAs layer 8 with a thickness of 0.5 μm and a donor concentration of 2 × 10 19 cm -3 n + -G
The aAs layer 9 was sequentially formed. Au as the emitter electrode 7
After Ge / Au was vapor-deposited on the surface, the emitter electrode 7 and the n + -GaAs layer 9 were removed by etching, leaving the emitter portion, and AuZn was vapor-deposited on the removed portion to form the base electrode 6. Further, In was attached to the back surface as the collector electrode 5 and alloyed in an H 2 atmosphere to complete the bipolar transistor according to the present invention. As a result, 30 ps was obtained as the delay time per transistor stage.
第３図は本発明の第２の実施例の模式的なバンド構造図
である。第３図において、ベース層３を除いて第１，
２，４，５図と同じ番号のものは第１，２，４，５，図
と同等物で同一機能を果すものである。ベース層３はエ
ミッタ側の方がコレクタ側よりもアクセプタ濃度が高く
なっている。このため、ベース層内でフェルミ準位と充
満帯端との間のエネルギ差が異なり、第３図のようにベ
ース層内のバンドは傾斜している。FIG. 3 is a schematic band structure diagram of the second embodiment of the present invention. In FIG. 3, except for the base layer 3,
Items having the same numbers as those in FIGS. 2, 4, and 5 are equivalent to those in FIGS. 1, 2, 4, 5, and have the same functions. The base layer 3 has a higher acceptor concentration on the emitter side than on the collector side. Therefore, the energy difference between the Fermi level and the edge of the filled band is different in the base layer, and the band in the base layer is inclined as shown in FIG.
この第２の実施例の動作はほとんど第１の実施例と同じ
であるが、ベース層に電位の傾き（電界）が在るために
第１の実施例よりも高速動作に適している。縮退したエ
ミッタ層９からベース層３に注入された小数キャリア
（電子）は、ベース層内の電界に加速されてベース層を
高速で抜ける。このため、拡散だけでベース層を抜ける
第１の実施例に比べるとより高速な動作ができる。The operation of the second embodiment is almost the same as that of the first embodiment, but it is more suitable for high speed operation than the first embodiment because the potential gradient (electric field) exists in the base layer. The minority carriers (electrons) injected from the degenerated emitter layer 9 into the base layer 3 are accelerated by the electric field in the base layer and exit the base layer at high speed. For this reason, a higher speed operation can be performed as compared with the first embodiment in which the base layer is left only by diffusion.
エミッタ側端が1.5×1019cm-3でコレクタ側端が５×10
18cm-3であり、その間の不純物濃度がリニアに変化して
いる厚さ600Åのｐ+−ＧａＡｓベース層を用い、その他
の構造は第１の実施例と同様にしたバイポーラ・トラン
ジスタを作製した結果、トランジスタ一段当たりの遅延
時間として28ｐｓが得られた。The emitter side edge is 1.5 × 10 19 cm -3 and the collector side edge is 5 × 10
A bipolar transistor having a thickness of 18 cm -3 and a 600 Å-thickness p + -GaAs base layer in which the impurity concentration in the meantime is linearly changed, and other structures being similar to those of the first embodiment, was manufactured. As a result, 28 ps was obtained as the delay time per transistor stage.
以上述べた本発明の第１および第２の実施例ではｎｐｎ
型のバイポーラ・トランジスタについてしか示さなかっ
たが、本発明は半導体の導電型を反対にしたｐｎｐ型の
ものに対しても同様に適用できることは明らかである。
また、基板上への各層の成長順序は逆にしてもかまわな
い。In the first and second embodiments of the present invention described above, npn
Although shown only for bipolar transistors of the same type, it is clear that the invention is equally applicable to those of the pnp type with semiconductors of opposite conductivity type.
Further, the growth order of each layer on the substrate may be reversed.
半導体としてはＧａＡｓしか示さなかったが、Ｓｉ，Ｇ
ｅ等の元素半導体、ＩｎＰ，ＩｎＡｓ，ＧａＰ，ＩｎＧ
ａＡｓ，ＩｎＧａＡｓＰ等のIII−Ｖ化合物半導体、Ｃ
ｄＴｅ，ＺｎＴｅ等のII−VI化合物半導体およびその他
の各種半導体でも良い。ただし、それぞれの半導体で伝
導帯および充満帯の状態密度が異なっているため、縮退
が起きる不純物濃度が異なっており、本発明のエミッタ
層は充分に縮退するような高濃度の不純物を含有してお
く必要がある。ベース層においては、エミッタ層とベー
ス層との実効的な禁止帯幅の差を大きくとる必要性から
縮退してないことが望ましいが、ベース層の抵抗を下げ
る必要から縮退していても良い。Although only GaAs was shown as a semiconductor, Si, G
Elemental semiconductors such as e, InP, InAs, GaP, InG
III-V compound semiconductors such as aAs and InGaAsP, C
II-VI compound semiconductors such as dTe and ZnTe and various other semiconductors may be used. However, since the semiconductors have different densities of states in the conduction band and the filling band, the impurity concentrations at which degeneration occurs are different, and the emitter layer of the present invention contains a high concentration of impurities that sufficiently degenerate. I need to put it. It is desirable that the base layer is not degenerated because it is necessary to make a large difference in effective band gap between the emitter layer and the base layer, but it may be degenerated because it is necessary to reduce the resistance of the base layer.
本発明の構造を得るための結晶成長方法としては、原理
的にはどんな方法でも良いが、薄いベース層の形成や急
峻な不純物ドーピング分布を得ることが必要であるた
め、原子層の制御が可能なＭＢＥ法やＭＯＣＶＤ(Metal
Organic Chemical Vapor Deposition)法が適してい
る。The crystal growth method for obtaining the structure of the present invention may be any method in principle, but since it is necessary to form a thin base layer and obtain a steep impurity doping distribution, it is possible to control the atomic layer. MBE method and MOCVD (Metal
The Organic Chemical Vapor Deposition method is suitable.
以上本発明の半導体装置では、半導体材料に対する制限
がなく、さらにヘテロ界面を有していないためヘテロ界
面に付随する問題がなく、さらに寄生抵抗や容量が極め
て小さいため高速動作が可能となる。As described above, in the semiconductor device of the present invention, there is no limitation on the semiconductor material, there is no problem associated with the hetero interface because it does not have a hetero interface, and high speed operation is possible because the parasitic resistance and capacitance are extremely small.
第１図は本発明の第１の実施例の模式的断面図、 第２図はそのバンド構造図、 第３図は第２の実施例のバンド構造図、 第４図は従来のヘテロ接合バイポーラ・トランジスタの
模式的断面図、 第５図はそのバンド構造図である。 １ ………………… 半導体基板 ２ ………………… コレクタ層 ３ ………………… ベース層 ４ ………………… エミッタ層 ５ ………………… コレクタ電極 ６ ………………… ベース電極 ７ ………………… エミッタ電極 ８ ………………… エミッタ空乏層 ９ ………………… 縮退したエミッタ層 Ｅｃ ……………… 伝導帯端 Ｅｖ ……………… 充満帯端 Ｅｆ ……………… フェルミ準位 Ｖeb ……………… エミッタ・ベース間電圧 Ｖbc ……………… ベース・コレクタ間電圧FIG. 1 is a schematic sectional view of the first embodiment of the present invention, FIG. 2 is its band structure diagram, FIG. 3 is a band structure diagram of the second embodiment, and FIG. 4 is a conventional heterojunction bipolar. -A schematic cross-sectional view of a transistor, and FIG. 5 is a band structure diagram thereof. 1 ………………………… Semiconductor substrate 2 …………………… Collector layer 3 ………………… Base layer 4 ………………… Emitter layer 5 ………………… Collector electrode 6 …………………… Base electrode 7 …………………… Emitter electrode 8 …………………… Emitter depletion layer 9 …………………… Degenerate emitter layer Ec ……………… Conduction band edge Ev ……………… Filling band edge Ef ……………… Fermi level Veb ……………… Emitter-base voltage Vbc ……………… Base-collector voltage
Claims (1)
層と、このコレクタ層と異なる導電型を有する半導体か
らなるベース層と、不純物をほとんど含有しない半導体
からなるエミッタ空乏層と、前記コレクタ層と同一導電
型を有し縮退している半導体からなるエミッタ層とを順
に積層した構造を有することを特徴とする半導体装置。1. A collector layer made of a semiconductor having one conductivity type, a base layer made of a semiconductor having a conductivity type different from that of the collector layer, an emitter depletion layer made of a semiconductor containing almost no impurities, and the collector layer. A semiconductor device having a structure in which an emitter layer made of a semiconductor having the same conductivity type and degenerated is sequentially stacked.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670185A JPH061783B2 (en) | 1985-08-27 | 1985-08-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670185A JPH061783B2 (en) | 1985-08-27 | 1985-08-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247157A JPS6247157A (en) | 1987-02-28 |
| JPH061783B2 true JPH061783B2 (en) | 1994-01-05 |
Family
ID=16193118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18670185A Expired - Fee Related JPH061783B2 (en) | 1985-08-27 | 1985-08-27 | Semiconductor device |
Country Status (1)
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|---|---|
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-08-27 JP JP18670185A patent/JPH061783B2/en not_active Expired - Fee Related
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| JPS6247157A (en) | 1987-02-28 |
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