JPH08181107A - 半導体製造装置及び半導体製造方法 - Google Patents
半導体製造装置及び半導体製造方法Info
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- JPH08181107A JPH08181107A JP6317921A JP31792194A JPH08181107A JP H08181107 A JPH08181107 A JP H08181107A JP 6317921 A JP6317921 A JP 6317921A JP 31792194 A JP31792194 A JP 31792194A JP H08181107 A JPH08181107 A JP H08181107A
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Abstract
(57)【要約】
【目的】 プラズマエッチングにおけるチャージアップ
ダメージを防止する。 【構成】 平行平板型反応性イオンエッチング装置で、
下部電極１１の周辺に、セラミック等からなる周辺リン
グ１５を設置している。ウエハー１３はこの周辺リング
１５上に設置し、ウエハー１３と下部電極１１は空間１
８を介して平行に設置するように構成されている。この
とき、ウエハー１３と下部電極１１との間隔Ｄを増加さ
せることによってウエハー１３に印加する電圧を低減で
きる。また、プラズマ１７中で発生する直流電圧を下部
電極１１とウエハー１３との間の空間１８の静電容量
と、ブロッキングコンデンサ１６とウエハー１３とに分
散させることにより、チャージアップによる半導体装置
の劣化や破壊を防止することができる。
ダメージを防止する。 【構成】 平行平板型反応性イオンエッチング装置で、
下部電極１１の周辺に、セラミック等からなる周辺リン
グ１５を設置している。ウエハー１３はこの周辺リング
１５上に設置し、ウエハー１３と下部電極１１は空間１
８を介して平行に設置するように構成されている。この
とき、ウエハー１３と下部電極１１との間隔Ｄを増加さ
せることによってウエハー１３に印加する電圧を低減で
きる。また、プラズマ１７中で発生する直流電圧を下部
電極１１とウエハー１３との間の空間１８の静電容量
と、ブロッキングコンデンサ１６とウエハー１３とに分
散させることにより、チャージアップによる半導体装置
の劣化や破壊を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、プラズマを有する半導
体製造装置及び製造方法に関するものである。
体製造装置及び製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高密度化や高集積化
に伴い、その高度の加工精度がますます求められるよう
になってきた。そのため、特にパターン精度が求められ
る工程では、陰極降下電位（セルフバイアス）を利用し
た反応性イオンエッチングが用いられている。
に伴い、その高度の加工精度がますます求められるよう
になってきた。そのため、特にパターン精度が求められ
る工程では、陰極降下電位（セルフバイアス）を利用し
た反応性イオンエッチングが用いられている。
【０００３】図３に平行平板型の反応性イオンエッチン
グ装置を示す。反応ガスが供給されるチャンバ３４内に
は下部電極３１が設置され、この下部電極３１には、ブ
ロッキングキャパシタ３６を介して例えば１３．５６Ｍ
Ｈｚの高周波電力ＲＦを印加している。また、ウエハー
３３は前記下部電極３１上に配置されている。３５は下
部電極３１周りに配置された周辺リングである。上部電
極３２は前記下部電極３１上方にそれと平行に設置され
てアースされている。そして、チャンバー３４内に反応
ガスを流し、高周波電力を印加してウエハー３３に対す
るエッチングを行うと、プラズマ３７中で陰極降下電位
（セルフバイアスという）が発生する。
グ装置を示す。反応ガスが供給されるチャンバ３４内に
は下部電極３１が設置され、この下部電極３１には、ブ
ロッキングキャパシタ３６を介して例えば１３．５６Ｍ
Ｈｚの高周波電力ＲＦを印加している。また、ウエハー
３３は前記下部電極３１上に配置されている。３５は下
部電極３１周りに配置された周辺リングである。上部電
極３２は前記下部電極３１上方にそれと平行に設置され
てアースされている。そして、チャンバー３４内に反応
ガスを流し、高周波電力を印加してウエハー３３に対す
るエッチングを行うと、プラズマ３７中で陰極降下電位
（セルフバイアスという）が発生する。
【０００４】
【発明が解決しようとする課題】ところが、前記従来の
ものでは、エッチング状態で下部電極３１は上部電極３
２に対して負に帯電し、ウエハー３３に直流電圧が印加
される。その結果、ＭＯＳトランジスタ等に電荷が蓄積
され、その劣化や破壊を引き起こすことが問題になって
いる。
ものでは、エッチング状態で下部電極３１は上部電極３
２に対して負に帯電し、ウエハー３３に直流電圧が印加
される。その結果、ＭＯＳトランジスタ等に電荷が蓄積
され、その劣化や破壊を引き起こすことが問題になって
いる。
【０００５】本発明は斯かる点に鑑みてなされたもの
で、その目的は、前記の問題を解決しようとすることに
ある。
で、その目的は、前記の問題を解決しようとすることに
ある。
【０００６】
【課題を解決するための手段】本発明は前記目的を達成
するため、平行平板型の反応性イオンエッチング装置に
おいて、ウエハーを空間を介して下部電極と平行に配置
することとした。
するため、平行平板型の反応性イオンエッチング装置に
おいて、ウエハーを空間を介して下部電極と平行に配置
することとした。
【０００７】すなわち、請求項１の発明では、高周波電
力が供給される電極によりチャンバ内の反応ガス中でウ
エハーのエッチングを行うようにした半導体製造装置に
おいて、前記高周波電力を供給する電極と平行にかつ所
定間隔の空間を介してウエハーを配置するように構成す
る。
力が供給される電極によりチャンバ内の反応ガス中でウ
エハーのエッチングを行うようにした半導体製造装置に
おいて、前記高周波電力を供給する電極と平行にかつ所
定間隔の空間を介してウエハーを配置するように構成す
る。
【０００８】請求項２の発明では、前記電極とウエハー
との間隔を１０μｍ〜２ｍｍの範囲とする。
との間隔を１０μｍ〜２ｍｍの範囲とする。
【０００９】請求項３の発明では、高周波電力が供給さ
れる電極によりチャンバ内の反応ガス中でウエハーのエ
ッチングを行う半導体製造方法において、前記ウエハー
を、前記電極と平行にかつ空間を介して配置してそのエ
ッチングを行う。
れる電極によりチャンバ内の反応ガス中でウエハーのエ
ッチングを行う半導体製造方法において、前記ウエハー
を、前記電極と平行にかつ空間を介して配置してそのエ
ッチングを行う。
【００１０】
【作用】前記の構成により、請求項１又は３の発明で
は、プラズマ中で発生する直流電圧が電極とウエハーと
の間の空間の静電容量と、ブロッキングコンデンサとウ
エハーとに分散される。その結果、ウエハー上の半導体
装置のチャージアップダメージの発生が防止される。
は、プラズマ中で発生する直流電圧が電極とウエハーと
の間の空間の静電容量と、ブロッキングコンデンサとウ
エハーとに分散される。その結果、ウエハー上の半導体
装置のチャージアップダメージの発生が防止される。
【００１１】請求項２の発明では、電極とウエハーとの
間隔が１０μｍから２ｍｍの範囲であるので、前記効果
が有効に得られる。
間隔が１０μｍから２ｍｍの範囲であるので、前記効果
が有効に得られる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例に係る平行平
板型反応性イオンエッチング装置を断面構造で示す。図
１において、１４はチャンバで、その側壁には反応ガス
が供給されるガス供給部１４ａと、反応後の排気が排出
される排気口１４ｂとが開口されている。１１はチャン
バ１４内下部に設置された下部電極で、アルミニウム合
金（例えばＪＩＳ合金番号５０５２）等からなり、この
下部電極１１に対しブロッキングキャパシタ１６を介し
て高周波出力ＲＦ（１３．５６ＭＨｚ）が印加される。
チャンバ１４内上部には前記下部電極１１上方に上部電
極１２が下部電極１１と平行になるように設置され、こ
の上部電極１２はアースされている。
ながら説明する。図１は本発明の一実施例に係る平行平
板型反応性イオンエッチング装置を断面構造で示す。図
１において、１４はチャンバで、その側壁には反応ガス
が供給されるガス供給部１４ａと、反応後の排気が排出
される排気口１４ｂとが開口されている。１１はチャン
バ１４内下部に設置された下部電極で、アルミニウム合
金（例えばＪＩＳ合金番号５０５２）等からなり、この
下部電極１１に対しブロッキングキャパシタ１６を介し
て高周波出力ＲＦ（１３．５６ＭＨｚ）が印加される。
チャンバ１４内上部には前記下部電極１１上方に上部電
極１２が下部電極１１と平行になるように設置され、こ
の上部電極１２はアースされている。
【００１３】前記下部電極１１の周辺には、セラミック
等からなる周辺リング１５が設置されている。この周辺
リング１５上にウエハー１３が設置され、この周辺リン
グ１５によりウエハー１３は下部電極１１に対し所定の
間隔Ｄを有する空間１８を介して平行に配置されるよう
に構成されている。このとき、ウエハー１３と下部電極
１１との間隔Ｄにより、ウエハー１３に印加される電圧
が変化する。また、ウエハー１３と下部電極１１との間
は真空である。１７は反応ガスにより形成されるプラズ
マである。
等からなる周辺リング１５が設置されている。この周辺
リング１５上にウエハー１３が設置され、この周辺リン
グ１５によりウエハー１３は下部電極１１に対し所定の
間隔Ｄを有する空間１８を介して平行に配置されるよう
に構成されている。このとき、ウエハー１３と下部電極
１１との間隔Ｄにより、ウエハー１３に印加される電圧
が変化する。また、ウエハー１３と下部電極１１との間
は真空である。１７は反応ガスにより形成されるプラズ
マである。
【００１４】図２は、１３．５６ＭＨｚの高周波電力を
印加したときにウエハー１３にかかる印加電圧を示して
いる。尚、このとき、シリコン酸化膜のエッチング条件
として一般的な以下の条件を用いた。反応ガスとして、
ＣＨＦ３ガスを９０ｓｃｃｍ、またＯ2 ガスを３０ｓｃ
ｃｍをそれぞれ流し、その圧力は２５０ｍＴｏｒｒと
し、印加した高周波電力（１３．５６ＭＨｚ）は４００
Ｗとした。このとき、高周波電力が大きければ大きいほ
ど、ウエハー１３への印加電圧が大きくなる。また、ウ
エハー１３は６インチを用いた。
印加したときにウエハー１３にかかる印加電圧を示して
いる。尚、このとき、シリコン酸化膜のエッチング条件
として一般的な以下の条件を用いた。反応ガスとして、
ＣＨＦ３ガスを９０ｓｃｃｍ、またＯ2 ガスを３０ｓｃ
ｃｍをそれぞれ流し、その圧力は２５０ｍＴｏｒｒと
し、印加した高周波電力（１３．５６ＭＨｚ）は４００
Ｗとした。このとき、高周波電力が大きければ大きいほ
ど、ウエハー１３への印加電圧が大きくなる。また、ウ
エハー１３は６インチを用いた。
【００１５】この図２をみると、ウエハー１３と下部電
極１１との間隔Ｄが０μｍのときには印加電圧が１２〜
１４Ｖ、また同間隔Ｄが１０μｍで印加電圧は６〜７
Ｖ、さらに２０μｍ以上で印加電圧は０Ｖというよう
に、ウエハー１３と下部電極１１との間隔Ｄの増加に従
ってウエハー１３に印加される電圧が低減している。ま
た、このとき、ウエハー１３と下部電極１１とで形成さ
れるキャパシタの静電容量は、その間隔Ｄが１０μｍの
ときに８８．６ｐＦ／ｃｍ2 （１５６４８ｐＦ／６イン
チウエハー）、また間隔Ｄが２０μｍのときに４４．３
ｐＦ／ｃｍ2 （７８２４ｐＦ／６インチウエハー）とな
る（真空の誘電率は８．８５×１０-12 Ｃ2／Ｎｍ2 と
する）。
極１１との間隔Ｄが０μｍのときには印加電圧が１２〜
１４Ｖ、また同間隔Ｄが１０μｍで印加電圧は６〜７
Ｖ、さらに２０μｍ以上で印加電圧は０Ｖというよう
に、ウエハー１３と下部電極１１との間隔Ｄの増加に従
ってウエハー１３に印加される電圧が低減している。ま
た、このとき、ウエハー１３と下部電極１１とで形成さ
れるキャパシタの静電容量は、その間隔Ｄが１０μｍの
ときに８８．６ｐＦ／ｃｍ2 （１５６４８ｐＦ／６イン
チウエハー）、また間隔Ｄが２０μｍのときに４４．３
ｐＦ／ｃｍ2 （７８２４ｐＦ／６インチウエハー）とな
る（真空の誘電率は８．８５×１０-12 Ｃ2／Ｎｍ2 と
する）。
【００１６】つまり、ウエハー１３と下部電極１１との
間隔Ｄを２０μｍ以上にすると、ウエハー１３への印加
電圧が略０Ｖになることが判る。これは、プラズマ１７
中で発生する直流電圧を下部電極１１とウエハー１３と
の間の空間１８の静電容量と、ブロッキングコンデンサ
１６とウエハー１３とに分散させるためであると考えら
れる。
間隔Ｄを２０μｍ以上にすると、ウエハー１３への印加
電圧が略０Ｖになることが判る。これは、プラズマ１７
中で発生する直流電圧を下部電極１１とウエハー１３と
の間の空間１８の静電容量と、ブロッキングコンデンサ
１６とウエハー１３とに分散させるためであると考えら
れる。
【００１７】ＭＯＳトランジスタ等の半導体装置が、製
造工程で直流電圧が印加されて電荷が蓄積されると、劣
化や破壊を引き起こすことは知られている。特に、ゲー
ト酸化膜の膜厚が１０ｎｍ以下のＭＯＳトランジスタで
は、５〜１０Ｖの印加電圧でも劣化や破壊が生じる。半
導体装置の劣化や破壊を防ぐためには、ウエハーへの印
可電圧を５Ｖ以下にしなくてはならない。そこで、この
実施例では、ウエハー１３と下部電極１１との間隔Ｄを
１０μｍ以上にするように平行に設置することにより、
半導体装置の劣化や破壊を防止することができる。
造工程で直流電圧が印加されて電荷が蓄積されると、劣
化や破壊を引き起こすことは知られている。特に、ゲー
ト酸化膜の膜厚が１０ｎｍ以下のＭＯＳトランジスタで
は、５〜１０Ｖの印加電圧でも劣化や破壊が生じる。半
導体装置の劣化や破壊を防ぐためには、ウエハーへの印
可電圧を５Ｖ以下にしなくてはならない。そこで、この
実施例では、ウエハー１３と下部電極１１との間隔Ｄを
１０μｍ以上にするように平行に設置することにより、
半導体装置の劣化や破壊を防止することができる。
【００１８】尚、前記実施例では、下部電極１１とウエ
ハー１３との間を真空としたが、下部電極１１とウエハ
ー１３との間にＨｅ等のガスを入れてもよく、同様の作
用効果が得られることは言うまでもない。
ハー１３との間を真空としたが、下部電極１１とウエハ
ー１３との間にＨｅ等のガスを入れてもよく、同様の作
用効果が得られることは言うまでもない。
【００１９】また、前記実施例では、下部電極１１とウ
エハー１３との間隔Ｄを１０μｍから３０μｍとした
が、周辺リング１５の加工精度から０．５ｍｍから２ｍ
ｍ程度としても同様の効果が得られる。
エハー１３との間隔Ｄを１０μｍから３０μｍとした
が、周辺リング１５の加工精度から０．５ｍｍから２ｍ
ｍ程度としても同様の効果が得られる。
【００２０】
【発明の効果】以上説明したように、請求項１又は２の
発明によると、イオンエッチングを用いた半導体の製造
装置又は製造方法において、プラズマ上で発生する印加
電圧を下部電極上の絶縁膜又は下部電極とウエハーとの
間の静電容量と、ブロッキングコンデンサとウエハーと
に分散させるようにしたことにより、ウエハー上の半導
体装置のチャージアップダメージを低減することができ
る。
発明によると、イオンエッチングを用いた半導体の製造
装置又は製造方法において、プラズマ上で発生する印加
電圧を下部電極上の絶縁膜又は下部電極とウエハーとの
間の静電容量と、ブロッキングコンデンサとウエハーと
に分散させるようにしたことにより、ウエハー上の半導
体装置のチャージアップダメージを低減することができ
る。
【００２１】請求項２の発明によると、電極とウエハー
との間隔を１０μｍから２ｍｍの範囲としたことによ
り、前記効果が有効に得られる。
との間隔を１０μｍから２ｍｍの範囲としたことによ
り、前記効果が有効に得られる。
【図１】本発明の一実施例における平行平板型の反応性
イオンエッチング装置の断面図である。
イオンエッチング装置の断面図である。
【図２】実施例における下部電極及びウエハー間の間隔
とウエハーへの印加電圧との関係を示す特性図である。
とウエハーへの印加電圧との関係を示す特性図である。
【図３】従来の平行平板型の反応性イオンエッチング装
置の断面図である。
置の断面図である。
１１ 下部電極 １２ 上部電極 １３ ウエハー １４ チャンバー １５ 周辺リング １６ ブロッキングコンデンサ １７ プラズマ １８ 空間 Ｄ 間隔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265
Claims (3)
- 【請求項１】 高周波電力が供給される電極によりチャ
ンバ内の反応ガス中でウエハーのエッチングを行うよう
にした半導体製造装置において、 前記高周波電力を供給する電極と平行にかつ所定間隔の
空間を介してウエハーを配置するように構成されている
ことを特徴とする半導体製造装置。 - 【請求項２】 電極とウエハーとの間隔が１０μｍ〜２
ｍｍの範囲であることを特徴とする請求項１記載の半導
体製造装置。 - 【請求項３】 高周波電力が供給される電極によりチャ
ンバ内の反応ガス中でウエハーのエッチングを行う半導
体製造方法において、 前記ウエハーを、前記電極と平行にかつ空間を介して配
置して、そのエッチングを行うことを特徴とする半導体
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31792194A JP3408345B2 (ja) | 1994-12-21 | 1994-12-21 | エッチング装置及びエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31792194A JP3408345B2 (ja) | 1994-12-21 | 1994-12-21 | エッチング装置及びエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181107A true JPH08181107A (ja) | 1996-07-12 |
| JP3408345B2 JP3408345B2 (ja) | 2003-05-19 |
Family
ID=18093533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31792194A Expired - Fee Related JP3408345B2 (ja) | 1994-12-21 | 1994-12-21 | エッチング装置及びエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408345B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649021B2 (en) | 2000-08-25 | 2003-11-18 | Hitachi, Ltd. | Apparatus and method for plasma processing high-speed semiconductor circuits with increased yield |
| US7288166B2 (en) | 2000-03-01 | 2007-10-30 | Hitachi, Ltd. | Plasma processing apparatus |
| KR100871790B1 (ko) * | 2003-12-30 | 2008-12-05 | 동부일렉트로닉스 주식회사 | 반도체 제조 설비의 페데스탈 |
-
1994
- 1994-12-21 JP JP31792194A patent/JP3408345B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288166B2 (en) | 2000-03-01 | 2007-10-30 | Hitachi, Ltd. | Plasma processing apparatus |
| US7608162B2 (en) | 2000-03-01 | 2009-10-27 | Hitachi, Ltd. | Plasma processing apparatus and method |
| US6649021B2 (en) | 2000-08-25 | 2003-11-18 | Hitachi, Ltd. | Apparatus and method for plasma processing high-speed semiconductor circuits with increased yield |
| US6867144B2 (en) | 2000-08-25 | 2005-03-15 | Hitachi, Ltd. | Apparatus and method for plasma processing high-speed semiconductor circuits with increased yield |
| KR100871790B1 (ko) * | 2003-12-30 | 2008-12-05 | 동부일렉트로닉스 주식회사 | 반도체 제조 설비의 페데스탈 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3408345B2 (ja) | 2003-05-19 |
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