JPH08179937A - ブートプログラム切替え装置及びその方法 - Google Patents
ブートプログラム切替え装置及びその方法Info
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- JPH08179937A JPH08179937A JP6324423A JP32442394A JPH08179937A JP H08179937 A JPH08179937 A JP H08179937A JP 6324423 A JP6324423 A JP 6324423A JP 32442394 A JP32442394 A JP 32442394A JP H08179937 A JPH08179937 A JP H08179937A
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- boot program
- reset
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Abstract
(57)【要約】
【目的】 複数のブートプログラムを操作者の手を煩わ
せること無く、自動的に切替可能なブートプログラム切
替え装置及びその方法を提供することを目的とする。 【構成】 ＣＰＵ１０１をブートする複数のブートプロ
グラムが、ＲＯＭ１０４ａ〜１０４ｄにそれぞれ格納さ
れており、ＲＯＭ１０４ａに格納されているものが通常
ブート用である。リセットスイッチ１０６が押下される
と、リセット部１０２はＣＰＵ１０１をリセットすると
ともに、アドレスデコーダがアサートするＲＯＭのアド
レスを変更する。従って、ＣＰＵ１０１の有するブート
プログラムの内部アドレスと、実際に対応するＲＯＭ上
の外部アドレスとが変換され、結果として起動されるブ
ートプログラムを切り替えることができる。
せること無く、自動的に切替可能なブートプログラム切
替え装置及びその方法を提供することを目的とする。 【構成】 ＣＰＵ１０１をブートする複数のブートプロ
グラムが、ＲＯＭ１０４ａ〜１０４ｄにそれぞれ格納さ
れており、ＲＯＭ１０４ａに格納されているものが通常
ブート用である。リセットスイッチ１０６が押下される
と、リセット部１０２はＣＰＵ１０１をリセットすると
ともに、アドレスデコーダがアサートするＲＯＭのアド
レスを変更する。従って、ＣＰＵ１０１の有するブート
プログラムの内部アドレスと、実際に対応するＲＯＭ上
の外部アドレスとが変換され、結果として起動されるブ
ートプログラムを切り替えることができる。
Description
【０００１】
【産業上の利用分野】本発明はブートプログラム切替え
装置及びその方法に関し、例えば複数のブートプログラ
ム領域を備えるＣＰＵのブートプログラム切替え装置及
びその方法に関する。
装置及びその方法に関し、例えば複数のブートプログラ
ム領域を備えるＣＰＵのブートプログラム切替え装置及
びその方法に関する。
【０００２】
【従来の技術】従来のＣＰＵを備えるシステムにおける
ブートプログラムは、プログラムＲＯＭ領域内で、ＣＰ
Ｕのブートアドレスとして固定された所定の一箇所にお
かれていた。そして、電源ＯＮ時あるいはＣＰＵリセッ
ト時には、該所定領域からブートプログラムが起動され
ることにより、ＣＰＵは動作を開始していた。
ブートプログラムは、プログラムＲＯＭ領域内で、ＣＰ
Ｕのブートアドレスとして固定された所定の一箇所にお
かれていた。そして、電源ＯＮ時あるいはＣＰＵリセッ
ト時には、該所定領域からブートプログラムが起動され
ることにより、ＣＰＵは動作を開始していた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
システムがブートプログラムを複数備えている場合に、
例えば通常のブートプログラムが破壊され、別のプログ
ラムＲＯＭ領域にあるブートプログラムでブートしなけ
ればならない時等、ブートプログラムを切り替えようと
する場合には、ＣＰＵのアドレスバスのマップをハード
ウェア上で切り替える必要がある。このためには、基板
上のスイッチを切り替える等、煩雑な操作が必要であ
り、特に不慣れなオペレータでは操作ミスが発生する可
能性も高い。また、３種以上のブートプログラムを切り
替えて使用するような場合には、なおさら操作が繁雑と
なる。
システムがブートプログラムを複数備えている場合に、
例えば通常のブートプログラムが破壊され、別のプログ
ラムＲＯＭ領域にあるブートプログラムでブートしなけ
ればならない時等、ブートプログラムを切り替えようと
する場合には、ＣＰＵのアドレスバスのマップをハード
ウェア上で切り替える必要がある。このためには、基板
上のスイッチを切り替える等、煩雑な操作が必要であ
り、特に不慣れなオペレータでは操作ミスが発生する可
能性も高い。また、３種以上のブートプログラムを切り
替えて使用するような場合には、なおさら操作が繁雑と
なる。
【０００４】本発明は上述した課題を解決するためにな
されたものであり、複数のブートプログラムを操作者の
手を煩わせること無く、自動的に切替可能なブートプロ
グラム切替え装置及びその方法を提供することを目的と
する。
されたものであり、複数のブートプログラムを操作者の
手を煩わせること無く、自動的に切替可能なブートプロ
グラム切替え装置及びその方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上述した目的を達成する
ための一手段として、本発明は以下の構成を備える。即
ち、ＣＰＵをブートするためのブートプログラムを複数
保持する保持手段と、前記ＣＰＵの強制リセットを行う
リセット手段と、前記リセット手段によるリセットのタ
イミングで、前記保持手段に保持された複数のブートプ
ログラムを切り替える切替え手段とを有することを特徴
とする。
ための一手段として、本発明は以下の構成を備える。即
ち、ＣＰＵをブートするためのブートプログラムを複数
保持する保持手段と、前記ＣＰＵの強制リセットを行う
リセット手段と、前記リセット手段によるリセットのタ
イミングで、前記保持手段に保持された複数のブートプ
ログラムを切り替える切替え手段とを有することを特徴
とする。
【０００６】例えば、前記保持手段に保持された複数の
ブートプログラムのうち、１つは通常使用される既定ブ
ートプログラムであることを特徴とする。
ブートプログラムのうち、１つは通常使用される既定ブ
ートプログラムであることを特徴とする。
【０００７】例えば、前記切替手段は、前記ＣＰＵにお
けるブートプログラムの論理アドレス領域に前記保持手
段における物理アドレスを割り当てることを特徴とす
る。
けるブートプログラムの論理アドレス領域に前記保持手
段における物理アドレスを割り当てることを特徴とす
る。
【０００８】例えば、前記保持手段はＲＯＭであること
を特徴とする。
を特徴とする。
【０００９】例えば、前記保持手段は複数のＲＯＭであ
り、各ＲＯＭ毎に１つのブートプログラムを保持するこ
とを特徴とする。
り、各ＲＯＭ毎に１つのブートプログラムを保持するこ
とを特徴とする。
【００１０】例えば、前記切替え手段は、前記複数のＲ
ＯＭのいずれかをを特定する信号を出力し、該信号を切
り替えることにより複数のブートプログラムを切り替え
ることを特徴とする。
ＯＭのいずれかをを特定する信号を出力し、該信号を切
り替えることにより複数のブートプログラムを切り替え
ることを特徴とする。
【００１１】更に、前記ＣＰＵに電力を供給する電力供
給手段と、前記電力供給手段による供給電圧を監視する
電圧監視手段とを有し、前記切替え手段は、前記電圧監
視手段により供給電圧の低下が検出されると前記ＣＰＵ
におけるブートプログラムの論理アドレスに前記既定ブ
ートプログラムの物理アドレスを割り当て、前記リセッ
ト手段より前記ＣＰＵがリセットされると前記ＣＰＵに
おけるブートプログラムの論理アドレスに前記保持手段
における物理アドレスを順次割り当てることを特徴とす
る。
給手段と、前記電力供給手段による供給電圧を監視する
電圧監視手段とを有し、前記切替え手段は、前記電圧監
視手段により供給電圧の低下が検出されると前記ＣＰＵ
におけるブートプログラムの論理アドレスに前記既定ブ
ートプログラムの物理アドレスを割り当て、前記リセッ
ト手段より前記ＣＰＵがリセットされると前記ＣＰＵに
おけるブートプログラムの論理アドレスに前記保持手段
における物理アドレスを順次割り当てることを特徴とす
る。
【００１２】更に、前記ＣＰＵがリセットされてからの
経過時間を計測する時間計測手段と、前記ＣＰＵが正常
にブートされたか否かを判断する判断手段とを有し、前
記判断手段により前記ＣＰＵが所定時間以内に正常にブ
ートされなかったと判断された場合、前記リセット手段
により前記ＣＰＵをリセットすることを特徴とする。
経過時間を計測する時間計測手段と、前記ＣＰＵが正常
にブートされたか否かを判断する判断手段とを有し、前
記判断手段により前記ＣＰＵが所定時間以内に正常にブ
ートされなかったと判断された場合、前記リセット手段
により前記ＣＰＵをリセットすることを特徴とする。
【００１３】更に、前記ＣＰＵが正常にブートされる手
順を監視する監視手段を有し、前記監視手段により前記
手順が所定の手順に等しくないと判断された場合、前記
リセット手段により前記ＣＰＵをリセットすることを特
徴とする。
順を監視する監視手段を有し、前記監視手段により前記
手順が所定の手順に等しくないと判断された場合、前記
リセット手段により前記ＣＰＵをリセットすることを特
徴とする。
【００１４】更に、前記ブートプログラムを選択する選
択手段を有し、前記監視手段により前記ＣＰＵが正常に
ブートされた手順が前記選択手段で選択されたブートプ
ログラムによるブートの手順に等しくないと判断された
場合、前記リセット手段により前記ＣＰＵをリセットす
ることを特徴とする。
択手段を有し、前記監視手段により前記ＣＰＵが正常に
ブートされた手順が前記選択手段で選択されたブートプ
ログラムによるブートの手順に等しくないと判断された
場合、前記リセット手段により前記ＣＰＵをリセットす
ることを特徴とする。
【００１５】
【作用】以上の構成により、ＣＰＵのブートプログラム
を切り替える必要が生じた場合に、装置内で自動的に通
常の領域外にあるブートプログラムを検出し、動作させ
る事ができる。
を切り替える必要が生じた場合に、装置内で自動的に通
常の領域外にあるブートプログラムを検出し、動作させ
る事ができる。
【００１６】
【実施例】以下、本発明に係る一実施例について、図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１７】＜第１実施例＞図１に、本実施例における
ＣＰＵのブートプログラム切替え装置の構成を示す図で
ある。尚、図１においては本実施例に関係する構成のみ
を抜粋しており、例えばＣＰＵの作業領域となるＲＡＭ
等の他の構成が追加されていても良い。
ＣＰＵのブートプログラム切替え装置の構成を示す図で
ある。尚、図１においては本実施例に関係する構成のみ
を抜粋しており、例えばＣＰＵの作業領域となるＲＡＭ
等の他の構成が追加されていても良い。
【００１８】図１において、ＣＰＵ１０１はプログラム
ＲＯＭ（以下、ＲＯＭと称する）１０４ａ〜１０４ｄに
格納されたブートプログラムより起動される。ＲＯＭ１
０４ａ〜１０４ｄにおいて、ブートプログラムのアドレ
スはアドレス信号１０８の下位により接続される。尚、
アドレス信号１０８は、実際にブートされるブートプロ
グラムのアドレス（ブートアドレス）を示しているもの
とする。
ＲＯＭ（以下、ＲＯＭと称する）１０４ａ〜１０４ｄに
格納されたブートプログラムより起動される。ＲＯＭ１
０４ａ〜１０４ｄにおいて、ブートプログラムのアドレ
スはアドレス信号１０８の下位により接続される。尚、
アドレス信号１０８は、実際にブートされるブートプロ
グラムのアドレス（ブートアドレス）を示しているもの
とする。
【００１９】アドレスデコーダ１０３は、アドレス信号
１０８の上位をデコードし、チップセレクト信号１１２
ａ〜１１２ｄを生成する。ＣＰＵ１０１がアクセスする
際にＲＯＭ１０４ａ〜１０４ｄのいずれか１つ、あるい
はデータバスのアクセス単位を形成する一組が、チップ
セレクト信号１１２ａ〜１１２ｄでセレクトされる。例
えば、チップセレクト信号１１２ａによりＲＯＭ１０４
ａがセレクトされる。尚、本実施例においては、通常、
例えば電源ＯＮ時にはＲＯＭ１０４ａにあるブートプロ
グラムによりＣＰＵ１０１は動作を開始するものとし、
以下、ＲＯＭ１０４ａに格納されているブートプログラ
ムを「既定プログラム」と称する。
１０８の上位をデコードし、チップセレクト信号１１２
ａ〜１１２ｄを生成する。ＣＰＵ１０１がアクセスする
際にＲＯＭ１０４ａ〜１０４ｄのいずれか１つ、あるい
はデータバスのアクセス単位を形成する一組が、チップ
セレクト信号１１２ａ〜１１２ｄでセレクトされる。例
えば、チップセレクト信号１１２ａによりＲＯＭ１０４
ａがセレクトされる。尚、本実施例においては、通常、
例えば電源ＯＮ時にはＲＯＭ１０４ａにあるブートプロ
グラムによりＣＰＵ１０１は動作を開始するものとし、
以下、ＲＯＭ１０４ａに格納されているブートプログラ
ムを「既定プログラム」と称する。
【００２０】リセット部１０２は、電源電圧及びリセッ
トスイッチ１０６を監視して、電源電圧低下時あるいは
リセットスイッチ１０６が操作された場合に、所定の幅
のリセットパルスを発生する。このリセット信号はＣＰ
Ｕリセット信号１０９、及びアドレスデコーダ１０３の
チップセレクトを制御するアドレスデコーダリセット信
号１１０，１１として作用する。アドレスデコーダリセ
ット信号１１０は電源監視により発生するリセット信号
であり、アドレスデコーダリセット信号１１１はリセッ
トスイッチ１０６を動作させた場合のリセット信号であ
る。
トスイッチ１０６を監視して、電源電圧低下時あるいは
リセットスイッチ１０６が操作された場合に、所定の幅
のリセットパルスを発生する。このリセット信号はＣＰ
Ｕリセット信号１０９、及びアドレスデコーダ１０３の
チップセレクトを制御するアドレスデコーダリセット信
号１１０，１１として作用する。アドレスデコーダリセ
ット信号１１０は電源監視により発生するリセット信号
であり、アドレスデコーダリセット信号１１１はリセッ
トスイッチ１０６を動作させた場合のリセット信号であ
る。
【００２１】通常の電源ＯＮ時には、リセット部１０２
はＣＰＵリセット信号１０９及びアドレスデコーダリセ
ット信号１１０を発生する。アドレスデコーダリセット
信号１１０が発生し、ＣＰＵ１０１がリブートした場合
に、アドレスデコーダ１０３はＣＰＵ１０１の出力した
アドレス信号１０８をそのままデコードしてチップセレ
クト信号１１２ａ〜１１２ｄを発生する。ここで、ＲＯ
Ｍ１０４ａ〜１０４ｄのアドレスが、ＲＯＭ１０４ａ，
ＲＯＭ１０４ｂ，ＲＯＭ１０４ｃ，ＲＯＭ１０４ｄの順
で「０」から順にマップされているとする。すると、通
常ＣＰＵ１０１はアドレス＝「０」からアクセスしてブ
ートするため、ブート直後はチップセレクト信号１１２
ａがアサートされ、即ちＲＯＭ１０４ａが選択されるこ
とにより既定プログラムが起動され、通常のブート動作
が行われる。
はＣＰＵリセット信号１０９及びアドレスデコーダリセ
ット信号１１０を発生する。アドレスデコーダリセット
信号１１０が発生し、ＣＰＵ１０１がリブートした場合
に、アドレスデコーダ１０３はＣＰＵ１０１の出力した
アドレス信号１０８をそのままデコードしてチップセレ
クト信号１１２ａ〜１１２ｄを発生する。ここで、ＲＯ
Ｍ１０４ａ〜１０４ｄのアドレスが、ＲＯＭ１０４ａ，
ＲＯＭ１０４ｂ，ＲＯＭ１０４ｃ，ＲＯＭ１０４ｄの順
で「０」から順にマップされているとする。すると、通
常ＣＰＵ１０１はアドレス＝「０」からアクセスしてブ
ートするため、ブート直後はチップセレクト信号１１２
ａがアサートされ、即ちＲＯＭ１０４ａが選択されるこ
とにより既定プログラムが起動され、通常のブート動作
が行われる。
【００２２】一方、リセットスイッチ１０６が操作され
たときには、リセット部１０２はＣＰＵリセット信号１
０９及びアドレスデコーダリセット信号１１１を発生す
る。これによりＣＰＵ１０１は上述した電源ＯＮ時と同
様にリブートする。しかしながら、この場合アドレスデ
コーダ１０３はＣＰＵ１０１が発生するアドレスを変換
して、通常のブートＲＯＭ１０４ａの次にマップされて
いるＲＯＭ１０４ｂのチップセレクト信号１１２ｂを発
生する。これにより、ＣＰＵ１０１は通常のブートプロ
グラム以外の他のブートプログラムによる動作を試み
る。
たときには、リセット部１０２はＣＰＵリセット信号１
０９及びアドレスデコーダリセット信号１１１を発生す
る。これによりＣＰＵ１０１は上述した電源ＯＮ時と同
様にリブートする。しかしながら、この場合アドレスデ
コーダ１０３はＣＰＵ１０１が発生するアドレスを変換
して、通常のブートＲＯＭ１０４ａの次にマップされて
いるＲＯＭ１０４ｂのチップセレクト信号１１２ｂを発
生する。これにより、ＣＰＵ１０１は通常のブートプロ
グラム以外の他のブートプログラムによる動作を試み
る。
【００２３】以上説明したように、リセットスイッチ１
０６を操作することによりアドレスデコーダリセット信
号１１１が発生する毎に、アドレスデコーダ１０３はブ
ートアドレスのチップセレクト信号１１２ａ〜１１２ｄ
を順次切り替えて行く。
０６を操作することによりアドレスデコーダリセット信
号１１１が発生する毎に、アドレスデコーダ１０３はブ
ートアドレスのチップセレクト信号１１２ａ〜１１２ｄ
を順次切り替えて行く。
【００２４】図１において１０５は正常ブート監視部で
あり、ＣＰＵ１０１のＩ／Ｏポート等と接続されてい
る。正常ブート監視部１０５は、ＣＰＵ１０１のブート
直後に、ＣＰＵ１０１が所定の手順のソフトウェア操作
で正常ブート監視部１０５にアクセスしたか否かを監視
する。そして、それに対応して表示ＬＥＤ１０７の明滅
を操作することにより、ＣＰＵ１０１が正常にブートし
たか否かを操作者に報知する。操作者はＣＰＵ１０１が
正常にブートしなかったことを認識すると、リセットス
イッチ１０６を押下する。すると、アドレスデコーダ１
０３はリセットスイッチの操作に対応して上述したよう
にチップセレクト信号１１２ａ〜１１２ｄを切り替える
ことにより、ブートプログラム領域（ＲＯＭ１０４ａ〜
１０４ｄ）を切り替える。即ち、ＣＰＵ１０１における
ブートプログラムの論理アドレスに、ＲＯＭ１０４ａ〜
１０４ｄの物理アドレスを順次割り当てる。
あり、ＣＰＵ１０１のＩ／Ｏポート等と接続されてい
る。正常ブート監視部１０５は、ＣＰＵ１０１のブート
直後に、ＣＰＵ１０１が所定の手順のソフトウェア操作
で正常ブート監視部１０５にアクセスしたか否かを監視
する。そして、それに対応して表示ＬＥＤ１０７の明滅
を操作することにより、ＣＰＵ１０１が正常にブートし
たか否かを操作者に報知する。操作者はＣＰＵ１０１が
正常にブートしなかったことを認識すると、リセットス
イッチ１０６を押下する。すると、アドレスデコーダ１
０３はリセットスイッチの操作に対応して上述したよう
にチップセレクト信号１１２ａ〜１１２ｄを切り替える
ことにより、ブートプログラム領域（ＲＯＭ１０４ａ〜
１０４ｄ）を切り替える。即ち、ＣＰＵ１０１における
ブートプログラムの論理アドレスに、ＲＯＭ１０４ａ〜
１０４ｄの物理アドレスを順次割り当てる。
【００２５】以下、図２にリセット部１０２及びアドレ
スデコーダ１０３の詳細構成を示す。図２において、上
述した図１と同一の構成要素には同一番号を付し、説明
を省略する。
スデコーダ１０３の詳細構成を示す。図２において、上
述した図１と同一の構成要素には同一番号を付し、説明
を省略する。
【００２６】図２において、リセット部１０２は電源監
視部２０１とスイッチリセット部２０２，及びＯＲゲー
ト２０３とから成る。電源監視部２０１は、電源ＯＮ時
及び電源電圧が所定値より下がった場合に、所定時間の
負のリセットパルスをアドレスデコーダリセット信号１
１０として発生する。同様に、リセットスイッチ部２０
２はリセットスイッチ１０６が操作された場合に、所定
時間の負のリセットパルスをアドレスデコーダリセット
信号１１１として発生するものとする。ＯＲゲート２０
３は、アドレスデコーダリセット信号１１０，１１１の
論理和をとり、ＣＰＵ１０１をリセットするリセット信
号１０９を発生する。
視部２０１とスイッチリセット部２０２，及びＯＲゲー
ト２０３とから成る。電源監視部２０１は、電源ＯＮ時
及び電源電圧が所定値より下がった場合に、所定時間の
負のリセットパルスをアドレスデコーダリセット信号１
１０として発生する。同様に、リセットスイッチ部２０
２はリセットスイッチ１０６が操作された場合に、所定
時間の負のリセットパルスをアドレスデコーダリセット
信号１１１として発生するものとする。ＯＲゲート２０
３は、アドレスデコーダリセット信号１１０，１１１の
論理和をとり、ＣＰＵ１０１をリセットするリセット信
号１０９を発生する。
【００２７】一方、アドレスデコーダ１０３は、カウン
タ２０４，デコーダ２０５，ゲート部２０６とから成
る。ここで、カウンタ２０４は２ビットのカウント値を
有し、デコーダ２０５は２ビットのデコーダであると仮
定する。デコーダ２０５は、カウンタ２０４の出力に応
じて４ビット出力のいずれかをアサートする。また、ゲ
ート部２０６はＣＰＵ１０１から入力されるアドレス信
号１０８に応じて、チップセレクト信号１１２ａ〜１１
２ｄのいずれかをアサートする。
タ２０４，デコーダ２０５，ゲート部２０６とから成
る。ここで、カウンタ２０４は２ビットのカウント値を
有し、デコーダ２０５は２ビットのデコーダであると仮
定する。デコーダ２０５は、カウンタ２０４の出力に応
じて４ビット出力のいずれかをアサートする。また、ゲ
ート部２０６はＣＰＵ１０１から入力されるアドレス信
号１０８に応じて、チップセレクト信号１１２ａ〜１１
２ｄのいずれかをアサートする。
【００２８】図３に、図２における各信号のタイミング
チャートを示す。図３に示すタイミングチャートでは、
原点において電源をＯＦＦからＯＮに切り替えたとす
る。すると、電源監視リセット信号１１０は、電源電圧
が上昇して所定電圧に達した時点から、所定時間だけ負
のパルスを発生する。この後、ＣＰＵ１０１はブート
し、所定のプログラムアドレスから動作を開始する。
尚、通常、所定のプログラムアドレスはアドレス「０」
であり、アドレス「０」に相当するＲＯＭ１０４ａのチ
ップセレクト信号は１１２ａである。
チャートを示す。図３に示すタイミングチャートでは、
原点において電源をＯＦＦからＯＮに切り替えたとす
る。すると、電源監視リセット信号１１０は、電源電圧
が上昇して所定電圧に達した時点から、所定時間だけ負
のパルスを発生する。この後、ＣＰＵ１０１はブート
し、所定のプログラムアドレスから動作を開始する。
尚、通常、所定のプログラムアドレスはアドレス「０」
であり、アドレス「０」に相当するＲＯＭ１０４ａのチ
ップセレクト信号は１１２ａである。
【００２９】リセット信号１１０は、カウンタ２０４を
クリアして、カウンタ２０４からの出力信号２０７を
「０」にして、デコーダ２０５の出力信号のうち、２０
８ａをアサートする。
クリアして、カウンタ２０４からの出力信号２０７を
「０」にして、デコーダ２０５の出力信号のうち、２０
８ａをアサートする。
【００３０】電源ＯＮの直後、所定時間以内にＣＰＵ１
０１がブートしない場合、操作者はＬＥＤ１０７でそれ
を検出し、リセットスイッチ１０６を操作する。する
と、スイッチリセット部２０２はアドレスデコーダリセ
ット信号１１１に所定の時間幅の負のパルスを発生し、
これはリセット信号１０９を介してＣＰＵ１０１をブー
トするとともに、カウンタ２０４のクロックに入力され
てカウンタ２０４をカウントアップする。
０１がブートしない場合、操作者はＬＥＤ１０７でそれ
を検出し、リセットスイッチ１０６を操作する。する
と、スイッチリセット部２０２はアドレスデコーダリセ
ット信号１１１に所定の時間幅の負のパルスを発生し、
これはリセット信号１０９を介してＣＰＵ１０１をブー
トするとともに、カウンタ２０４のクロックに入力され
てカウンタ２０４をカウントアップする。
【００３１】カウンタ２０４においてカウントアップさ
れた出力２０７に応じて、デコーダ２０５はその出力を
アサートする。即ち、図３に示すように、カウンタ出力
２０７が「０」である場合にはデコーダ２０５は出力２
０８ａをアサートし、カウンタ出力２０７が「１」であ
る場合には出力２０８ｂをアサートする。同様に、カウ
ンタ出力２０７が「３」であれば出力２０８ｃ，「４」
であれば２０８ｄがアサートされる。
れた出力２０７に応じて、デコーダ２０５はその出力を
アサートする。即ち、図３に示すように、カウンタ出力
２０７が「０」である場合にはデコーダ２０５は出力２
０８ａをアサートし、カウンタ出力２０７が「１」であ
る場合には出力２０８ｂをアサートする。同様に、カウ
ンタ出力２０７が「３」であれば出力２０８ｃ，「４」
であれば２０８ｄがアサートされる。
【００３２】そして、ゲート部２０６において、ＣＰＵ
１０１から入力されるアドレス信号１０８及びカウンタ
２０４からの出力２０７に応じて、チップセレクト信号
１１２ａ〜１１２ｄのいずれかがアサートされる。例え
ば、デコーダ２０５の出力２０８ａが「１」であれば、
アドレス信号１０８が「０」である場合にはゲート部２
０６からの出力としてチップセレクト信号１１２ａがア
サートされる。またこのとき、アドレス信号１０８が
「１」である場合にはチップセレクト信号１１２ｂが、
アドレス信号１０８が「２」及び「３」である場合に
は、それぞれチップセレクト信号１１２ｃ，１１２ｄが
アサートされる。これは正常ブート状態で正常なＲＯＭ
アクセスに相当する。
１０１から入力されるアドレス信号１０８及びカウンタ
２０４からの出力２０７に応じて、チップセレクト信号
１１２ａ〜１１２ｄのいずれかがアサートされる。例え
ば、デコーダ２０５の出力２０８ａが「１」であれば、
アドレス信号１０８が「０」である場合にはゲート部２
０６からの出力としてチップセレクト信号１１２ａがア
サートされる。またこのとき、アドレス信号１０８が
「１」である場合にはチップセレクト信号１１２ｂが、
アドレス信号１０８が「２」及び「３」である場合に
は、それぞれチップセレクト信号１１２ｃ，１１２ｄが
アサートされる。これは正常ブート状態で正常なＲＯＭ
アクセスに相当する。
【００３３】また、デコーダ２０５の出力２０８ｂが
「１」である場合はブート時、即ちアドレス信号１０８
が「０」の状態でチップセレクト信号１１２ｂをアサー
トする。同様にデコーダ２０５の出力２０８ｃもしくは
２０８ｄが「１」である場合には、アドレス信号１０８
が「０」のブート時にチップセレクト信号１１２ｃ，１
１２ｄをアサートする。
「１」である場合はブート時、即ちアドレス信号１０８
が「０」の状態でチップセレクト信号１１２ｂをアサー
トする。同様にデコーダ２０５の出力２０８ｃもしくは
２０８ｄが「１」である場合には、アドレス信号１０８
が「０」のブート時にチップセレクト信号１１２ｃ，１
１２ｄをアサートする。
【００３４】このように、カウンタ２０４においてカウ
ントされた出力２０７に応じて、アドレス「０」に対応
したチップセレクト信号１１２ａから順に、チップセレ
クト信号１１２ｂ，１１２ｃ，１１２ｄと、順次切り替
えられる。
ントされた出力２０７に応じて、アドレス「０」に対応
したチップセレクト信号１１２ａから順に、チップセレ
クト信号１１２ｂ，１１２ｃ，１１２ｄと、順次切り替
えられる。
【００３５】以上説明した様に本実施例によれば、ＣＰ
Ｕが所定時間内にブートされるまでブートプログラムの
格納アドレスを順次変更していくことができる。従っ
て、煩雑な操作を行うこと無く、他のブートプログラム
からの起動が行える。
Ｕが所定時間内にブートされるまでブートプログラムの
格納アドレスを順次変更していくことができる。従っ
て、煩雑な操作を行うこと無く、他のブートプログラム
からの起動が行える。
【００３６】尚、本実施例では既定ブートプログラムが
ＲＯＭ１０４ａに格納されている場合について説明を行
ったが、本発明はこの例に限られるものではなく、どの
ＲＯＭに格納されているブートプログラムを既定プログ
ラムとしてもよい。この場合、図２に示すゲート部２０
６の構成を、アドレス信号１０８が「０」である場合に
アサートされるチップセレクト信号が１１２ａ以外にな
るように変更すれば良い。
ＲＯＭ１０４ａに格納されている場合について説明を行
ったが、本発明はこの例に限られるものではなく、どの
ＲＯＭに格納されているブートプログラムを既定プログ
ラムとしてもよい。この場合、図２に示すゲート部２０
６の構成を、アドレス信号１０８が「０」である場合に
アサートされるチップセレクト信号が１１２ａ以外にな
るように変更すれば良い。
【００３７】また、ブートプログラムを格納するＲＯＭ
が複数である場合について説明を行ったが、例えば単一
のＲＯＭ内で異なる複数のアドレスにブートプログラム
を格納し、カウンタ出力２０７に応じてＣＰＵからのア
ドレス信号１０８が「０」である場合の物理アドレスマ
ップを変更するように構成してもよい。
が複数である場合について説明を行ったが、例えば単一
のＲＯＭ内で異なる複数のアドレスにブートプログラム
を格納し、カウンタ出力２０７に応じてＣＰＵからのア
ドレス信号１０８が「０」である場合の物理アドレスマ
ップを変更するように構成してもよい。
【００３８】＜第２実施例＞以下、本発明に係る第２実
施例について説明する。
施例について説明する。
【００３９】図４に、第２実施例におけるＣＰＵのブー
トプログラム切替え装置の構成を示す。図４において、
上述した第１実施例における図１と同様の構成について
は同一番号を付し、説明を省略する。
トプログラム切替え装置の構成を示す。図４において、
上述した第１実施例における図１と同様の構成について
は同一番号を付し、説明を省略する。
【００４０】第２実施例において、ＣＰＵ４０１はウオ
ッチドッグタイマ４０３を内蔵している。ここで、ウオ
ッチドッグタイマ４０３は、ＣＰＵ４０１のクロックで
動作するタイマである。ウオッチドッグタイマ４０３
は、所定時間以内にソフトウェア操作によるリセットが
行なわれない場合には、ＣＰＵ暴走と判断してＣＰＵ４
０１の動作をリセットするとともに、リセット信号１１
１を出力する。
ッチドッグタイマ４０３を内蔵している。ここで、ウオ
ッチドッグタイマ４０３は、ＣＰＵ４０１のクロックで
動作するタイマである。ウオッチドッグタイマ４０３
は、所定時間以内にソフトウェア操作によるリセットが
行なわれない場合には、ＣＰＵ暴走と判断してＣＰＵ４
０１の動作をリセットするとともに、リセット信号１１
１を出力する。
【００４１】リセット部４０２は、上述した図２に示し
たリセット部１０２と同様に電源電圧及びリセットスイ
ッチ１０６を監視するが、両者の出力は分離していない
ことを特徴とする。
たリセット部１０２と同様に電源電圧及びリセットスイ
ッチ１０６を監視するが、両者の出力は分離していない
ことを特徴とする。
【００４２】第２実施例においては、電源ＯＮ直後は上
述した第１実施例と同様にＣＰＵ４０１をリセットして
ブートさせるとともに、アドレスデコーダ１０３内部の
カウンタ２０４をクリアする。
述した第１実施例と同様にＣＰＵ４０１をリセットして
ブートさせるとともに、アドレスデコーダ１０３内部の
カウンタ２０４をクリアする。
【００４３】また、ウオッチドッグタイマ４０３は、所
定時間内にリセットされない場合にＣＰＵ４０１をリセ
ットするとともに、リセット信号１１１を発生させ、ア
ドレスデコーダ１０３のカウンタ２０４をカウントアッ
プする。そして、その結果セレクトされたＲＯＭでも正
常にブートしなかった場合、ウオッチドッグタイマ４０
３は所定時間間隔でリセット信号１１１を出力し続け、
アドレスデコーダ１０３はＲＯＭ１０４ａ〜１０４ｄの
選択を切り替えてゆき、正常にブートするプログラムＲ
ＯＭを自動的に検出する。
定時間内にリセットされない場合にＣＰＵ４０１をリセ
ットするとともに、リセット信号１１１を発生させ、ア
ドレスデコーダ１０３のカウンタ２０４をカウントアッ
プする。そして、その結果セレクトされたＲＯＭでも正
常にブートしなかった場合、ウオッチドッグタイマ４０
３は所定時間間隔でリセット信号１１１を出力し続け、
アドレスデコーダ１０３はＲＯＭ１０４ａ〜１０４ｄの
選択を切り替えてゆき、正常にブートするプログラムＲ
ＯＭを自動的に検出する。
【００４４】以上説明したように第２実施例によれば、
操作者によるリセットスイッチの押下が無くても、所定
時間経過後にブートできなければ、自動的に次のブート
プログラムが格納されているアドレスに切り替えること
ができる。
操作者によるリセットスイッチの押下が無くても、所定
時間経過後にブートできなければ、自動的に次のブート
プログラムが格納されているアドレスに切り替えること
ができる。
【００４５】＜第３実施例＞以下、本発明に係る第３実
施例について説明する。
施例について説明する。
【００４６】図５に、第３実施例におけるＣＰＵのブー
トアドレス変換部の構成を示す。図５において、上述し
た第１実施例における図１と同様の構成については同一
番号を付し、説明を省略する。
トアドレス変換部の構成を示す。図５において、上述し
た第１実施例における図１と同様の構成については同一
番号を付し、説明を省略する。
【００４７】第３実施例においては、上述した第１実施
例及び第２実施例とを組み合わせた効果を有することを
特徴とする。
例及び第２実施例とを組み合わせた効果を有することを
特徴とする。
【００４８】図５において、正常ブート監視部５０１は
タイマ５０２でＣＰＵ１０１のブート直後の所定時間以
内に、ＣＰＵ１０１からの所定の手順でアクセスを監視
する。そして、ＣＰＵ１０１から所定の手順でのアクセ
スがない場合にはＣＰＵ暴走であると判断し、リセット
信号を発生する。該リセット信号はゲート５０３でリセ
ットスイッチ１０６からの信号と合成され、リセット部
１０２に入力される。
タイマ５０２でＣＰＵ１０１のブート直後の所定時間以
内に、ＣＰＵ１０１からの所定の手順でアクセスを監視
する。そして、ＣＰＵ１０１から所定の手順でのアクセ
スがない場合にはＣＰＵ暴走であると判断し、リセット
信号を発生する。該リセット信号はゲート５０３でリセ
ットスイッチ１０６からの信号と合成され、リセット部
１０２に入力される。
【００４９】リセット部１０２では、正常ブート監視部
５０１がリセット信号を発生させる毎にリセット信号１
１１を発生させ、アドレスデコーダ１０３内部のカウン
タ２０４をカウントアップする。これにより、上述した
第２実施例と同様に、タイマ５０２で設定された時間間
隔で正常にブートするブートプログラムを検索する。
５０１がリセット信号を発生させる毎にリセット信号１
１１を発生させ、アドレスデコーダ１０３内部のカウン
タ２０４をカウントアップする。これにより、上述した
第２実施例と同様に、タイマ５０２で設定された時間間
隔で正常にブートするブートプログラムを検索する。
【００５０】以上説明したように第３実施例によれば、
上述した第１実施例及び第２実施例を組み合わせること
により、操作者によるリセットスイッチの押下がある
か、またはリセットスイッチの押下が無くても所定時間
経過後にブートできなければ、次のブートプログラムが
格納されているアドレスに切り替えることができる。
上述した第１実施例及び第２実施例を組み合わせること
により、操作者によるリセットスイッチの押下がある
か、またはリセットスイッチの押下が無くても所定時間
経過後にブートできなければ、次のブートプログラムが
格納されているアドレスに切り替えることができる。
【００５１】＜第４実施例＞以下、本発明に係る第４実
施例について説明する。
施例について説明する。
【００５２】図６に、第４実施例におけるＣＰＵのブー
トプログラム切替え装置の構成を示す。図６において、
上述した第１実施例における図１と同様の構成について
は同一番号を付し、説明を省略する。
トプログラム切替え装置の構成を示す。図６において、
上述した第１実施例における図１と同様の構成について
は同一番号を付し、説明を省略する。
【００５３】図６においては、ブートプログラム選択ス
イッチ６０１で、操作者がブートプログラムを選択する
ことができる。ブートプログラム選択スイッチ６０１で
選択されるブートプログラムへのアクセス手順は、正常
ブート監視部５０１内でに、予めアクセスパターンテー
ブルとして備えられている。正常ブート監視部５０１
は、上述した第３実施例と同様にブート後所定時間以内
にＣＰＵ１０１から所定手順のアクセスの有無を検出す
るが、更に、ＣＰＵ１０１からのアクセス手順がブート
プログラム選択スイッチ６０１で選択されたアクセスパ
ターンであるか否かも検出する。
イッチ６０１で、操作者がブートプログラムを選択する
ことができる。ブートプログラム選択スイッチ６０１で
選択されるブートプログラムへのアクセス手順は、正常
ブート監視部５０１内でに、予めアクセスパターンテー
ブルとして備えられている。正常ブート監視部５０１
は、上述した第３実施例と同様にブート後所定時間以内
にＣＰＵ１０１から所定手順のアクセスの有無を検出す
るが、更に、ＣＰＵ１０１からのアクセス手順がブート
プログラム選択スイッチ６０１で選択されたアクセスパ
ターンであるか否かも検出する。
【００５４】正常ブート監視部５０１において、ＣＰＵ
１０１から正常なアクセスが行われなかったと判断され
る場合、例えば、ブートプログラム選択スイッチ６０１
で選択されたアクセス手順と異なるアクセスが行われた
場合、正常ブート監視部５０１はＯＲゲート５０３へリ
セット信号を発生し、上述した第３実施例同様に、次の
ブートプログラムが格納されているＲＯＭを選択する。
１０１から正常なアクセスが行われなかったと判断され
る場合、例えば、ブートプログラム選択スイッチ６０１
で選択されたアクセス手順と異なるアクセスが行われた
場合、正常ブート監視部５０１はＯＲゲート５０３へリ
セット信号を発生し、上述した第３実施例同様に、次の
ブートプログラムが格納されているＲＯＭを選択する。
【００５５】以上説明したように第４実施例によれば、
予めブートプログラム毎にそれを識別するアクセスパタ
ーンを記憶しておくことにより、容易に任意のブートプ
ログラムを動作させることができる。
予めブートプログラム毎にそれを識別するアクセスパタ
ーンを記憶しておくことにより、容易に任意のブートプ
ログラムを動作させることができる。
【００５６】尚、上述した第１〜第４実施例において
は、ブートプログラムが４つである例について説明を行
ったが、本発明はもちろんこの限りではなく、２つ以上
のブートプログラムが存在する場合に適用可能である。
は、ブートプログラムが４つである例について説明を行
ったが、本発明はもちろんこの限りではなく、２つ以上
のブートプログラムが存在する場合に適用可能である。
【００５７】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。
【００５８】
【発明の効果】以上説明したように本発明によれば、複
数のブートプログラム領域を持つＣＰＵシステムにおい
て、繁雑な操作を行うこと無くブートプログラム領域を
変更することが可能となる。
数のブートプログラム領域を持つＣＰＵシステムにおい
て、繁雑な操作を行うこと無くブートプログラム領域を
変更することが可能となる。
【００５９】
【図１】本発明に係る一実施例におけるＣＰＵのブート
プログラム切替え装置の構成を示すブロック図である。
プログラム切替え装置の構成を示すブロック図である。
【図２】本実施例におけるリセット部及びアドレスデコ
ーダの詳細構成を示す図である。
ーダの詳細構成を示す図である。
【図３】本実施例のリセット部及びアドレスデコーダに
おけるタイミングチャートである。
おけるタイミングチャートである。
【図４】本発明に係る第２実施例におけるＣＰＵのブー
トプログラム切替え装置の構成を示すブロック図であ
る。
トプログラム切替え装置の構成を示すブロック図であ
る。
【図５】本発明に係る第３実施例におけるＣＰＵのブー
トプログラム切替え装置の構成を示すブロック図であ
る。
トプログラム切替え装置の構成を示すブロック図であ
る。
【図６】本発明に係る第４実施例におけるＣＰＵのブー
トプログラム切替え装置の構成を示すブロック図であ
る。
トプログラム切替え装置の構成を示すブロック図であ
る。
【符号の説明】 １０４，４０１ ＣＰＵ １０２ リセット部 １０３ アドレスデコーダ １０４ａ〜１０４ｄ ＲＯＭ １０５，５０１ 正常ブート監視部 １０６，４０２ リセットスイッチ、 ２０１ 電源監視リセット部 ２０２ スイッチリセット部 ２０４ カウンタ ２０５ デコーダ ２０６ ゲート部 ６０１ ブートプログラム選択スイッチ
Claims (17)
- 【請求項１】 ＣＰＵをブートするためのブートプログ
ラムを複数保持する保持手段と、 前記ＣＰＵの強制リセットを行うリセット手段と、 前記リセット手段によるリセットのタイミングで、前記
保持手段に保持された複数のブートプログラムを切り替
える切替え手段とを有することを特徴とするブートプロ
グラム切替え装置。 - 【請求項２】 前記保持手段に保持された複数のブート
プログラムのうち、１つは通常使用される既定ブートプ
ログラムであることを特徴とする請求項１記載のブート
プログラム切替え装置。 - 【請求項３】 前記切替手段は、前記ＣＰＵにおけるブ
ートプログラムの論理アドレスに前記保持手段における
物理アドレスを割り当てることを特徴とする請求項１記
載のブートプログラム切替え装置。 - 【請求項４】 前記保持手段はＲＯＭであることを特徴
とする請求項１記載のブートプログラム切替え装置。 - 【請求項５】 前記保持手段は複数のＲＯＭであり、 各ＲＯＭ毎に１つのブートプログラムを保持することを
特徴とする請求項４記載のブートプログラム切替え装
置。 - 【請求項６】 前記切替え手段は、前記複数のＲＯＭの
いずれかをを特定する信号を出力し、該信号を切り替え
ることにより複数のブートプログラムを切り替えること
を特徴とする請求項５記載のブートプログラム切替え装
置。 - 【請求項７】 更に、前記ＣＰＵに電力を供給する電力
供給手段と、 前記電力供給手段による供給電圧を監視する電圧監視手
段とを有し、 前記切替え手段は、前記電圧監視手段により供給電圧の
低下が検出されると前記ＣＰＵにおけるブートプログラ
ムの論理アドレスに前記既定ブートプログラムの物理ア
ドレスを割り当て、前記リセット手段より前記ＣＰＵが
リセットされると前記ＣＰＵにおけるブートプログラム
の論理アドレスに前記保持手段における物理アドレスを
順次割り当てることを特徴とする請求項２記載のブート
プログラム切替え装置。 - 【請求項８】 更に、前記ＣＰＵがリセットされてから
の経過時間を計測する時間計測手段と、 前記ＣＰＵが正常にブートされたか否かを判断する判断
手段とを有し、 前記判断手段により前記ＣＰＵが所定時間以内に正常に
ブートされなかったと判断された場合、前記リセット手
段により前記ＣＰＵをリセットすることを特徴とする請
求項１記載のブートプログラム切替え装置。 - 【請求項９】 更に、前記ＣＰＵが正常にブートされる
手順を監視する監視手段を有し、 前記監視手段により前記手順が所定の手順に等しくない
と判断された場合、前記リセット手段により前記ＣＰＵ
をリセットすることを特徴とする請求項１記載のブート
プログラム切替え装置。 - 【請求項１０】 更に、前記ブートプログラムを選択す
る選択手段を有し、 前記監視手段により前記ＣＰＵが正常にブートされた手
順が前記選択手段で選択されたブートプログラムによる
ブートの手順に等しくないと判断された場合、前記リセ
ット手段により前記ＣＰＵをリセットすることを特徴と
する請求項９記載のブートプログラム切替え装置。 - 【請求項１１】 ＣＰＵをブートするためのブートプロ
グラムを複数保持し、 前記ＣＰＵが強制リセットされたタイミングで、前記複
数のブートプログラムを切り替えることを特徴とするブ
ートプログラム切替え方法。 - 【請求項１２】 前記複数のブートプログラムのうち、
１つは通常使用される既定ブートプログラムであること
を特徴とする請求項１１記載のブートプログラム切替え
方法。 - 【請求項１３】 前記ＣＰＵにおけるブートプログラム
の論理アドレス領域に前記保持手段における物理アドレ
スを割り当てることにより、前記複数のブートプログラ
ムを切り替えることを特徴とする請求項１１記載のブー
トプログラム切替え方法。 - 【請求項１４】 更に、前記ＣＰＵへの電力供給を監視
し、 前記ＣＰＵへの供給電圧の低下が検出されると前記ＣＰ
Ｕにおけるブートプログラムの論理アドレスに前記既定
ブートプログラムの物理アドレスを割り当て、前記リセ
ット手段より前記ＣＰＵがリセットされると前記ＣＰＵ
におけるブートプログラムの論理アドレスに前記保持手
段における物理アドレスを順次割り当てることを特徴と
する請求項１２記載のブートプログラム切替え方法。 - 【請求項１５】 更に、前記ＣＰＵがリセットされてか
ら所定時間以内に正常にブートされなかった場合、前記
リセット手段により前記ＣＰＵをリセットすることを特
徴とする請求項１１記載のブートプログラム切替え方
法。 - 【請求項１６】 更に、前記ＣＰＵが正常にブートされ
る手順を監視し、 前記手順が所定の手順に等しくないと判断された場合、
前記リセット手段により前記ＣＰＵをリセットすること
を特徴とする請求項１１記載のブートプログラム切替え
方法。 - 【請求項１７】 更に、前記ブートプログラムを選択
し、 前記ＣＰＵが正常にブートされた手順が前記選択された
ブートプログラムによるブートの手順に等しくないと判
断された場合、前記リセット手段により前記ＣＰＵをリ
セットすることを特徴とする請求項１６記載のブートプ
ログラム切替え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324423A JPH08179937A (ja) | 1994-12-27 | 1994-12-27 | ブートプログラム切替え装置及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324423A JPH08179937A (ja) | 1994-12-27 | 1994-12-27 | ブートプログラム切替え装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179937A true JPH08179937A (ja) | 1996-07-12 |
Family
ID=18165637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6324423A Withdrawn JPH08179937A (ja) | 1994-12-27 | 1994-12-27 | ブートプログラム切替え装置及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179937A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20040050773A (ko) * | 2002-12-09 | 2004-06-17 | 삼성전자주식회사 | 컴퓨터시스템 및 컴퓨터시스템의 부팅제어방법 |
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| KR20190073101A (ko) * | 2017-12-18 | 2019-06-26 | 삼성전자주식회사 | 선택적으로 메모리를 부팅시키도록 구성되는 램 컨트롤러 및 그 동작 방법 |
-
1994
- 1994-12-27 JP JP6324423A patent/JPH08179937A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013197763A (ja) * | 2012-03-16 | 2013-09-30 | Konica Minolta Inc | 画像形成装置及び同装置における起動処理方法 |
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| KR20190073101A (ko) * | 2017-12-18 | 2019-06-26 | 삼성전자주식회사 | 선택적으로 메모리를 부팅시키도록 구성되는 램 컨트롤러 및 그 동작 방법 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |