JPH08179367A - アクティブマトリックス型液晶パネル - Google Patents
アクティブマトリックス型液晶パネルInfo
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- JPH08179367A JPH08179367A JP32215494A JP32215494A JPH08179367A JP H08179367 A JPH08179367 A JP H08179367A JP 32215494 A JP32215494 A JP 32215494A JP 32215494 A JP32215494 A JP 32215494A JP H08179367 A JPH08179367 A JP H08179367A
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- film
- active matrix
- bus lines
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Abstract
(57)【要約】
【目的】 プラス/マイナス電荷の静電気に対しても不
良発生を抑制する。 【構成】 ゲートバスライン１１およびソースバスライ
ン１２の総ての端部をｎ+-ａ-Ｓi膜高抵抗短絡バスライ
ン１７とｐ+-ａ-Ｓi膜高抵抗短絡バスライン１８とで二
重に接続する。こうすることによって、プラス/マイナ
ス何れの電荷の静電気に対しても何れかの高抵抗短絡バ
スラインが低抵抗として機能して静電気を逃がし、不良
の発生を抑制する。
良発生を抑制する。 【構成】 ゲートバスライン１１およびソースバスライ
ン１２の総ての端部をｎ+-ａ-Ｓi膜高抵抗短絡バスライ
ン１７とｐ+-ａ-Ｓi膜高抵抗短絡バスライン１８とで二
重に接続する。こうすることによって、プラス/マイナ
ス何れの電荷の静電気に対しても何れかの高抵抗短絡バ
スラインが低抵抗として機能して静電気を逃がし、不良
の発生を抑制する。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリッ
クス型液晶パネルに関する。
クス型液晶パネルに関する。
【０００２】
【従来の技術】アクティブマトリックス基板において
は、その製造工程中に生じる静電気によって、異なるソ
ースバスラインに接続されている各薄膜トランジスタ間
に閾値電圧の差が生ずる。一方、各ゲートバスラインお
よびソースバスラインは何れも同電位ではない状態で用
いられる。そのために、このアクティブマトリックス基
板に液晶セルを組み合わせて画像表示を行った際には、
ソースバスラインに沿ってライン欠陥が生じることにな
る。
は、その製造工程中に生じる静電気によって、異なるソ
ースバスラインに接続されている各薄膜トランジスタ間
に閾値電圧の差が生ずる。一方、各ゲートバスラインお
よびソースバスラインは何れも同電位ではない状態で用
いられる。そのために、このアクティブマトリックス基
板に液晶セルを組み合わせて画像表示を行った際には、
ソースバスラインに沿ってライン欠陥が生じることにな
る。
【０００３】また、各ゲートバスライン間においても、
上述のソースバスラインと同様の不具合が生じて良好な
表示品位が得られない。さらに、製造工程中に生じる静
電気に起因する電位差のために、製造工程中にゲートバ
スラインとソースバスラインとのクロス部で絶縁破壊が
生じてリークが発生し易く、そのために信頼性不良を招
くと言う欠点もある。
上述のソースバスラインと同様の不具合が生じて良好な
表示品位が得られない。さらに、製造工程中に生じる静
電気に起因する電位差のために、製造工程中にゲートバ
スラインとソースバスラインとのクロス部で絶縁破壊が
生じてリークが発生し易く、そのために信頼性不良を招
くと言う欠点もある。
【０００４】図３に、従来のアクティブマトリックス型
液晶パネルの等価回路を示す。このアクティブマトリッ
クス型液晶パネルにおいては、ゲートバスライン１およ
びソースバスライン２の総ての端部は、ｎ型不純物ドー
プアモルファスシリコン(以下、ｎ+-ａ-Ｓiと略記する)
膜またはｐ型不純物ドープアモルファスシリコン(以
下、ｐ+-ａ-Ｓiと略記する)膜の何れか一方で成る高抵
抗短絡バスライン４によって接続されている。この高抵
抗短絡バスライン４は、アクティブマトリックス型液晶
パネルを製造する工程において発生する静電気による薄
膜トランジスタの破壊やゲートバスライン１とソースバ
スライン２とのクロス部における絶縁破壊を防止するも
のである。
液晶パネルの等価回路を示す。このアクティブマトリッ
クス型液晶パネルにおいては、ゲートバスライン１およ
びソースバスライン２の総ての端部は、ｎ型不純物ドー
プアモルファスシリコン(以下、ｎ+-ａ-Ｓiと略記する)
膜またはｐ型不純物ドープアモルファスシリコン(以
下、ｐ+-ａ-Ｓiと略記する)膜の何れか一方で成る高抵
抗短絡バスライン４によって接続されている。この高抵
抗短絡バスライン４は、アクティブマトリックス型液晶
パネルを製造する工程において発生する静電気による薄
膜トランジスタの破壊やゲートバスライン１とソースバ
スライン２とのクロス部における絶縁破壊を防止するも
のである。
【０００５】上記ｎ+-ａ-Ｓi膜またはｐ+-ａ-Ｓi膜は、
高電圧(数１００Ｖ〜数ｋＶ)の静電気に対しては、この
高電圧を逃がすことができる程度の低抵抗として機能す
る。一方、液晶パネルの駆動に際してデータ回路および
スキャンドライバ等の外部回路から印加される電圧(数
１０Ｖ)に対しては、何ら影響を及ぼさない高抵抗とし
て機能する。こうして、静電気を抑制するのである。
尚、図３においては、上記低抵抗および高抵抗を抵抗シ
ンボル５で表している。
高電圧(数１００Ｖ〜数ｋＶ)の静電気に対しては、この
高電圧を逃がすことができる程度の低抵抗として機能す
る。一方、液晶パネルの駆動に際してデータ回路および
スキャンドライバ等の外部回路から印加される電圧(数
１０Ｖ)に対しては、何ら影響を及ぼさない高抵抗とし
て機能する。こうして、静電気を抑制するのである。
尚、図３においては、上記低抵抗および高抵抗を抵抗シ
ンボル５で表している。
【０００６】一般のアクティブマトリックス型液晶パネ
ルの製造工程においは、低抵抗の短絡バスラインを設け
て静電気を逃がし、液晶パネルの製造が完了すると、ア
クティブマトリックス基板の端部を欠落させることによ
って低抵抗の短絡バスラインを除去している。ところ
が、上記短絡バスラインを液晶パネルの駆動時に印加さ
れる電圧に対して何ら影響を及ぼさないように高抵抗化
して高抵抗短絡バスライン４とすることによって、アク
ティブマトリックス型液晶パネルが完成した後、この液
晶パネルの完成品を使用して行われる製品の組み立て工
程における静電気対策が可能となるのである。したがっ
て、短絡バスラインを高抵抗化することによって、液晶
パネルの完成品に高抵抗短絡バスライン４を残した状態
で組み立て工程を行うことが可能となり、短絡バスライ
ンの除去工程を無くすことができるのである。
ルの製造工程においは、低抵抗の短絡バスラインを設け
て静電気を逃がし、液晶パネルの製造が完了すると、ア
クティブマトリックス基板の端部を欠落させることによ
って低抵抗の短絡バスラインを除去している。ところ
が、上記短絡バスラインを液晶パネルの駆動時に印加さ
れる電圧に対して何ら影響を及ぼさないように高抵抗化
して高抵抗短絡バスライン４とすることによって、アク
ティブマトリックス型液晶パネルが完成した後、この液
晶パネルの完成品を使用して行われる製品の組み立て工
程における静電気対策が可能となるのである。したがっ
て、短絡バスラインを高抵抗化することによって、液晶
パネルの完成品に高抵抗短絡バスライン４を残した状態
で組み立て工程を行うことが可能となり、短絡バスライ
ンの除去工程を無くすことができるのである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記ゲ
ートライン１相互間およびソースバスライン２相互間を
高抵抗短絡バスライン４で接続して製造工程中や製品組
立中における静電対策を講じるアクティブマトリックス
型液晶パネルにおいては、以下のような問題がある。す
なわち、上記高抵抗短絡バスライン４をｎ+-ａ-Ｓi膜ま
たはｐ+-ａ-Ｓi膜の何れか一方のみで形成しているの
で、静電気のプラスまたはマイナスの電荷によって静電
破壊率に大きな差が生じてしまう。その結果、不良率が
静電気の極性に依存して不安定となるのである。図４
に、ｎ+-ａ-Ｓi膜で高抵抗短絡バスライン４を形成した
場合における静電破壊率の評価の結果を示す。
ートライン１相互間およびソースバスライン２相互間を
高抵抗短絡バスライン４で接続して製造工程中や製品組
立中における静電対策を講じるアクティブマトリックス
型液晶パネルにおいては、以下のような問題がある。す
なわち、上記高抵抗短絡バスライン４をｎ+-ａ-Ｓi膜ま
たはｐ+-ａ-Ｓi膜の何れか一方のみで形成しているの
で、静電気のプラスまたはマイナスの電荷によって静電
破壊率に大きな差が生じてしまう。その結果、不良率が
静電気の極性に依存して不安定となるのである。図４
に、ｎ+-ａ-Ｓi膜で高抵抗短絡バスライン４を形成した
場合における静電破壊率の評価の結果を示す。
【０００８】そこで、この発明の目的は、プラスまたは
マイナス電荷の静電気に対しても不良の発生を抑制で
き、薄膜トランジスタマトリックスアレイの欠陥不良率
をさらに改善することができるアクティブマトリックス
型液晶表示パネルを提供することにある。
マイナス電荷の静電気に対しても不良の発生を抑制で
き、薄膜トランジスタマトリックスアレイの欠陥不良率
をさらに改善することができるアクティブマトリックス
型液晶表示パネルを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明のアクティブマトリックス型液晶パネルに
おいては、ゲート電極が形成された絶縁基板上に,ゲー
ト絶縁膜とアモルファスシリコンから成る半導体膜と不
純物ドープアモルファスシリコン膜とを順次形成し,さ
らに,上記不純物ドープアモルファスシリコン膜上に,ソ
ース電極に接続された薄膜トランジスタをマトリックス
状に集積して,このアモルファスシリコン薄膜トランジ
スタからなるマトリックスアレイによって液晶表示画素
を駆動するアクティブマトリックス型液晶パネルにおい
て、上記各ソース電極に信号を供給するソースバスライ
ン相互間及び上記各ゲート電極に信号を供給するゲート
バスライン相互間を、ｎ型不純物ドープアモルファスシ
リコン膜とｐ型不純物ドープアモルファスシリコン膜と
によって二重に接続したことを特徴としている。
め、この発明のアクティブマトリックス型液晶パネルに
おいては、ゲート電極が形成された絶縁基板上に,ゲー
ト絶縁膜とアモルファスシリコンから成る半導体膜と不
純物ドープアモルファスシリコン膜とを順次形成し,さ
らに,上記不純物ドープアモルファスシリコン膜上に,ソ
ース電極に接続された薄膜トランジスタをマトリックス
状に集積して,このアモルファスシリコン薄膜トランジ
スタからなるマトリックスアレイによって液晶表示画素
を駆動するアクティブマトリックス型液晶パネルにおい
て、上記各ソース電極に信号を供給するソースバスライ
ン相互間及び上記各ゲート電極に信号を供給するゲート
バスライン相互間を、ｎ型不純物ドープアモルファスシ
リコン膜とｐ型不純物ドープアモルファスシリコン膜と
によって二重に接続したことを特徴としている。
【００１０】
【作用】アモルファスシリコン薄膜トランジスタマトリ
ックスアレイにおけるソースバスライン相互間およびゲ
ートバスライン相互間はｎ+-ａ-Ｓi膜とｐ+-ａ-Ｓi膜と
によって二重に接続されている。したがって、両不純物
ドープａ-Ｓiは、通常の駆動電圧である数１０Ｖ以下の
電圧印加に対しては駆動信号に影響を与えることのない
抵抗値(例えば、１ＭΩ以上)の高抵抗として機能する。
ックスアレイにおけるソースバスライン相互間およびゲ
ートバスライン相互間はｎ+-ａ-Ｓi膜とｐ+-ａ-Ｓi膜と
によって二重に接続されている。したがって、両不純物
ドープａ-Ｓiは、通常の駆動電圧である数１０Ｖ以下の
電圧印加に対しては駆動信号に影響を与えることのない
抵抗値(例えば、１ＭΩ以上)の高抵抗として機能する。
【００１１】これに対して、静電気によって発生する数
１００Ｖ以上の高電圧に対しては印加された静電気の電
荷を拡散させるのに充分な抵抗値(例えば、１００ｋΩ
程度)の低抵抗として機能する。その際に、プラスの電
荷に対してはｎ+-ａ-Ｓi膜が有効に機能する一方、マイ
ナスの電荷に対してはｐ+-ａ-Ｓi膜が有効に機能して、
プラスまたはマイナスの何れの電荷の静電気に対しても
不良の発生が抑制される。
１００Ｖ以上の高電圧に対しては印加された静電気の電
荷を拡散させるのに充分な抵抗値(例えば、１００ｋΩ
程度)の低抵抗として機能する。その際に、プラスの電
荷に対してはｎ+-ａ-Ｓi膜が有効に機能する一方、マイ
ナスの電荷に対してはｐ+-ａ-Ｓi膜が有効に機能して、
プラスまたはマイナスの何れの電荷の静電気に対しても
不良の発生が抑制される。
【００１２】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は、本実施例のアクティブマトリックス
型液晶パネルにおける等価回路図である。また、図２は
本実施例のアクティブマトリックス型液晶パネルにおけ
るｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７の箇所の断面
図であり、図２(a)はゲートバスライン１１端部の断面
図を示し、図２(b)はソースバスライン１２端部の断面
図を示す。
説明する。図１は、本実施例のアクティブマトリックス
型液晶パネルにおける等価回路図である。また、図２は
本実施例のアクティブマトリックス型液晶パネルにおけ
るｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７の箇所の断面
図であり、図２(a)はゲートバスライン１１端部の断面
図を示し、図２(b)はソースバスライン１２端部の断面
図を示す。
【００１３】このアクティブマトリックス型液晶パネル
は、表示媒体としての液晶層を間に挟んで対向して配設
されたアクティブマトリックス基板１０と対向基板(図
示せず)とを有する。そして、上記対向基板には、表示
媒体側の大略全体にわたって対向電極１６が形成されて
いる。一方、上記アクティブマトリックス基板１０に
は、ベースとなる絶縁性基板２０上にゲートバスライン
１１およびソースバスライン１２が互いに直交して配線
されており、両バスライン１１,１２で囲まれた領域に
は薄膜トランジスタ１３と画素電極１４とが配設されて
いる。
は、表示媒体としての液晶層を間に挟んで対向して配設
されたアクティブマトリックス基板１０と対向基板(図
示せず)とを有する。そして、上記対向基板には、表示
媒体側の大略全体にわたって対向電極１６が形成されて
いる。一方、上記アクティブマトリックス基板１０に
は、ベースとなる絶縁性基板２０上にゲートバスライン
１１およびソースバスライン１２が互いに直交して配線
されており、両バスライン１１,１２で囲まれた領域に
は薄膜トランジスタ１３と画素電極１４とが配設されて
いる。
【００１４】上記薄膜トランジスタ１３は、そのゲート
電極がゲートバスライン１１に接続され、ソース電極が
ソースバスライン１２に接続され、ドレイン電極が画素
電極１４に接続されている。そして、ゲートバスライン
１１に印加されるゲート信号によってオン/オフ制御が
行われ、オン時にはソースバスライン１２を介して供給
されるソース信号を画素電極１４に与える。この画素電
極１４と上記対向基板側に形成された対向電極１６とは
上記液晶層を挟んで対向しており、コンデンサとして機
能する液晶セル１５を形成している。
電極がゲートバスライン１１に接続され、ソース電極が
ソースバスライン１２に接続され、ドレイン電極が画素
電極１４に接続されている。そして、ゲートバスライン
１１に印加されるゲート信号によってオン/オフ制御が
行われ、オン時にはソースバスライン１２を介して供給
されるソース信号を画素電極１４に与える。この画素電
極１４と上記対向基板側に形成された対向電極１６とは
上記液晶層を挟んで対向しており、コンデンサとして機
能する液晶セル１５を形成している。
【００１５】上記ゲートバスライン１１およびソースバ
スライン１２の総ての端部間には、この端部と一部を重
畳してｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７とｐ+-ａ
-Ｓi膜高抵抗短絡バスライン１８とが平行して形成され
ている。各高抵抗短絡バスライン１７,１８は、アクテ
ィブマトリックス型液晶パネルを製造する工程において
発生する静電気に対しては、上述のように低抵抗として
機能して静電気を逃がすことによって薄膜トランジスタ
１３が破壊するのを防止するのである。尚、図１及び図
２においては、上記低抵抗を抵抗シンボル１９で表して
いる。
スライン１２の総ての端部間には、この端部と一部を重
畳してｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７とｐ+-ａ
-Ｓi膜高抵抗短絡バスライン１８とが平行して形成され
ている。各高抵抗短絡バスライン１７,１８は、アクテ
ィブマトリックス型液晶パネルを製造する工程において
発生する静電気に対しては、上述のように低抵抗として
機能して静電気を逃がすことによって薄膜トランジスタ
１３が破壊するのを防止するのである。尚、図１及び図
２においては、上記低抵抗を抵抗シンボル１９で表して
いる。
【００１６】図２(a)に示すように、絶縁性基板２０上
に配線された複数のゲートバスライン１１,１１,…に直
交して形成されたｎ+-ａ-Ｓi膜高抵抗短絡バスライン１
７における各ゲートバスライン１１相互間で、図１中に
おいて抵抗シンボル１９で表した上記抵抗を構成するの
である。また、ソースバスライン１２の場合にも、図２
(b)に示すように、配線された複数のソースバスライン
１２,１２,…に直交して形成されたｎ+-ａ-Ｓi膜高抵抗
短絡バスライン１７における各ソースバスライン１２相
互間で上記抵抗を構成するのである。ｐ+-ａ-Ｓi高抵抗
短絡バスライン１８の場合も同様である。尚、２１はＳ
iＮx膜である。
に配線された複数のゲートバスライン１１,１１,…に直
交して形成されたｎ+-ａ-Ｓi膜高抵抗短絡バスライン１
７における各ゲートバスライン１１相互間で、図１中に
おいて抵抗シンボル１９で表した上記抵抗を構成するの
である。また、ソースバスライン１２の場合にも、図２
(b)に示すように、配線された複数のソースバスライン
１２,１２,…に直交して形成されたｎ+-ａ-Ｓi膜高抵抗
短絡バスライン１７における各ソースバスライン１２相
互間で上記抵抗を構成するのである。ｐ+-ａ-Ｓi高抵抗
短絡バスライン１８の場合も同様である。尚、２１はＳ
iＮx膜である。
【００１７】上述のように、本実施例においては、ゲー
トバスライン１１相互間およびソースバスライン１２相
互間をｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７とｐ+-ａ
-Ｓi膜高抵抗短絡バスライン１８とによって二重に接続
している。したがって、マイナスの電荷の静電気に対し
てはｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７が低抵抗と
して機能して、マイナスの静電気の電荷を拡散させるこ
とができる。同様に、プラスの電荷の静電気に対しては
ｐ+-ａ-Ｓi膜高抵抗短絡バスライン１８が低抵抗として
機能して、プラスの静電気の電荷を拡散させることがで
きるのである。このように、本実施例によれば、プラス
またはマイナスの何れの電荷の静電気に対しても不良発
生を抑制でき、薄膜トランジスタアレイの欠陥不良率を
さらに改善することができるのである。
トバスライン１１相互間およびソースバスライン１２相
互間をｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７とｐ+-ａ
-Ｓi膜高抵抗短絡バスライン１８とによって二重に接続
している。したがって、マイナスの電荷の静電気に対し
てはｎ+-ａ-Ｓi膜高抵抗短絡バスライン１７が低抵抗と
して機能して、マイナスの静電気の電荷を拡散させるこ
とができる。同様に、プラスの電荷の静電気に対しては
ｐ+-ａ-Ｓi膜高抵抗短絡バスライン１８が低抵抗として
機能して、プラスの静電気の電荷を拡散させることがで
きるのである。このように、本実施例によれば、プラス
またはマイナスの何れの電荷の静電気に対しても不良発
生を抑制でき、薄膜トランジスタアレイの欠陥不良率を
さらに改善することができるのである。
【００１８】また、上記高抵抗短絡バスライン１７,１
８は、通常の表示駆動時には表示特性には影響を与えな
い高抵抗として機能するので、完成した液晶パネルを用
いた製品の組み立て工程での静電気対策としても効果を
発揮する。
８は、通常の表示駆動時には表示特性には影響を与えな
い高抵抗として機能するので、完成した液晶パネルを用
いた製品の組み立て工程での静電気対策としても効果を
発揮する。
【００１９】上記アクティブマトリックス基板では、ゲ
ートバスライン１１およびソースバスライン１２はＴa
(タンタル)で形成されている。しかしながら、このゲー
トバスライン１１およびソースバスライン１２の材質は
Ｔaに限定されるものではなく、Ａl,Ｔi,Ｃr等であって
もよい。また、ゲートバスライン１１とソースバスライ
ン１２とで材質が異なってもよい。
ートバスライン１１およびソースバスライン１２はＴa
(タンタル)で形成されている。しかしながら、このゲー
トバスライン１１およびソースバスライン１２の材質は
Ｔaに限定されるものではなく、Ａl,Ｔi,Ｃr等であって
もよい。また、ゲートバスライン１１とソースバスライ
ン１２とで材質が異なってもよい。
【００２０】次に、上記構造のアクティブマトリックス
型液晶パネルの製造方法について説明する。まず、上記
絶縁性基板２０上に、スパッタリング法によって所定の
厚みのＴa2Ｏ2を堆積し、Ｔaによってゲートバスライン
１１を形成する。次に、陽極酸化によってＴa2Ｏ2を形
成し、さらにＳiＮx/ａ-Ｓi/ＳiＮxを３層堆積した後
に、チャンネルストッパをパターニングする。
型液晶パネルの製造方法について説明する。まず、上記
絶縁性基板２０上に、スパッタリング法によって所定の
厚みのＴa2Ｏ2を堆積し、Ｔaによってゲートバスライン
１１を形成する。次に、陽極酸化によってＴa2Ｏ2を形
成し、さらにＳiＮx/ａ-Ｓi/ＳiＮxを３層堆積した後
に、チャンネルストッパをパターニングする。
【００２１】その後、レジストをマスクにして、Ｐ(フ
ォスフィン)等をイオンシャワードープによって注入す
る。こうして、薄膜トランジスタ１３のソース/ドレイ
ン・コンタクト部分、および、ｎ+-ａ-Ｓi高抵抗短絡バ
スライン１７部分のパターンを形成する。
ォスフィン)等をイオンシャワードープによって注入す
る。こうして、薄膜トランジスタ１３のソース/ドレイ
ン・コンタクト部分、および、ｎ+-ａ-Ｓi高抵抗短絡バ
スライン１７部分のパターンを形成する。
【００２２】さらに、レジストをマスクにして、Ｂ(ボ
ロン)等をイオンシャワードープによって注入する。こ
うして、ｐ+-ａ-Ｓi高抵抗バスライン１８部分のパター
ンを形成する。その後、上記パターンを形成した上に、
Ｔa,Ａl,Ｔi等の金属配線膜を堆積する。そして更に、
その上にＩＴＯ(画素電極)および保護膜ＳiＮxのパター
ンを形成し完成する。
ロン)等をイオンシャワードープによって注入する。こ
うして、ｐ+-ａ-Ｓi高抵抗バスライン１８部分のパター
ンを形成する。その後、上記パターンを形成した上に、
Ｔa,Ａl,Ｔi等の金属配線膜を堆積する。そして更に、
その上にＩＴＯ(画素電極)および保護膜ＳiＮxのパター
ンを形成し完成する。
【００２３】
【発明の効果】以上より明らかなように、この発明のア
クティブマトリックス型液晶パネルにおいては、アモル
ファスシリコン薄膜トランジスタマトリックスアレイに
おけるソースバスライン相互間及びゲートバスライン相
互間をｎ+-ａ-Ｓi膜とｐ+-ａ-Ｓi膜とによって二重に接
続したので、プラスの電荷の静電気に対してはｎ+-ａ-
Ｓi膜が低抵抗として機能して印加された静電気の電荷
を拡散させる一方、マイナスの電荷の静電気に対しては
ｐ+-ａ-Ｓi膜が低抵抗として機能する。したがって、こ
の発明によれば、プラスまたはマイナスの何れの電荷の
静電気に対しても不良発生を抑制でき、薄膜トランジス
タアレイの欠陥不良率をさらに改善することができる。
クティブマトリックス型液晶パネルにおいては、アモル
ファスシリコン薄膜トランジスタマトリックスアレイに
おけるソースバスライン相互間及びゲートバスライン相
互間をｎ+-ａ-Ｓi膜とｐ+-ａ-Ｓi膜とによって二重に接
続したので、プラスの電荷の静電気に対してはｎ+-ａ-
Ｓi膜が低抵抗として機能して印加された静電気の電荷
を拡散させる一方、マイナスの電荷の静電気に対しては
ｐ+-ａ-Ｓi膜が低抵抗として機能する。したがって、こ
の発明によれば、プラスまたはマイナスの何れの電荷の
静電気に対しても不良発生を抑制でき、薄膜トランジス
タアレイの欠陥不良率をさらに改善することができる。
【００２４】また、上記高抵抗短絡バスライン１７,１
８は通常の表示駆動時には高抵抗として機能して表示特
性には影響を与えないので、完成した液晶パネルを用い
た製品の組み立て工程での静電気対策としても効果を発
揮する。
８は通常の表示駆動時には高抵抗として機能して表示特
性には影響を与えないので、完成した液晶パネルを用い
た製品の組み立て工程での静電気対策としても効果を発
揮する。
【図１】この発明のアクティブマトリックス型液晶パネ
ルにおける等価回路図である。
ルにおける等価回路図である。
【図２】図１における高抵抗短絡バスラインの箇所の断
面図である。
面図である。
【図３】従来のアクティブマトリックス型液晶表示パネ
ルにおける等価回路図である。
ルにおける等価回路図である。
【図４】ｎ+-ａ-Ｓi膜高抵抗短絡バスラインにおける静
電破壊率の評価の結果を示す図である。
電破壊率の評価の結果を示す図である。
１１…ゲートバスライン、 １２…ソースバス
ライン、１３…薄膜トランジスタ、 １４…画
素電極、１５…液晶セル、 １６…対
向電極、１７…ｎ+-ａ-Ｓi膜高抵抗短絡バスライン、１
８…ｐ+-ａ-Ｓi膜高抵抗短絡バスライン、１９…抵抗。
ライン、１３…薄膜トランジスタ、 １４…画
素電極、１５…液晶セル、 １６…対
向電極、１７…ｎ+-ａ-Ｓi膜高抵抗短絡バスライン、１
８…ｐ+-ａ-Ｓi膜高抵抗短絡バスライン、１９…抵抗。
Claims (1)
- 【請求項１】 ゲート電極が形成された絶縁基板上に、
ゲート絶縁膜とアモルファスシリコンから成る半導体膜
と不純物ドープアモルファスシリコン膜とを順次形成
し、さらに、上記不純物ドープアモルファスシリコン膜
上に、ソース電極に接続された薄膜トランジスタをマト
リックス状に集積して、このアモルファスシリコン薄膜
トランジスタからなるマトリックスアレイによって液晶
表示画素を駆動するアクティブマトリックス型液晶パネ
ルにおいて、 上記各ソース電極に信号を供給するソースバスライン相
互間、および、上記各ゲート電極に信号を供給するゲー
トバスライン相互間を、ｎ型不純物ドープアモルファス
シリコン膜とｐ型不純物ドープアモルファスシリコン膜
とによって二重に接続したことを特徴とするアクティブ
マトリックス型液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215494A JPH08179367A (ja) | 1994-12-26 | 1994-12-26 | アクティブマトリックス型液晶パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215494A JPH08179367A (ja) | 1994-12-26 | 1994-12-26 | アクティブマトリックス型液晶パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179367A true JPH08179367A (ja) | 1996-07-12 |
Family
ID=18140544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32215494A Pending JPH08179367A (ja) | 1994-12-26 | 1994-12-26 | アクティブマトリックス型液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980017374A (ko) * | 1996-08-30 | 1998-06-05 | 김광호 | 정전기 방지형 액정 표시 장치의 제조 방법 |
| US5929958A (en) * | 1995-03-17 | 1999-07-27 | Hitachi, Ltd. | Liquid crystal display device with wide viewing angle characteristics |
| KR100711215B1 (ko) * | 2000-12-29 | 2007-04-25 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 정전기방지구조 |
-
1994
- 1994-12-26 JP JP32215494A patent/JPH08179367A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929958A (en) * | 1995-03-17 | 1999-07-27 | Hitachi, Ltd. | Liquid crystal display device with wide viewing angle characteristics |
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| US5978059A (en) * | 1995-03-17 | 1999-11-02 | Hitachi, Ltd. | Liquid crystal display device with wide viewing angle characteristics |
| US6064460A (en) * | 1995-03-17 | 2000-05-16 | Hitachi, Ltd. | LCD with parallel field having counter electrode(s) at least equal to 1/2 width of video signal line |
| US6201590B1 (en) | 1995-03-17 | 2001-03-13 | Hitachi, Ltd. | Liquid crystal display device with double-layered structure for gate line and/or data line |
| US6417906B2 (en) | 1995-03-17 | 2002-07-09 | Hitachi, Ltd. | Liquid crystal display device with wide viewing angle characteristics |
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