JPH08172358A

JPH08172358A - Ａ／ｄコンバータ

Info

Publication number: JPH08172358A
Application number: JP31616494A
Authority: JP
Inventors: Naoyuki Matsuo; 直之松尾
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-12-20
Filing date: 1994-12-20
Publication date: 1996-07-02

Abstract

(57)【要約】【目的】耐ノイズ特性が強く、Ａ／Ｄ変換の高精度化と
高速化とを兼備え、パルス幅信号変換部と制御演算部と
の間の絶縁を容易にする。【構成】基準信号21〜23と，切換え器31〜35と，第１制
御回路54と，入力信号11を受信しこの入力信号11と基準
信号21〜23とが切換え器31〜35を介して選択的に入力さ
れる積分器４と，この積分器出力の零点を検出する比較
器45とを備え，入力信号11を時間幅信号に変換するパル
ス幅信号変換部１と、時間幅信号を受信してディジタル
信号に変換する演算変換部7Aと、第１制御回路54の制御
データを直列伝送する第２制御回路7Bと、絶縁手段６を
備え双方向に直列伝送可能な伝送線路と、直列伝送され
る制御データを受信処理するインタフェース部82と、こ
のインタフェース部82からの制御データを格納するメモ
リ回路81とを備え、演算変換部7Aと第２制御回路7Bと、
パルス幅信号変換部１との間を絶縁する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積分型アナログ・ディ
ジタル変換（以下、Ａ／Ｄコンバータと略称する）技術
に関し、特に、絶縁型のＡ／Ｄコンバータおよび積分型
Ａ／Ｄコンバータの内比較的変換速度の早いＡ／Ｄコン
バータに関する。

【０００２】

【従来の技術】従来から積分型Ａ／Ｄコンバータは、例
えば、積分時間を商用電源周波数に選ぶなどの適切な処
理を行うことにより、計測や測定器の分野で、コモンモ
ードノイズに強い低信号レベルのＡ／Ｄコンバータに多
く用いられている。また、近年の電子制御装置は、マイ
クロプロセッサを利用して、電子制御装置の高速化と高
機能化が益々推進されている。この様な状況下で、マイ
クロプロセッサにインパルス性のノイズの侵入は、電子
制御装置の誤動作のみならず、多くの場合、電子制御装
置の暴走、不動作の原因になりうる。かかる意味合いか
らも、ノイズに強い・低価格の低信号レベルの絶縁型Ａ
／Ｄコンバータ、および、積分型なるため、本来、低速
型Ａ／Ｄコンバータの範疇に属するが、その中でも比較
的早いＡ／Ｄ変換を行うＡ／Ｄコンバータの必要性は強
いものがある。

【０００３】図５は、低速型Ａ／Ｄコンバータの範疇に
属するが、比較的早いＡ／Ｄ変換を行う従来技術におけ
る三重積分型Ａ／Ｄコンバータのブロック回路図、図６
は従来技術における絶縁型Ａ／Ｄコンバータのブロック
回路図、図７はこれらの三重積分型Ａ／Ｄコンバータの
動作を説明する説明図である。図５において、三重積分
型Ａ／Ｄコンバータは、基準信号(21,23) と、切換え器
(31,33〜35) と、これらの切換え器(31,33〜35) を制御
する制御回路51と、入力信号11を受信しこの入力信号11
と基準信号(21,23) とが切換え器(31,33〜35)を介して
選択的に入力される積分器４と、この積分器４の出力の
零点を検出する比較器45と、カウンタ71と、を備えて構
成され、入力信号11を時間幅信号に変換する。積分器４
は、演算増幅器41と、抵抗42と、この抵抗42とで積分時
定数を構成する積分コンデンサ43と、積分器４の出力を
リセットする上記切換え器34とから構成される。

【０００４】また、図６に図示される絶縁型Ａ／Ｄコン
バータは、図５の三重積分型Ａ／Ｄコンバータにホトカ
プラ61、62を用いて絶縁型Ａ／Ｄコンバータを構成した
もので、図５との主な相違点はカウンタ71と制御回路51
との機能が、例えば、マイクロプロセッサＭＰＵで代表
される制御演算部75からなり、比較器45の出力パルスが
ホトカプラ61を介して絶縁して制御演算部75の内部に構
成されたカウンタ機能に入力される。また、制御演算部
75から図５に相当する制御回路51の制御信号が複数のホ
トカプラ62を介して絶縁して切換え器(31,33〜36) を制
御する。この切換え器(31,33〜36) を制御するホトカプ
ラ62は、並列回路で構成される。尚、図６は、Ａ／Ｄ変
換する入力信号(11,12) が２組ある場合を図示したもの
であり、これらの入力信号(11,12) は、Ａ／Ｄ変換する
一連のサイクル毎に、切換え器35または切換え器36を介
して後述する積分器４に読み込まれる。

【０００５】かかる構成において、図５を併用して図７
に基づいて三重積分型Ａ／Ｄコンバータの動作を説明す
る。図７において、横軸に時間軸をとり、縦軸の上側に
積分器４の出力を下側に比較器45の出力を示す。図７の
(A) において、先ず時刻t11で、制御回路51は、切換え
器34をONし, その他の切換え器 (31〜33、35) をOFFし
て、積分器４の積分コンデンサ43に蓄積された電荷を放
電し、積分器４の出力を零にする。この状態は、期間Tr
継続し、積分コンデンサ43に蓄積された電荷を充分放電
する。このとき、比較器45の出力はＨレベルにある。

【０００６】次に、時刻t12 で、制御回路51は、切換え
器34をOFF し, 切換え器35をONして、積分器４に入力信
号11を期間Ti積分する。積分器４の出力が負の方向にあ
るので、比較器45の出力はＬレベルに反転する。時刻t1
3 で、制御回路51は、切換え器35をOFF し, 切換え器31
をONして、積分器４に基準信号21を入力して積分する。
図示例では、期間T11 積分して、時刻t14 で積分器４の
出力が零となり、この時点で比較器45の出力はＨレベル
に反転する。

【０００７】制御回路51は、この比較器45の出力変動を
受け、内蔵されたクロックのクロックエッジである時刻
t15 で、切換え器31をOFF し, 基準信号21による積分器
４のリセット動作を停止し、入力信号11がパルス幅信号
に変換される。図示例では、この後、直ちに切換え器34
をONして、積分器４の積分コンデンサ43に蓄積された電
荷を放電し、積分器４の出力を零にする。この動作は先
に説明した期間Trに相当し、以下期間Ti、期間T11 と繰
り返し動作する。

【０００８】積分型Ａ／Ｄコンバータにおけるアナログ
入力信号11の値をEiとし、第１の基準信号の値をEref1
とすると、期間Tiと期間T11 との間に(1) 式の関係があ
る。

【０００９】

【数１】Ei＝ Eref1・T11 ／Ti・・・・(1) 従って、アナログ入力信号11のＡ／Ｄ変換値は、(1) 式
のT11 を計測することによって得られる。即ち、カウン
タ71で期間T11 を計数することによりＡ／Ｄ変換を行う
ことができる。

【００１０】図７の(B) は、図７の(A) の期間T11 にお
ける第１基準信号21による積分動作に代えて、第３基準
信号23による積分動作を行せる点の相違である。即ち、
時刻t13 で、制御回路51は、切換え器35をOFF し, 切換
え器33をONして、積分器４に基準信号23を入力して積分
する。図示例では、期間T12 積分して、時刻t16 で積分
器４の出力が零となり、この時点で比較器45の出力はＨ
レベルに反転する。第３基準信号23の値(Eref3) は第１
基準信号の値(Eref1) よりも小さく選択されているの
で、(2) 式で示される様に、期間T12 は長くなるが、カ
ウンタ71で期間T12 を計数する計数値が多くなる分だ
け、Ａ／Ｄ変換の変換精度を向上させることができる。

【００１１】

【数２】Ei＝ Eref3・T12 ／Ti・・・・(2) 図７の(C) は、図７の(A) の第１基準信号21による積分
動作と図７の(B) の第３基準信号23による積分動作とを
適切に行い、前者図７の(A) と後者図７の(B)が持つ長
所をとり欠点をなくし、高変換精度でかつ変換速度が早
い三重積分型Ａ／Ｄコンバータの動作を説明する説明図
である。図７の(C) において、時刻t13で、制御回路51
は、切換え器35をOFF し, 切換え器31をONして、積分器
４に基準信号21を入力し、積分器４の出力を高速にリセ
ット（期間T13 ）し、積分器４の出力あるいは比較器45
の出力が反転する前の時刻t18 で、制御回路51は、切換
え器31をOFF し, 切換え器33をONして、積分器４に基準
信号23を入力し、積分器４の出力を低速にリセット（期
間T21 ）する。このときの入力信号Eiは、期間T13,T21
を計数することにより(3) 式より求まる。

【００１２】

【数３】Ei＝(Eref1・T13 +Eref3・T21)/Ti ・・(3) 積分器４の出力を高速にリセットし、積分器４の出力が
反転する前の時刻t18で制御回路51が切換え器31,33 を
制御し、積分器４の出力を低速にリセットする方法に次
の方法がある。例えば、図５の回路において、図示省略
されているが、切換え器31がONし、高速リセット期間中
は、積分器４の出力に一定のバイアス量（例えば、１ク
ロック相当の積分器４の高速リセット出力量）を付加し
て比較器45に入力し、切換え器31がOFF したときこの一
定のバイアス量も除去して積分器４の出力を比較器45に
入力する。この様に構成することにより、比較器45は、
一定のバイアス量だけ手前の時点で零検出を行い、クロ
ックエッジで切換え器31を切り換え、Ａ／Ｄ変換器の桁
の大きい部分を先に変換し、残りの部分を積分器４の低
速リセットで高精度に変換を行うことができる。

【００１３】

【発明が解決しようとする課題】従来技術では、次の課
題を両立させる点に難点がある。即ち、 (1) 積分型Ａ／Ｄ変換の高精度化と積分時間の高速化と
の相反性。 (2) 絶縁化対応への煩雑性。 (1) の高精度化と高速化との相反性に関しては、三重積
分型Ａ／Ｄコンバータが用いられている。しかし、従来
技術の比較器入力に一定バイアス量を付加・除去を行
い、積分器出力を高速リセットし積分器出力が反転する
前に、積分器出力を低速リセットにする場合、次の様な
問題がある。即ち、積分器の零出力を検出する比較器は
Ａ／Ｄを行う１クロックに対して充分なる高速応答速度
を有することが必要である。一方、一定バイアス量の付
加・除去を行う切換え器は、ON-OFF制御を行う制御入力
と切換え器出力回路間の浮遊容量により、インパルス性
のノイズを比較器に与える。このため、比較器の応答速
度を抑えるか、あるいは、切換え器の制御入力の変化速
度を抑えて、このインパルス性のノイズの低減化を図る
必要がある。

【００１４】また、(2) 絶縁化対応の煩雑性に関して
は、従来技術においては、マイクロプロッセサなどを用
いたコントロールロジックとＡ／Ｄ変換器との絶縁は複
数のホトカプラを介して行われていた。また、図７の時
刻t18 の時点は制御回路51とカウンタ71とが絶縁回路の
別々の場所に配置される場合には時刻t18 を通知する手
段が必要となる。このため、これらの絶縁処理を行うた
め、数多くのホトカプラを必要とし、収納スペース、信
頼性、コストなどの面で課題を有していた。

【００１５】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、耐ノイ
ズ特性が強く、Ａ／Ｄ変換の高精度化と高速化とを兼備
え、パルス幅信号変換部と制御演算部との間の絶縁を容
易にするＡ／Ｄコンバータを提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明によれば、基準信号と，切換え器と，こ
の切換え器を制御する第１制御回路と，入力信号を受信
しこの入力信号と基準信号とが切換え器を介して選択的
に入力される積分器と，この積分器出力の零点を検出す
る比較器と，を備え，入力信号を時間幅信号に変換する
パルス幅信号変換部と、時間幅信号を受信してディジタ
ル信号に変換する演算変換部と、第１制御回路の制御デ
ータを直列伝送する第２制御回路と、絶縁手段を備え双
方向に直列伝送可能な伝送線路と、直列伝送される制御
データを受信処理するインタフェース部と、このインタ
フェース部からの制御データを格納するメモリ回路と、
を備え、演算変換部と第２制御回路と、パルス幅信号変
換部との間を絶縁するものとする。

【００１７】また、双方向に直列伝送可能な伝送線路
は、２組の単方向直列伝送線路からなり、この伝送線路
の絶縁手段はフォトカプラを用いて双方向に直列伝送を
行うものとする。また、双方向に直列伝送可能な伝送線
路は、伝送方向制御手段を備え、直列伝送線路の絶縁手
段は絶縁トランスを用い、インタフェース部出力によっ
て伝送方向制御手段を制御するものとする。

【００１８】また、インタフェース部からの制御データ
を格納するメモリ回路は不揮発メモリであるものとす
る。また、第２の発明によれば、基準信号と, 切換え器
と, クロック信号と, このクロック信号を受け切換え器
を制御する第１制御回路と, 入力信号を受信しこの入力
信号と基準信号とが切換え器を介して選択的に入力され
る積分器と, この積分器出力の零点を検出する比較器
と, を備え, 入力信号を一定時間積分した後入力信号と
は逆極性の基準信号を積分器で積分し比較器で零点を検
出し入力信号を時間幅信号に変換するパルス幅信号変換
部と、時間幅信号を受信してディジタル信号に変換する
演算変換部と、を備え、基準信号は、入力信号と逆極性
の第１基準信号と、第１基準信号と逆極性であり同じ大
きさの信号値を有する第２基準信号と、第１基準信号と
同極性であり信号レベルが小さい第３基準信号と、を有
し、積分器は、入力信号を一定時間積分した後、第１基
準信号で積分し、比較器で零点を検出し、零点検出後ク
ロックエッジに到達するまで第１基準信号で積分動作を
継続し、入力信号を第１時間幅信号に変換する第１時間
幅変換手段と、第２基準信号で積分し、比較器で零点を
検出した後、当該クロックエッジに到達するまで第２基
準信号で積分動作を継続し、次に、第３基準信号で積分
し、比較器で零点を検出し、第３基準信号による積分動
作に基づく第２時間幅信号を検出する第２時間幅検出手
段と、を備えるものとする。

【００１９】また、第１時間幅信号と第２時間幅信号と
の間に少なくとも１パルス幅のパルス休止期間を構成す
るパルス休止手段を有し、パルス信号休止期間により第
１時間幅検出手段と、第２時間幅検出手段と、の切り分
けを行うものとする。また、第１時間幅信号の１クロッ
ク幅に相当する第２時間幅信号期間経過後、Ａ／Ｄ変換
エンド信号を出力するものとする。

【００２０】また、時間幅検出手段は、時間幅信号を第
１制御回路に入力されるクロック信号に基づいてパルス
数信号に変換するパルス数変換手段と、このパルス数信
号を計数するカウンタ回路と、このカウンタ回路の計数
値を演算する演算回路と、を備え、第１時間幅信号の計
数値に第１基準信号と第３基準信号との比率を乗算し、
第２時間幅信号の計数値に加算するものとする。

【００２１】また、第１基準信号と第３基準信号との比
を２のｎ乗に選ぶものとする。

【００２２】

【作用】上記構成により、第１の発明によれば、Ａ／Ｄ
コンバータは、入力信号を時間幅信号に変換するパルス
幅信号変換部と、この時間幅信号を受信してディジタル
信号に変換する演算変換部と、この両者間を絶縁手段を
備え双方向に直列伝送可能な伝送線路で接続されて構成
される。電源投入などの初期設定時は、第２制御回路か
ら第１制御回路の制御データを送信し、絶縁手段を備え
双方向に直列伝送可能な伝送線路を介して、インタフェ
ース部でこの制御データを受信する。このインタフェー
ス部で受信したデータはメモリ回路に格納し、この格納
したデータに基づきパルス幅信号変換部の第１制御回路
を制御する。これ以降は、パルス幅信号変換部で入力信
号を上述の制御データに基づき時間幅信号に変換し、こ
の時間幅信号が上記絶縁手段を備え双方向に直列伝送可
能な伝送線路を介して演算変換部で受信され、入力信号
をディジタル信号に変換することができる。この結果、
上記演算変換部と第２制御回路と、パルス幅信号変換部
と、の間の絶縁を行うことができる。

【００２３】また、上述の双方向に直列伝送可能な伝送
線路は、２組の直列伝送線路を用いこの伝送線路の絶縁
手段をフォトカプラを用いて双方向に直列伝送を行う
か、あるいは、双方向に直列伝送可能な伝送線路に伝送
方向制御手段を設け、直列伝送線路の絶縁手段は絶縁ト
ランスを用い、インタフェース部出力によって伝送方向
制御手段を制御することにより、初期設定時とそれ以降
のＡ／Ｄ変換時の信号の伝達を分離し、誤動作を防止で
きる。

【００２４】また、インタフェース部からのデータを格
納するメモリ回路を不揮発メモリで構成することによ
り、初期設定時にＡ／Ｄコンバータの制御データを設定
することにより、これ以降は、この制御データでＡ／Ｄ
変換を行うことができる。即ち、Ａ／Ｄコンバータのハ
ードウェアとしては共通のものをつくり、使用する時点
で制御パラメータデータを初期設定することにより、広
範囲に亘る入力信号範囲を最適な変換精度でＡ／Ｄ変換
することができる。

【００２５】また、第２の発明によれば、積分器に入力
された入力信号を時間幅信号に変換する基準信号は、入
力信号と逆極性の第１基準信号と、第１基準信号と逆極
性であり同じ大きさの信号値を有する第２基準信号と、
第１基準信号と同極性であり信号レベルが小さい第３基
準信号と、を有し、入力信号を一定時間積分した後第１
基準信号で積分し比較器で零点を検出し、クロックエッ
ジにて第１基準信号から第２基準信号に切り換える。こ
の結果、第１の時間幅信号を検出することができる。次
に、第２基準信号で積分し比較器で零点を検出した後、
クロックエッジにて第２基準信号から第３基準信号に切
り換える。第２基準信号によるクロックエッジ時点の積
分器出力は、入力信号をＡ／Ｄ変換し上位桁を除いた１
デジット以下の入力信号値であり、この入力信号値を第
３基準信号で時間幅変調し、上位桁を除いた１デジット
以下のデータが下位桁としてＡ／Ｄ変換することができ
る。上位桁と下位桁とを合わせて、Ａ／Ｄ変換時間は２
倍かかるだけであり、Ａ／Ｄ変換精度は桁数で倍増させ
ることができる。

【００２６】また、第１時間幅信号と第２時間幅信号と
の間に少なくとも１パルス幅のパルス休止期間を設ける
ことにより、このパルス信号休止期間により、例えば、
カウンタなどの手段で計測した第１時間幅信号のデータ
をラッチし、次にくる第２時間幅信号を計測し演算処理
を行うことができる。また、第１時間幅信号の１クロッ
ク幅に相当する第２時間幅信号期間経過後、Ａ／Ｄ変換
エンド信号を出力することにより、上記カウンタ手段や
ラッチデータをリセットし、後続する時間幅信号の演算
処理を行うことができる。

【００２７】また、Ａ／Ｄ変換データは、時間幅信号を
計測するクロック信号と、このクロック信号に基づいて
時間幅信号を計測するカウンタ回路と、を備え、第１の
時間幅信号の計測値に第１基準信号と第３基準信号との
比率を乗算し、第２の時間幅信号の計測値に加算するこ
とにより得られる。また、第１基準信号と第３基準信号
との比を２のｎ乗に選ぶことにより、Ａ／Ｄ変換データ
は、上位桁データの後に下位桁データ繋げることによ
り、上記第１基準信号と第３基準信号との比率の乗算処
理を省略することができる。

【００２８】

【実施例】図１は本発明の一実施例としての直列伝送機
能を備えるＡ／Ｄコンバータのブロック線図、図２は図
１のＡ／Ｄコンバータの動作を説明するタイムチャー
ト、図３は第２の発明に相当する実施例のブロック線
図、図４は図２のＡ／Ｄコンバータの動作を説明するタ
イムチャートであり、図５〜図７に対応する同一機能部
材には同じ符号が付してある。

【００２９】先ず、説明を簡明化するため、図３、４に
基づき第２の発明を先に説明する。図３において、Ａ／
Ｄコンバータは、アナログ入力信号11を時間幅信号に変
換する細線で囲われたパルス幅信号変換部１と、この時
間幅信号を絶縁手段６を有する伝送路を介して受信する
カウンタ71と乗算器72とからなる演算変換部7Aとから構
成される。また、パルス幅信号変換部１は、第１〜第３
基準信号21〜23と、切換え器31〜35と、クロック信号53
を受け切換え器31〜35を制御する第１制御回路54と、入
力信号11を受信しこの入力信号11と第１〜第３基準信号
21〜23とが切換え器31〜35を介して選択的に入力される
積分器４と、この積分器４の出力の零点を検出する比較
器45と、論理素子46、47と、から構成される。

【００３０】かかる構成において、第１制御回路54は、
クロック信号53と比較器45の出力とが入力され、内蔵す
るタイマロジック機能により図４に図示する切換えタイ
ミングで切換え器31〜35を切り換え、アナログ入力信号
11を時間幅信号に変換する。この時間幅信号を絶縁手段
６を介して受信するカウンタ71と乗算器72とからなる演
算変換部7Aでディジタル信号に変換する。以下、最初に
時間幅信号への変換を、次にこの時間幅信号からディジ
タル信号への変換を、図３を併用しながら図４で本発明
のＡ／Ｄ変換の動作を説明する。

【００３１】図４において、横軸は時間軸を示し、時刻
t1にＡ／Ｄ変換のための時間幅信号変換動作をスタート
し、時刻t8で１入力当たりのＡ／Ｄ変換のための時間幅
信号変換動作を終了し、アナログ入力信号が複数あると
きはこのアナログ入力信号を順次走査・変換し、これら
の一連のＡ／Ｄ変換動作を周期的に繰り返す。また、縦
軸は各部の動作出力波形を示し、上から順に積分器４の
出力波形、切換え器34、35、31、32、33の動作タイミン
グ、および比較器45の動作タイミングを示す。以下、積
分器４の出力波形を中心に、各部の動作タイミングとの
関わりで時間幅信号変換の動作を説明する。

【００３２】図４の(A) において、時刻t1でＡ／Ｄ変換
動作がスタートし、切換え器34がONし、積分器４の積分
コンデンサ43を短絡し、積分コンデンサ43に蓄積された
電荷を放電し、積分器４の出力を０にする。この期間Tr
は、予め第１制御回路54に設定され、時刻t2で切換え器
34がOFF し切換え器35がONする。アナログ入力信号11は
切換え器35、抵抗42を介して積分器４の積分コンデンサ
43に流れ、アナログ入力信号11の時間積分値が積分コン
デンサ43に充電される。また、時刻t2でこの積分動作が
開始され、積分器４の出力が０から負方向に変化するの
で、図４の(G)に示される様に比較器45の出力がＨレベ
ルからＬレベルに変化する。この期間Tiは、予め第１制
御回路54に設定され、時刻t3まで継続し、積分器４の積
分コンデンサ43にアナログ入力信号11に比例した時間積
分値が積分される。

【００３３】時刻t3で切換え器35がOFF し切換え器31が
ONして、アナログ入力信号11と極性が異なる第１基準電
圧21が切換え器31、抵抗42を介して積分器４の積分コン
デンサ43に流れ、期間Tiに積分コンデンサ43に充電され
たアナログ入力信号11に比例した時間積分値をリセット
する。積分器４のリセットは期間T1継続し、時刻t4で比
較器45で検出され、クロック信号53のクロックエッジ時
刻t5で第１制御回路54の制御動作が変わり、切換え器31
がOFF し切換え器32がONして、第１基準電圧21と極性が
異なり同じ電圧値の第２基準電圧22が切換え器32、抵抗
42を介して積分器４の積分コンデンサ43に充電を行う。
第２基準電圧22が積分器４に入力されることにより、積
分器４の出力は再び負方向に駆動され、比較器45で０ク
ロス点が検出され、クロック信号53の同一クロック内の
クロックエッジ時刻t6で第１制御回路54の制御動作が切
り換わる。時刻t4〜時刻t5が１クロック内であるので、
時刻t5〜時刻t6は丁度１クロック幅T2に相当する。即
ち、時刻t6における積分器４の積分コンデンサに充電さ
れた電荷は、時刻t4より前に相当し時刻t4直前のクロッ
クエッジに相当する時刻の残存電荷と同じである。従っ
て、時刻t6で切換え器32がOFF し切換え器33がONして、
第１基準電圧21より小さい第３基準電圧23が切換え器3
3、抵抗42を介して積分器４の積分コンデンサ43に流
れ、積分コンデンサ43の上記残存電荷を期間Tm2 でリセ
ットする。

【００３４】Ａ／Ｄ変換を行うためにアナログ入力信号
11を時間幅信号に変換する動作は、時刻t1でスタート
し、少なくとも、期間T1におけるリセット動作で、１ク
ロック長の電荷を基準信号23で放電できる期間T3経過し
た時刻t8で１入力当たりのＡ／Ｄ変換のためのパルス幅
変換動作を終了する。図４の図示例では、時刻t8で切換
え器34がONし、積分器４の積分コンデンサ43を短絡し、
次の時間幅変換動作がスタートし、アナログ入力信号が
複数あるときはこのアナログ入力信号を順次走査・変換
し、これらの一連の変換動作が周期的に繰り返えされ
る。

【００３５】次に、上記時間幅信号をディジタル値に変
換する動作を説明する。上述の様に、アナログ入力信号
11がパルス幅信号変換部１にてアナログ入力信号11に関
連し、パルス休止期間T4を有する２つのパルス幅信号(T
m1,Tm2) が絶縁手段６を介してカウンタ71、乗算器72に
入力される。図３の図示例では、パルス幅信号(Tm1,Tm
2) は NOT論理素子46で反転され、AND 論理素子47で第
１制御回路54からの信号55との論理積がとられる。例え
ば、第１制御回路54からの信号55がクロック信号53のみ
の場合は図４のパルス幅信号Tm1 相当の信号が絶縁手段
６を介して、カウンタ71で計数される。

【００３６】今、カウンタ71の計数がダウンエッジで計
数するものとすると、AND 論理素子47の出力がクロック
信号53の後方エッジでＬレベルとすることにより、１ク
ロック幅以内のパルスは計数できないようにカウンタ71
を構成できる。入力信号11の読み込み期間Tiは予め定め
られた値であるので、カウンタ71の計数値から期間Ti相
当の値を引算することにより上位桁相当の第１時間幅信
号をディジタル値に変換できる。また、第１制御回路54
からの信号55が切換え器31のON動作とクロック信号53と
の論理積の場合は、直接カウンタ71で読み取った計数値
が上位桁に相当する第１時間幅信号のディジタル変換値
である。

【００３７】次に、少なくとも１クロック相当以上のパ
ルス休止期間を有する期間T4のパルス休止信号により、
例えば、図３では図示省略されているフリップフロップ
機能によりパルス休止期間が入力されたタイミングを一
時記憶し、カウンタ71の計数値を演算変換部7Aのメモリ
に一時記憶し、カウンタ71で下位桁である第２時間幅信
号Tm2 を計数し、上記上位桁相当の計数値に第１基準信
号と第３基準信号との比率を乗算し、第２時間幅信号の
計数値に加算することにより、入力信号11をＡ／Ｄ変換
することができる。

【００３８】第２時間幅信号が一定期間OFF することに
より上記フリップフロップ機能をリセットする、あるい
は、第１時間幅信号の１クロック幅に相当する第２時間
幅信号期間経過後、Ａ／Ｄ変換エンド信号を出力する、
ことにより演算変換部を初期状態とし、次のＡ／Ｄ変換
サイクルの第１時間幅信号、第２時間幅信号を受信して
次のＡ／Ｄ変換動作を行い、この動作を繰り返し継続す
ることができる。

【００３９】また、第１基準信号と第３基準信号との比
を２のｎ乗に選ぶと、例えば、２の８乗である256 倍に
選ぶと、上位桁８ビットに相当する第１時間幅信号の計
数値の後に、下位桁８ビットに相当する第２時間幅信号
の計数値を配置することにより16ビットのＡ／Ｄ変換演
算処理を行うことができる。また、上記パルス休止期間
T4が１クロック幅相当で動作の安定性が充分確保し難い
ときは、例えば、図３の比較器45に適宜ヒステリシス特
性を与え、時刻t4動作後の積分器４のスイング幅を増や
す方法とか、時刻t5動作後一定期間、全切換え器31〜35
をOFF し、積分器４をホールド状態とし、パルス休止期
間T4を所定の長さにすることができる。

【００４０】次に、図１、図２に戻り、第１の発明を説
明する。図１において、図３と異なる主な点は、図示例
では、マイクロプロセッサ機能を有する制御演算部７が
上記演算変換部7Aの機能と後述する第２制御回路7Bとを
一体に備え、この制御演算部７に内蔵され第１制御回路
54の制御データ（例えば、上記期間Tr、Tiなど）を直列
伝送する第２制御回路7Bと、この直列伝送される制御デ
ータを受信処理するインタフェース部82と、このインタ
フェース部82からの制御データを格納するメモリ回路81
と、が追加構成されている点、および、図１の図示例で
は伝送方向制御手段83、84を備え、インタフェース部82
の出力によって伝送方向制御手段83、84を制御する点に
ある。

【００４１】かかる構成により、図１を併用して図２に
より第１の発明のＡ／Ｄコンバータを説明する。図２に
おいて、横軸に時間軸をとり、縦軸の (A)〜(E) にＡ／
Ｄコンバータの電源投入、スイッチ83、伝送信号、スイ
ッチ84、積分器４の出力波形を示す。先ず、Ａ／Ｄコン
バータの電源を投入することにより時間領域１に入る。
この時間領域１では、電源投入によりスイッチ83がON、
スイッチ84がOFF し、第２制御回路7Bから絶縁手段６と
スイッチ83を介してインタフェース部82の直列伝送回路
が構成される。この状態において、図２の(C) に図示さ
れる様に、第２制御回路7Bから第１制御回路54の制御デ
ータ（Ａ，Ｂ，Ｃ）がインタフェース部82にシリアル送
信される。この制御データ（Ａ，Ｂ，Ｃ）は、例えば、
Ａ部に送信先コードを含むデータ送信開始コード、Ｂ部
に第１制御回路54の期間Tr,Ti などの制御データ、Ｃ部
に直列伝送終了を含めたデータ終了コードから構成され
る。インタフェース部82はＢ部に挿入された第１制御回
路54の制御データを受信し、この制御データをメモリ回
路81に格納する。この直列データ伝送が完了すると時間
領域２に移行する。

【００４２】時間領域２では、スイッチ83がOFF 、スイ
ッチ84がONし、パルス幅信号変換部１の AND論理素子47
からの出力信号がスイッチ84と絶縁手段６とを介して制
御演算部７の演算変換部7Aに受信される。即ち、時間領
域２はＡ／Ｄ変換モードに入り、メモリ回路81に格納さ
れた上記期間Tr,Ti などの制御データに基づいて、パル
ス幅信号変換部１の第１制御回路54のタイマロジックの
タイッミングを制御し、Ａ／Ｄ変換をサイクリックに行
う。

【００４３】図２の(E) は積分器４の出力波形を示し、
既に、図４の(A) で説明した積分器４の積分コンデンサ
43をリセットする期間Tr、アナログ入力信号11を積分器
４にセットする期間Ti、第１〜３基準信号による第１時
間幅信号変換、第２時間幅信号変換が繰り返して行われ
る。Ａ／Ｄ変換を行うアナログ入力信号11のレンジ範囲
に応じて積分器４にセットする期間Tiを選択することに
より、広範囲に亘る入力信号範囲を最適な変換精度でＡ
／Ｄ変換することができる。特に、インタフェース部か
らのデータを格納するメモリ回路を不揮発メモリで構成
することにより、初期設定時にＡ／Ｄコンバータの制御
データを設定することにより、これ以降は、電源投入で
直ちに、この制御データでＡ／Ｄ変換を行うことができ
る。即ち、Ａ／Ｄコンバータのハードウェアとしては共
通のものをつくり、使用する時点で制御データを初期設
定することにより、広範囲に亘る入力信号範囲を最適な
変換精度でＡ／Ｄ変換することができる。

【００４４】本発明では、一般的にインパルス性ノイズ
影響を受けやすく、ノイズ環境が決して良好とは言えな
いフィールド機器よりアナログ入力信号11を受信し時間
幅信号に変換するパルス幅信号変換部と、マイクロプロ
セッサなどを搭載し、特にインパルス性ノイズの影響を
受けやすく、誤動作のみならず、多くの場合、電子制御
装置の暴走、不動作の原因になりうる制御演算部と、が
直列伝送で交信され、かつ、絶縁手段６にて絶縁される
ので、少ない部品点数で耐ノイズ性能を向上させると共
に高信頼性を確保することができる。

【００４５】また、双方向に直列伝送可能な伝送線路と
して、２組の単方向直列伝送線路からなり、この伝送線
路の絶縁手段はフォトカプラを用いて双方向に直列伝送
を行うことにより、伝送方向制御手段を省略することが
できる。

【００４６】

【発明の効果】以上述べたように、三重積分型Ａ／Ｄコ
ンバータの変換手法を改善することにより、フィールド
機器よりのアナログ入力信号11が接続されるパルス幅信
号変換部と、マイクロプロセッサなどを搭載する制御演
算部と、が直列伝送で交信され、かつ、少ない部品点数
で絶縁することができるので、耐ノイズ性能を向上させ
ると共に高信頼性を確保し、汎用性の高い、高性能なＡ
／Ｄコンバータを供給することができる。

【図面の簡単な説明】

【図１】第１の発明の一実施例としての直列伝送機能を
備えるＡ／Ｄコンバータのブロック線図

【図２】図１のＡ／Ｄコンバータの動作を説明するタイ
ムチャート

【図３】第２の発明の一実施例としてのＡ／Ｄコンバー
タブロック線図

【図４】図３のＡ／Ｄコンバータの動作を説明するタイ
ムチャート

【図５】従来技術における三重積分型Ａ／Ｄコンバータ
のブロック回路図

【図６】従来技術における絶縁型Ａ／Ｄコンバータのブ
ロック回路図

【図７】三重積分型Ａ／Ｄコンバータの動作を説明する
説明図

【符号の説明】

１パルス幅信号変換部 11 入力信号 21〜23 基準信号 31〜36 切換え器４積分器 41 演算増幅器 42 抵抗 43 積分コンデンサ 45 比較器 46、47 論理素子 51 制御回路 53 クロック信号 54 第１制御回路 55 第１制御回路からの信号６絶縁手段 61、62 ホトカプラ７、75 制御演算部 7A 演算変換部 7B 第２制御回路 71 カウンタ 72 乗算器 81 メモリ回路 82 インタフェース部 83、84 スイッチ t1〜t8、t11 〜t20 時刻 Tr、Ti、T1〜T21 各部の動作期間

Claims

【特許請求の範囲】

【請求項１】基準信号と、切換え器と、この切換え器を
制御する第１制御回路と、入力信号を受信しこの入力信
号と前記基準信号とが前記切換え器を介して選択的に入
力される積分器と、この積分器出力の零点を検出する比
較器と、を備え、前記入力信号を時間幅信号に変換する
パルス幅信号変換部と、前記時間幅信号を受信してディジタル信号に変換する演
算変換部と、前記第１制御回路の制御データを直列伝送する第２制御
回路と、絶縁手段を備え双方向に直列伝送可能な伝送線路と、前記直列伝送される制御データを受信処理するインタフ
ェース部と、このインタフェース部からの制御データを格納するメモ
リ回路と、を備え、前記演算変換部と第２制御回路と、前記パルス幅信号変
換部との間を絶縁する、ことを特徴とするＡ／Ｄコンバ
ータ。
【請求項２】請求項１に記載のＡ／Ｄコンバータにおい
て、双方向に直列伝送可能な伝送線路は、２組の単方向
直列伝送線路からなり、この伝送線路の絶縁手段はホト
カプラを用いて双方向に直列伝送を行う、ことを特徴と
するＡ／Ｄコンバータ。
【請求項３】請求項１に記載のＡ／Ｄコンバータにおい
て、双方向に直列伝送可能な伝送線路は、伝送方向制御
手段を備え、直列伝送線路の絶縁手段は絶縁トランスを
用い、インタフェース部出力によって前記伝送方向制御
手段を制御する、ことを特徴とするＡ／Ｄコンバータ。
【請求項４】請求項１ないし請求項３のいずれかの項に
記載のＡ／Ｄコンバータにおいて、インタフェース部か
らの制御データを格納するメモリ回路は不揮発メモリで
ある、ことを特徴とするＡ／Ｄコンバータ。
【請求項５】基準信号と、切換え器と、クロック信号
と、このクロック信号を受け前記切換え器を制御する第
１制御回路と、入力信号を受信しこの入力信号と前記基
準信号とが前記切換え器を介して選択的に入力される積
分器と、この積分器出力の零点を検出する比較器と、を
備え、前記入力信号を一定時間積分した後前記入力信号
とは逆極性の前記基準信号を前記積分器で積分し、前記
比較器で零点を検出し、前記入力信号を時間幅信号に変
換するパルス幅信号変換部と、前記時間幅信号を受信してディジタル信号に変換する演
算変換部と、を備え、基準信号は、前記入力信号と逆極性の第１基準信号と、第１基準信号と逆極性であり同じ大きさの信号値を有す
る第２基準信号と、第１基準信号と同極性であり信号レベルが小さい第３基
準信号と、を有し、前記積分器は、前記入力信号を一定時間積分した後、前
記第１基準信号で積分し、前記比較器で零点を検出し、
零点検出後クロックエッジに到達するまで前記第１基準
信号で積分動作を継続し、前記入力信号を第１時間幅信
号に変換する第１時間幅変換手段と、前記第２基準信号で積分し、前記比較器で零点を検出し
た後、当該クロックエッジに到達するまで前記第２基準
信号で積分動作を継続し、次に、前記第３基準信号で積
分し、前記比較器で零点を検出し、前記第３基準信号に
よる積分動作に基づく第２時間幅信号を検出する第２時
間幅検出手段と、を備える、ことを特徴とするＡ／Ｄコンバータ。
【請求項６】請求項５に記載のＡ／Ｄコンバータにおい
て、第１時間幅信号と第２時間幅信号との間に少なくと
も１パルス幅のパルス休止期間を構成するパルス休止手
段を有し、前記パルス信号休止期間により第１時間幅検
出手段と、第２時間幅検出手段と、の切り分けを行う、
ことを特徴とするＡ／Ｄコンバータ。
【請求項７】請求項５または請求項６に記載のＡ／Ｄコ
ンバータにおいて、第１時間幅信号の１クロック幅に相
当する第２時間幅信号期間経過後、Ａ／Ｄ変換エンド信
号を出力する、ことを特徴とするＡ／Ｄコンバータ。
【請求項８】請求項５ないし請求項７のいずれかの項に
記載のＡ／Ｄコンバータにおいて、時間幅検出手段は、
時間幅信号を第１制御回路に入力されるクロック信号に
基づいてパルス数信号に変換するパルス数変換手段と、
このパルス数信号を計数するカウンタ回路と、このカウ
ンタ回路の計数値を演算する演算回路と、を備え、第１
時間幅信号の計数値に第１基準信号と第３基準信号との
比率を乗算し、第２時間幅信号の計数値に加算する、こ
とを特徴とするＡ／Ｄコンバータ。
【請求項９】請求項５ないし請求項８のいずれかの項に
記載のＡ／Ｄコンバータにおいて、第１基準信号と第３
基準信号との比を２のｎ乗に選ぶ、ことを特徴とするＡ
／Ｄコンバータ。