JPH08172162A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH08172162A
JPH08172162A JP31497194A JP31497194A JPH08172162A JP H08172162 A JPH08172162 A JP H08172162A JP 31497194 A JP31497194 A JP 31497194A JP 31497194 A JP31497194 A JP 31497194A JP H08172162 A JPH08172162 A JP H08172162A
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semiconductor integrated
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和明 室田
Kazuhiro Komatsu
和弘 小松
Shigeko Tanaka
滋子 田中
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Denso Ten Ltd
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Abstract

PURPOSE: To easily form an input processing circuit, an output circuit and a power supply circuit without complicated wiring, by constituting the bulk layout of an input block, an output block, a power supply block and an element arrangement block, and containing various kinds of elements in the input block, the output block and the power supply block. CONSTITUTION: In a semiconductor integrated circuit 10, an IC substrate is divided into an input block 11, an output block 12, a power supply block 13, an element arrangement block 14, etc. Each of the input block 11, the output block 12 and the power supply block 13 contains various kinds of elements capable of constituting circuits for realizing the function of each block. For example, the input block 11 contains a pad 15, ESD protective diodes D1 , D2 . and further a transistor Q1 and a resistor R3 which constitute a clamp circuit 20 for surge protection. Thereby the clamp circuit 20 for surge protection wherein it is necessary to drive a large current can be arranged in the vicinity of the pad 15.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はトランジスタや抵抗など
の素子が作り込まれた領域(バルク)を共通とし、コン
タクトや配線を変更することで抵抗値や回路の接続を変
え、ユ−ザ−の希望する機能・特性を有する専用ICを
作成することができる半導体集積回路に関し、主に自動
車用ICとして用いられる半導体集積回路に関する。
BACKGROUND OF THE INVENTION The present invention has a common region (bulk) in which elements such as transistors and resistors are formed, and by changing contacts and wiring, the resistance value and circuit connection can be changed to provide a user. The present invention relates to a semiconductor integrated circuit capable of producing a dedicated IC having desired functions and characteristics, and mainly to a semiconductor integrated circuit used as an automobile IC.

【0002】[0002]

【従来の技術】この種の半導体集積回路はトランジスタ
や抵抗等が作り込まれた領域であるバルクを共通とし、
コンタクト及び配線を変えるのみで種々の機能を有する
ICを作成することができるようになっており、共通部
分であるバルクの使用総数を増加させることによりIC
の開発・製造コストを低減させることが可能となってい
る。このため、可能な限り汎用性があり、また、限りあ
るチップサイズ中にできるかぎり多くの素子を内蔵させ
ることができるように共通部分であるバルクがレイアウ
トされている。
2. Description of the Related Art This type of semiconductor integrated circuit has a common bulk, which is a region in which transistors, resistors, etc. are formed,
ICs with various functions can be created simply by changing contacts and wirings. By increasing the total number of common bulks used, ICs can be created.
It is possible to reduce the development and manufacturing costs of. For this reason, the bulk, which is a common part, is laid out so that it is as versatile as possible and can contain as many elements as possible in a limited chip size.

【0003】図4に従来の半導体集積回路におけるバル
クレイアウトの一例を示す。半導体集積回路60の外周
部にはパッド61が複数個配置され、半導体集積回路6
0の中央部には大電流NPNトランジスタが作り込まれ
た大電流NPNトランジスタ配置ブロック65及びPN
Pトランジスタが作り込まれたPNPトランジスタ配置
ブロック64が配置され、大電流NPNトランジスタ配
置ブロック65及びPNPトランジスタ配置ブロック6
4を間に挟んで小電流NPNトランジスタが作り込まれ
たNPNトランジスタ配置ブロック63が配置され、N
PNトランジスタ配置ブロック63の両側には抵抗が作
り込まれた抵抗配置ブロック62が配置されている。
FIG. 4 shows an example of a bulk layout in a conventional semiconductor integrated circuit. A plurality of pads 61 are arranged on the outer peripheral portion of the semiconductor integrated circuit 60.
A large current NPN transistor arrangement block 65 and a PN in which a large current NPN transistor is built in the center of 0
A PNP transistor arrangement block 64 in which P transistors are built is arranged, and a large current NPN transistor arrangement block 65 and a PNP transistor arrangement block 6 are arranged.
An NPN transistor arrangement block 63 in which a small current NPN transistor is built is arranged with 4 in between,
On both sides of the PN transistor arrangement block 63, resistor arrangement blocks 62 having resistors built therein are arranged.

【0004】図4に示した従来の半導体集積回路60に
おけるバルクレイアウトの場合、大電流NPNトランジ
スタ配置ブロック65がチップの中央に一列に配置され
ている。
In the case of the bulk layout in the conventional semiconductor integrated circuit 60 shown in FIG. 4, large current NPN transistor arrangement blocks 65 are arranged in a line at the center of the chip.

【0005】[0005]

【発明が解決しようとする課題】ところで自動車用IC
の場合、イグニッションノイズ等の外部からのサ−ジノ
イズに対応しなければならず、入力端子や電源端子等に
はサ−ジ保護用クランプ回路が配置され、一般の汎用I
Cとはその回路構成が異なる。従来の半導体集積回路の
場合、図4に示したように、共通部分であるバルクのレ
イアウトは素子のマッチングや面積効率を重視したもの
となっているので、従来の半導体集積回路を用いて自動
車用ICを構成しようとすると、素子の使用効率が悪化
したり、配線が困難になるといった問題が生じる。
By the way, ICs for automobiles
In this case, it is necessary to cope with serge noise from the outside such as ignition noise, and a surge protection clamp circuit is arranged at the input terminal, power supply terminal, etc.
The circuit configuration is different from that of C. In the case of the conventional semiconductor integrated circuit, as shown in FIG. 4, the bulk layout, which is a common part, emphasizes element matching and area efficiency. If an IC is to be constructed, there arise problems that the use efficiency of the element is deteriorated and wiring is difficult.

【0006】自動車用ICに用いられるサ−ジ保護用ク
ランプ回路の場合、大電流を駆動する必要があるので、
入力端子用のパッドの近くに配置することが望ましい。
しかし、上記した従来の半導体集積回路でサ−ジ保護回
路を入力端子の近くに配置するのは無理である。また、
入力端子数は多いもので総パッド数の半分程度にもなる
場合があるので、図4に示したバルクレイアウトを有す
る従来の半導体集積回路でサ−ジ保護用クランプ回路を
構成しようとすると、配線が困難になる。
In the case of a surge protection clamp circuit used in an automobile IC, it is necessary to drive a large current.
It is desirable to place it near the pad for the input terminal.
However, it is impossible to arrange the surge protection circuit near the input terminal in the conventional semiconductor integrated circuit described above. Also,
Since the number of input terminals is large and the number of pads may be about half of the total number of pads, if a serge protection clamp circuit is constructed with a conventional semiconductor integrated circuit having the bulk layout shown in FIG. Becomes difficult.

【0007】本発明は上記課題に鑑みなされたものであ
り、各種入力処理用IC、特に自動車用ICとして使用
するのに適したバルクレイアウトを有する半導体集積回
路を提供することを目的としている。
The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit having a bulk layout suitable for use as various input processing ICs, particularly as automobile ICs.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体集積回路(1)は、パッドとES
D保護素子とを含むと共に、少なくともサ−ジ保護用の
クランプ回路を構成することができる各種素子を含んだ
入力ブロックと、パッドとESD保護素子とを含むと共
に出力回路を構成するための各種素子を含んだ出力ブロ
ックと、基準電圧回路を構成するための各種素子を含ん
だ電源ブロックと、その他の回路を構成するための抵
抗、トランジスタ等の素子を含んだ素子配置ブロックと
でバルクがレイアウトされていることを特徴としてい
る。
In order to achieve the above object, a semiconductor integrated circuit (1) according to the present invention comprises a pad and an ES.
An input block including a D protection element and at least various elements capable of forming a clamp circuit for surge protection, and various elements for forming an output circuit including a pad and an ESD protection element A bulk is laid out by an output block including a power supply block including various elements for configuring a reference voltage circuit, and an element placement block including elements such as resistors and transistors for configuring other circuits. It is characterized by

【0009】また本発明に係る半導体集積回路(2)
は、上記半導体集積回路(1)において、前記入力ブロ
ックがICチップの一辺に沿って配置され、前記出力ブ
ロックがICチップの前記一辺の対辺に沿って配置され
ていることを特徴としている。
A semiconductor integrated circuit (2) according to the present invention
In the semiconductor integrated circuit (1), the input block is arranged along one side of the IC chip, and the output block is arranged along the opposite side of the one side of the IC chip.

【0010】[0010]

【作用】[Action]

半導体集積回路(1) 上記半導体集積回路(1)にあっては、バルクレイアウ
トが入力ブロック、出力ブロック、電源ブロック及び素
子配置ブロックで構成され、入力ブロック、出力ブロッ
ク及び電源ブロックには各ブロックの機能を実現するた
めの各種素子が内蔵されているので、複雑な配線をしな
くとも入力処理回路、出力回路、電源回路を容易に形成
することが可能である。特に、前記入力ブロックは、パ
ッドとESD保護素子と少なくともサ−ジ保護用のクラ
ンプ回路を構成することができる各種素子を含んでいる
ので、入力端子(パッド)の近くに大電流を駆動する必
要があるサ−ジ保護用のクランプ回路を容易に形成する
ことが可能である。すなわち、上記構成に係る半導体集
積回路(1)を用いれば、図4に示したような各素子ご
とにバルクのレイアウトが構成されている従来の半導体
集積回路を用いる場合に比べて、各種入力処理機能を有
するIC、とりわけイグニッションノイズ等のサ−ジノ
イズに対処しなければならない自動車用ICをはるかに
容易に形成することが可能となる。
Semiconductor integrated circuit (1) In the semiconductor integrated circuit (1), the bulk layout is composed of an input block, an output block, a power supply block, and an element arrangement block, and each of the input block, the output block, and the power supply block has a block layout. Since various elements for realizing the function are built-in, the input processing circuit, the output circuit, and the power supply circuit can be easily formed without complicated wiring. In particular, since the input block includes a pad, an ESD protection element, and various elements that can form at least a clamp circuit for surge protection, it is necessary to drive a large current near the input terminal (pad). It is possible to easily form a certain clamp circuit for surge protection. That is, when the semiconductor integrated circuit (1) having the above configuration is used, various kinds of input processing are performed as compared with the case of using the conventional semiconductor integrated circuit in which the bulk layout is configured for each element as shown in FIG. It becomes possible to form an IC having a function, especially an IC for a vehicle, which must cope with a surge noise such as an ignition noise, much easier.

【0011】半導体集積回路(2) 上記構成に係る半導体集積回路(2)にあっては、前記
入力ブロックがICチップの一辺に沿って配置され、前
記出力ブロックがICチップの前記一辺の対辺に沿って
配置され、入力端子と出力端子とが分離されるので、入
力・出力間の干渉が防止され、信頼性がさらに高まる。
Semiconductor integrated circuit (2) In the semiconductor integrated circuit (2) according to the above configuration, the input block is arranged along one side of the IC chip, and the output block is arranged on the opposite side of the one side of the IC chip. Since the input terminal and the output terminal are separated along the line, interference between the input and the output is prevented, and the reliability is further enhanced.

【0012】[0012]

【実施例】以下、本発明に係る半導体集積回路の実施例
を図面に基づいて説明する。図1は実施例に係る半導体
集積回路10のバルクレイアウトを模式的に示したブロ
ック図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a semiconductor integrated circuit according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram schematically showing the bulk layout of the semiconductor integrated circuit 10 according to the embodiment.

【0013】半導体集積回路10の一辺10aに沿って
入力ブロック11aが4個、入力ブロック11bが4個
の計8個の入力ブロックが配置され、半導体集積回路1
0の対辺10bに沿って出力ブロック12aが4個、出
力ブロック12bが4個の計8個の出力ブロックが配置
されている。各入力ブロック11a、11bはパッド1
5を含み、各出力ブロック12a、12bはパッド16
を含んで構成されているいる。また、入力ブロック11
a(あるいは出力ブロック12a)に内蔵されている素
子のレイアウトと入力ブロック11b(あるいは出力ブ
ロック12b)に内蔵されている素子のレイアウトとは
左右対称になっている。
A total of eight input blocks, four input blocks 11a and four input blocks 11b, are arranged along one side 10a of the semiconductor integrated circuit 10.
A total of eight output blocks, that is, four output blocks 12a and four output blocks 12b, are arranged along the opposite side 10b of 0. Each input block 11a, 11b is a pad 1
5, each output block 12a, 12b includes a pad 16
It is configured to include. Also, the input block 11
The layout of the elements contained in a (or the output block 12a) and the layout of the elements contained in the input block 11b (or the output block 12b) are symmetrical.

【0014】入力ブロック11bと出力ブロック12b
との間には電源ブロック13が配置され、入力ブロック
11a、11bと出力ブロック12a、12bとの間に
は素子配置ブロック14a〜14d及び素子配置ブロッ
ク14e〜14hが配置されている。各素子配置ブロッ
ク14a〜14d及び14e〜14hのそれぞれには、
抵抗R、PNPトランジスタ及びNPNトランジスタな
どの素子が素子のマッチングを考慮して内蔵・配置され
ている。
Input block 11b and output block 12b
A power supply block 13 is arranged between the input blocks 11a, 11b and the output blocks 12a, 12b, and element arrangement blocks 14a-14d and element arrangement blocks 14e-14h are arranged between them. In each of the element placement blocks 14a to 14d and 14e to 14h,
Elements such as a resistor R, a PNP transistor, and an NPN transistor are built in and arranged in consideration of element matching.

【0015】入力ブロック11は以下の各素子を含んで
おり、下記の各素子をコンタクトと配線とにより接続す
ることで、サ−ジ保護用の各種クランプ回路を構成する
ことができるようになっている。すなわち入力ブロック
11は、10mA〜20mAのサ−ジ電流に対応するこ
とができる大電流PNPトランジスタ及び大電流NPN
トランジスタを各1個、小電流トランジスタを数個、抵
抗を数個、ESD保護ダイオ−ドを2個含んでいる。
The input block 11 includes the following elements. By connecting the following elements with contacts and wiring, various clamp circuits for surge protection can be configured. There is. That is, the input block 11 is a large current PNP transistor and a large current NPN transistor that can handle a surge current of 10 mA to 20 mA.
It contains one transistor each, several small current transistors, several resistors and two ESD protection diodes.

【0016】図2に上記各素子を用いて構成されたクラ
ンプ回路の一例を示す。パッド15は接続点Aに接続さ
れ、接続点Aと電源Vccとの間にはESD保護ダイオ
−ドD1 が介装され、接続点AとグランドGNDとの間
にはESD保護ダイオ−ドD2 が介装されている。ま
た、接続点Aは抵抗R1 を介して内部回路への出力端子
となる接続点Bに接続されており、接続点Bと電源Vc
cとの間にはNPNトランジスタQ1 が介装され、接続
点BとグランドGNDとの間にはPNPトランジスタQ
2 が介装されている。また、接続点Bと電源Vccとの
間には抵抗R3 とNPNトランジスタQ3 が介装され、
接続点BとグランドGNDとの間には抵抗R4 及びPN
PトランジスタQ4 が介装されている。NPNトランジ
スタQ3 のエミッタはNPNトランジスタQ1 のベ−ス
に接続され、PNPトランジスタQ4 のエミッタにはP
NPトランジスタQ2 のベ−スが接続されている。電源
VccとグランドGNDとの間には抵抗R5 及び抵抗R
6 が介装され、抵抗R5 と抵抗R6 との接続点VR はN
PNトランジスタQ3 のベ−スに接続されると共に、P
NPトランジスタQ4 のベ−スに接続されている。な
お、NPNトランジスタQ1 は大電流用であり、PNP
トランジスタQ2 も大電流用である。
FIG. 2 shows an example of a clamp circuit constructed by using each of the above elements. The pad 15 is connected to the connection point A, the ESD protection diode D 1 is interposed between the connection point A and the power supply Vcc, and the ESD protection diode D is connected between the connection point A and the ground GND. 2 is interposed. Further, the connection point A is connected to a connection point B serving as an output terminal to the internal circuit via the resistor R 1 , and the connection point B and the power source Vc are connected.
An NPN transistor Q 1 is interposed between the connection point B and the ground GND, and a PNP transistor Q 1 is connected between the connection point B and the ground GND.
2 is interposed. A resistor R 3 and an NPN transistor Q 3 are provided between the connection point B and the power source Vcc,
A resistor R 4 and PN are provided between the connection point B and the ground GND.
A P-transistor Q 4 is provided. The emitter of the NPN transistor Q 3 is connected to the base of the NPN transistor Q 1 , and the emitter of the PNP transistor Q 4 is P
The base of the NP transistor Q 2 is connected. A resistor R 5 and a resistor R are provided between the power supply Vcc and the ground GND.
6 is interposed, and the connection point V R between the resistor R 5 and the resistor R 6 is N
It is connected to the base of PN transistor Q 3 and P
It is connected to the base of the NP transistor Q 4 . The NPN transistor Q 1 is for a large current, and the PNP
The transistor Q 2 is also for high current.

【0017】上記の如く構成されたクランプ回路20の
動作を簡単に説明する。接続点VR には、電源Vccが
抵抗R5 と抵抗R6 とで分割された電圧であるVref
印加されている。パッド15に正のサ−ジ電圧が印加さ
れると、PNPトランジスタQ4 及びPNPトランジス
タQ2 がオンし、接続点Bの電位が(Vref +2VEB
に固定される。一方、パッド15に負のサ−ジ電圧が印
加されると、NPNトランジスタQ3 及びNPNトラン
ジスタQ1 がオンし、接続点Bの電位が(Vref −2V
BE)に固定される。このように図2に示したクランプ回
路20にあっては、接続点Bから内部回路に印加される
電圧が常に(Vref −2VBE)〜(Vref +2VEB)の
範囲となるように設定され、接続点Bの電位が電源Vc
cを超える電圧値となったり、グランドGND以下の電
圧値となったりしないように電圧Vref の値が設定され
る。
The operation of the clamp circuit 20 configured as described above will be briefly described. A voltage V ref, which is a voltage obtained by dividing the power source Vcc by the resistors R 5 and R 6 , is applied to the connection point V R. When a positive surge voltage is applied to the pad 15, the PNP transistor Q 4 and the PNP transistor Q 2 are turned on, and the potential at the connection point B is (V ref + 2V EB ).
Fixed to. On the other hand, when a negative surge voltage is applied to the pad 15, the NPN transistor Q 3 and the NPN transistor Q 1 are turned on, and the potential at the connection point B becomes (V ref -2V
BE ) fixed. As described above, in the clamp circuit 20 shown in FIG. 2, the voltage applied from the connection point B to the internal circuit is always set in the range of (V ref -2V BE ) to (V ref + 2V EB ). And the potential at the connection point B becomes Vc
The value of the voltage V ref is set so that the voltage value does not exceed c or does not become the voltage value equal to or lower than the ground GND.

【0018】次に、出力ブロック12の構成例を簡単に
説明する。出力ブロック12は各種出力回路を構成する
ための素子として、10mA〜20mAの電流を駆動す
る能力のある大電流NPNトランジスタを1個と、小電
流トランジスタを数個と、抵抗を数個と、ESD保護ダ
イオ−ド2個とを含んで構成されている。
Next, a configuration example of the output block 12 will be briefly described. The output block 12 is an element for forming various output circuits, one large current NPN transistor capable of driving a current of 10 mA to 20 mA, several small current transistors, several resistors, and an ESD. It is configured to include two protection diodes.

【0019】上記各素子を用い、コンタクトと配線とに
より構成された出力回路の一例を図3に示す。出力回路
30は、例えば、自動車用ICにおいて各種センサから
の信号を内部回路で処理した後、マイクロコンピュ−タ
等に出力する場合などに用いられるものである。
FIG. 3 shows an example of an output circuit composed of contacts and wirings using the above elements. The output circuit 30 is used, for example, in an automobile IC when the signals from various sensors are processed by an internal circuit and then output to a microcomputer or the like.

【0020】NPNトランジスタQ8 のベ−スには内部
回路からの出力が入力されるようになっており、NPN
トランジスタQ8 のコレクタは抵抗R9 を介して電源V
ccに接続され、エミッタは抵抗R10を介してグランド
GNDに接続されると共に、NPNトランジスタQ9
ベ−スに接続されている。NPNトランジスタQ9 のエ
ミッタはグランドGNDに接続され、コレクタは抵抗R
11を介して電源Vccに接続されると共に、パッド16
に接続されている。NPNトランジスタQ9 のコレクタ
と電源Vccとの間には静電保護ダイオ−ドD5 が介装
され、グランドGNDとの間には静電保護ダイオ−ドD
6 が介装されている。なお、NPNトランジスタQ9
大電流用である。
The output of the internal circuit is input to the base of the NPN transistor Q 8.
The collector of the transistor Q 8 is connected to the power source V via the resistor R 9.
The emitter is connected to the ground GND via the resistor R 10 and is also connected to the base of the NPN transistor Q 9 . The emitter of the NPN transistor Q 9 is connected to the ground GND, and the collector is the resistor R.
Is connected to the power supply Vcc via 11 and pad 16
It is connected to the. An electrostatic protection diode D 5 is provided between the collector of the NPN transistor Q 9 and the power supply Vcc, and an electrostatic protection diode D 5 is connected between the collector and the ground GND.
6 is interposed. The NPN transistor Q 9 is for a large current.

【0021】上記の如く構成された出力回路30の動作
を簡単に説明する。NPNトランジスタQ8 のベ−スに
内部回路よりハイレベルが入力されると、NPNトラン
ジスタQ8 及びNPNトランジスタQ9 がオンし、パッ
ド16からグランドレベル(ロ−レベル)が出力され
る。一方、NPNトランジスタQ8 のベ−スにロ−レベ
ルが入力されると、NPNトランジスタQ8 及びNPN
トランジスタQ9 がオフし、パッド16からVcc電源
(ハイレベル)が出力される。
The operation of the output circuit 30 configured as described above will be briefly described. When a high level is input to the base of the NPN transistor Q 8 from the internal circuit, the NPN transistor Q 8 and the NPN transistor Q 9 are turned on, and the ground level (low level) is output from the pad 16. On the other hand, base of NPN transistor Q 8 - scan in Russia - when the level is input, the NPN transistor Q 8 and NPN
The transistor Q 9 is turned off, and the pad 16 outputs the Vcc power supply (high level).

【0022】電源ブロック13には、ベ−ス・エミッタ
間に形成されるダイオ−ドのバンドギャップ電圧(バン
ドギャップリファレンス)を利用した高精度基準電圧回
路を構成することができるように、数十個のトランジス
タと、数十個の抵抗と、位相補正用コンデンサとが素子
のマッチングを考慮して配置されており、コンタクトと
配線とを変更することで出力電圧を自由に設定すること
ができるようになっている。なお、電源ブロック13は
グランド端子の近くに配置することが望ましい。
In the power supply block 13, several tens of reference points can be constructed so that a high precision reference voltage circuit using a bandgap voltage (bandgap reference) of a diode formed between the base and the emitter can be constructed. The number of transistors, dozens of resistors, and phase correction capacitors are arranged in consideration of element matching, and the output voltage can be set freely by changing the contacts and wiring. It has become. The power supply block 13 is preferably arranged near the ground terminal.

【0023】以上説明したように実施例に係る半導体集
積回路10にあっては、IC基板が入力ブロック11、
出力ブロック12、電源ブロック13及び素子配置ブロ
ック14等に分割され、入力ブロック11、出力ブロッ
ク12及び電源ブロック13の各ブロックは各ブロック
の機能を実現するための回路を構成することができる各
種素子を内蔵しているので、各ブロック内で配線を行え
ばよく、各素子ごとにバルクがレイアウトされている従
来の半導体集積回路に比べてはるかに容易に入力処理回
路(サ−ジ保護用クランプ回路等)、出力回路及び電源
回路の各回路を形成することができる。
As described above, in the semiconductor integrated circuit 10 according to the embodiment, the IC substrate is the input block 11,
Each block of the input block 11, the output block 12, and the power supply block 13 is divided into an output block 12, a power supply block 13, an element arrangement block 14, and the like, and various elements that can configure a circuit for realizing the function of each block. Since it has a built-in IC, wiring can be done in each block, and the input processing circuit (cage circuit for surge protection) is much easier than the conventional semiconductor integrated circuit in which the bulk is laid out for each element. Etc.), each circuit of the output circuit and the power supply circuit can be formed.

【0024】入力ブロック11は例えば、パッド15及
びESD保護ダイオ−ドD1 、D2を含むと共に、少な
くともサ−ジ保護用のクランプ回路20を構成すること
ができる各種素子(NPNトランジスタQ1 、抵抗R3
等)を含んでいるので、入力端子(パッド15)の近く
にサ−ジ保護用のクランプ回路を配置することができ
る。したがって、実施例に係る半導体集積回路10を用
いれば、従来の半導体集積回路を用いる場合に比べて、
入力処理用IC、特にイグニッションノイズ等のサ−ジ
ノイズから内部回路を保護する必要のある自動車用IC
を配線の困難性を伴うことなくはるかに容易に形成する
ことができる。
The input block 11 includes, for example, a pad 15 and ESD protection diodes D 1 and D 2 , and at least various elements (NPN transistor Q 1 and NPN transistor Q 1 , which can form a clamp circuit 20 for surge protection. Resistance R 3
Etc.), a clamp circuit for surge protection can be arranged near the input terminal (pad 15). Therefore, when the semiconductor integrated circuit 10 according to the embodiment is used, compared with the case where the conventional semiconductor integrated circuit is used,
Input processing ICs, especially automotive ICs that require protection of internal circuits from surge noises such as ignition noises
Can be formed much easier without the difficulty of wiring.

【0025】また一般に、自動車用ICでは、各種セン
サからの微小な入力信号をアンプで増幅したり、コンパ
レ−タで波形整形して出力する場合が多いので、入力端
子と出力端子とが隣接していると端子間の干渉により不
具合が生じる可能性がある。しかし、半導体集積回路1
0におけるバルクレイアウトにあっては、入力ブロック
11を半導体集積回路10の一辺10aに沿って配置
し、出力ブロック12を半導体集積回路10の対辺10
bに沿って配置し、入力端子(パッド15)と出力端子
(パッド16)とを分離しているので、入出力間の干渉
を防止することができ、信頼性を高めることができる。
Generally, in ICs for automobiles, in many cases, minute input signals from various sensors are amplified by an amplifier or waveform-shaped by a comparator and output, so that the input terminal and the output terminal are adjacent to each other. If so, a problem may occur due to interference between terminals. However, the semiconductor integrated circuit 1
In the bulk layout of 0, the input block 11 is arranged along one side 10a of the semiconductor integrated circuit 10 and the output block 12 is arranged on the opposite side 10 of the semiconductor integrated circuit 10.
Since the input terminal (pad 15) and the output terminal (pad 16) are arranged along b, the interference between the input and output can be prevented and the reliability can be improved.

【0026】[0026]

【発明の効果】以上詳述したように本発明に係る半導体
集積回路(1)を用いれば、複雑な配線をしなくとも、
入力処理回路、出力回路及び電源回路を簡単に形成する
ことができる。また、前記入力ブロックはパッド及びE
SD保護素子を含むと共に、少なくともサ−ジ保護用ク
ランプ回路を構成することができる各種素子を含んでい
るので、入力端子(パッド)の近くに大電流を駆動する
必要のあるサ−ジ保護用クランプ回路を配置することが
できる。
As described above in detail, by using the semiconductor integrated circuit (1) according to the present invention, even if complicated wiring is not required,
The input processing circuit, the output circuit, and the power supply circuit can be easily formed. The input block is a pad and an E
Since it includes SD protection elements and at least various elements that can form a surge protection clamp circuit, it is necessary to drive a large current near the input terminal (pad) for surge protection. A clamp circuit can be arranged.

【0027】また本発明に係る半導体集積回路(2)に
あっては、前記入力ブロックがICチップの一辺に沿っ
て配置され、前記出力ブロックがICチップの前記一辺
の対辺に沿って配置され、入力端子と出力端子とが分離
されているので、入出力間の干渉を防止することができ
る。
In the semiconductor integrated circuit (2) according to the present invention, the input block is arranged along one side of the IC chip, and the output block is arranged along the opposite side of the IC chip. Since the input terminal and the output terminal are separated, interference between the input and output can be prevented.

【0028】従って本発明に係る半導体集積回路(1)
及び/又は半導体集積回路(2)を用いれば、信頼性の
高い各種入力処理用IC、特に自動車用ICを簡単に実
現することができる。
Therefore, the semiconductor integrated circuit (1) according to the present invention
By using the semiconductor integrated circuit (2) and / or the semiconductor integrated circuit (2), various highly reliable input processing ICs, particularly automobile ICs, can be easily realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例に係る半導体集積回路のバルク
レイアウトを模式的に示したブロック図である。
FIG. 1 is a block diagram schematically showing a bulk layout of a semiconductor integrated circuit according to an embodiment of the present invention.

【図2】実施例に係る半導体集積回路のバルクレイアウ
トを構成する入力ブロックの一構成例(クランプ回路)
を示した回路図である。
FIG. 2 is a configuration example (clamp circuit) of an input block configuring a bulk layout of a semiconductor integrated circuit according to an embodiment.
It is the circuit diagram which showed.

【図3】実施例に係る半導体集積回路のバルクレイアウ
トを構成する出力ブロックの一構成例を示した回路図で
ある。
FIG. 3 is a circuit diagram showing a configuration example of an output block configuring a bulk layout of a semiconductor integrated circuit according to an example.

【図4】従来の半導体集積回路におけるバルクレイアウ
トの一例を模式的に示したブロック図である。
FIG. 4 is a block diagram schematically showing an example of a bulk layout in a conventional semiconductor integrated circuit.

【符号の説明】[Explanation of symbols]

10 半導体集積回路 10a 一辺 10b 対辺 11 入力ブロック 12 出力ブロック 13 電源ブロック 14 素子配置ブロック 15、16 パッド 20 クランプ回路 30 出力回路 D1 、D2 ESD保護ダイオ−ド(ESD保護素子)10 Semiconductor Integrated Circuit 10a One Side 10b Opposite Side 11 Input Block 12 Output Block 13 Power Supply Block 14 Element Arrangement Block 15, 16 Pad 20 Clamp Circuit 30 Output Circuit D 1 , D 2 ESD Protection Diode (ESD Protection Element)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8222 27/06 H03K 17/00 A 9184−5K H01L 27/04 A 27/06 101 D ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 21/8222 27/06 H03K 17/00 A 9184-5K H01L 27/04 A 27/06 101 D

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 パッドとESD(Electro Static Disch
arge)保護素子とを含むと共に、少なくともサ−ジ保護
用のクランプ回路を構成することができる各種素子を含
んだ入力ブロックと、パッドとESD保護素子とを含む
と共に出力回路を構成するための各種素子を含んだ出力
ブロックと、基準電圧回路を構成するための各種素子を
含んだ電源ブロックと、その他の回路を構成するための
抵抗、トランジスタ等の素子を含んだ素子配置ブロック
とでバルクがレイアウトされていることを特徴とする半
導体集積回路。
1. A pad and an ESD (Electro Static Disch)
arge) an input block including a protective element and at least various elements capable of forming a clamp circuit for surge protection, a pad and an ESD protective element, and various types for forming an output circuit. Bulk layout with output block including elements, power supply block including various elements to configure the reference voltage circuit, and element placement block including elements such as resistors and transistors to configure other circuits A semiconductor integrated circuit characterized by being provided.
【請求項2】 前記入力ブロックがICチップの一辺に
沿って配置され、前記出力ブロックがICチップの前記
一辺の対辺に沿って配置されていることを特徴とする請
求項1記載の半導体集積回路。
2. The semiconductor integrated circuit according to claim 1, wherein the input block is arranged along one side of an IC chip, and the output block is arranged along a side opposite to the one side of the IC chip. .
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052014A (en) * 1998-01-19 2000-04-18 Mitsubishi Denki Kabushiki Kaisha Integrated circuit being capable of transferring signals of different voltage levels between its input and output
US6614282B2 (en) 2001-10-15 2003-09-02 Denso Corporation Clamp circuit for a semiconductor integrated circuit device
US6737905B1 (en) 2002-02-26 2004-05-18 Denso Corporation Clamp circuit
US6794921B2 (en) 2002-07-11 2004-09-21 Denso Corporation Clamp circuit
JP2006013446A (en) * 2004-05-26 2006-01-12 Asahi Kasei Microsystems Kk Semiconductor circuit
US7352548B2 (en) 2001-09-06 2008-04-01 Fuji Electric Co., Ltd. Composite integrated semiconductor device
US7948725B2 (en) 2001-09-06 2011-05-24 Fuji Electric Systems Co., Ltd. Composite integrated semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153143A (en) * 1984-01-20 1985-08-12 Sanyo Electric Co Ltd Semiconductor ic device
JPH04335570A (en) * 1991-05-10 1992-11-24 Hitachi Ltd Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153143A (en) * 1984-01-20 1985-08-12 Sanyo Electric Co Ltd Semiconductor ic device
JPH04335570A (en) * 1991-05-10 1992-11-24 Hitachi Ltd Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052014A (en) * 1998-01-19 2000-04-18 Mitsubishi Denki Kabushiki Kaisha Integrated circuit being capable of transferring signals of different voltage levels between its input and output
US7352548B2 (en) 2001-09-06 2008-04-01 Fuji Electric Co., Ltd. Composite integrated semiconductor device
US7948725B2 (en) 2001-09-06 2011-05-24 Fuji Electric Systems Co., Ltd. Composite integrated semiconductor device
US6614282B2 (en) 2001-10-15 2003-09-02 Denso Corporation Clamp circuit for a semiconductor integrated circuit device
US6737905B1 (en) 2002-02-26 2004-05-18 Denso Corporation Clamp circuit
US6794921B2 (en) 2002-07-11 2004-09-21 Denso Corporation Clamp circuit
JP2006013446A (en) * 2004-05-26 2006-01-12 Asahi Kasei Microsystems Kk Semiconductor circuit

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