JPH0816454A - 共用メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】複数のプロセッサの読み込み／書き込み処理の
メモリアクセス時間を短縮し、マルチプロセッサシステ
ムの処理速度を向上させること。 【構成】アクセス要求が競合する場合は、優先順位によ
り定められる順番に従ってアクセスが許可される。書き
込み要求では、最優先のプロセッサのデータをメモリへ
直接転送し、他はメモリバッファに格納し、先のアクセ
スが終了するとメモリバッファからメモリへ転送され
る。読み出し要求では、最優先のプロセッサのアクセス
データを共用メモリへ直接転送し、アクセスが終了する
と、次のデータを、共用メモリへ直接転送する。メモリ
から出力されたデータは、出力の開始からカウント回路
によるカウント後、ラッチ回路に取り込まれ、プロセッ
サはラッチ回路からデータを読み出す。書き込み要求と
読み出し要求とが競合するときは書き込みを優先する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサが、
共用メモリを任意にアクセスする場合の、メモリアクセ
ス制御回路に関するものである。

【０００２】

【従来の技術】これまで、複数のプロセッサが、共用メ
モリをアクセスする方法としては、DMA(Direct Memory
Access)転送方式によるものが主に知られている。図２
に示すように、プロセッサ１〜４からのアクセス要求が
６〜９をアクセスする際に、プロセッサ１〜４からのア
クセス要求は転送開始アドレス、転送語数とともにＤＭ
Ａ制御回路５に転送された上、ＤＭＡ制御回路(ＤＭＡ
Ｃ:Direct Memory Access Controller）５による制御下
にアクセスアドレスが連続的に転送語数ぶん更新され
る。これによって、プロセッサ１〜４と共用メモリ６〜
９との間では、ＤＭＡ転送形式でアクセスが行われてい
るものである。

【０００３】ＤＭＡ転送による場合には、ＤＭＡ転送の
度に、プロセッサから転送開始アドレス及び転送語数が
ＤＭＡ制御回路に転送設定される必要がある。しかし、
連続アドレスに係るデータを大量にアクセスする場合に
は、転送語数等を転送設定するのに要される時間は無視
されることから、それなりに有効なものとなっている。

【０００４】一方、散発的なアドレスに係る少量のデー
タをＤＭＡ転送によりアクセスする場合は、転送語数等
を転送設定するのに要される時間が、実際のＤＭＡ転送
に要される時間よりも大きくなる場合がある。ゆえに、
ＤＭＡ転送は少量データをアクセスする上で不利である
といえる。また、ＤＭＡ転送が行われている間は、ＤＭ
Ａ転送に現に係っている１つのプロセッサによって共通
バスが占有されてしまい、それ以外のプロセッサは他の
共用メモリに対しアクセスが不可能となる。

【０００５】ここで、プロセッサのリードサイクルタイ
ミングを説明しておく。モトローラ系のＣＰＵ６８００
０を例としたリードサイクルタイミングを、図３に示
す。なお、図３は、喜田祐三他著「マイクロコンピュー
タシリーズ１４ ６８００マイクロコンピュータ」（昭
和５８年 丸善（株）発行）２８〜３５ページより引用
した。図３は、リードサイクルはプロセッサが外部デバ
イスからデータを読み取るオペレーションにおけるタイ
ミングチャートである。

【０００６】各信号について説明する。ＣＬＫ（クロッ
ク信号）は、プロセッサを動作させるための信号で、他
の信号はすべてこのＣＬＫに同期して変化する。アドレ
スバス（Ａ１〜Ａ２３）は、２３ビットで構成され、メ
ガワード（１６ＭＢｙｔｅ）のデータを直接アドレッシ
ングすることができる。アドレスストローブはアドレス
バスに有効なアドレスが出力されていることを示す信号
である。データストローブはデータバス上のデータを読
み取るタイミングを示す信号である。リード／ライト信
号はデータバス上のデータ転送がリードサイクルなのか
ライトサイクルなのかを示す。この信号がHighのときリ
ードサイクル、Lowのときライトサイクルである。な
お、図３に示した例はリードサイクルなので、リード／
ライト信号はHighのままである。データバス（Ｄ０〜Ｄ
１５）は１６ビットの双方向のバスで、プロセッサが外
部のデバイス（メモリや周辺装置）とデータの送受を行
うための汎用のデータ通信路である。データ転送アクノ
リッジ信号（ＤＴＡＣＫ）は、外部デバイスがデータを
リードまたはライトすることが可能になったタイミング
をプロセッサに知らせるための信号である。アクセス速
度の遅い外部デバイスも、アクセス速度に応じてこの信
号を遅らすことでプロセッサとのデータ送受を確実に行
うことができる。よって、外部デバイスとプロセッサ間
の非同期のデータ転送を可能にしているのは、この信号
である。

【０００７】図３に示したリードサイクルタイミングに
おける処理の流れを図４に示す。これらの図から分かる
ように、プロセッサのアクセス時間は一般にデータバス
上のデータが確定するのに要する時間よりかなり長い。
プロセッサのアクセス時間はＳ１３までであり、データ
バス上のデータが確定するのはＳ７までである。また、
データバス上のデータが確定するのに要する時間は、メ
モリ素子のアクセス速度によるので、アクセス速度が速
いメモリであれば、さらに早くすることが可能となる。

【０００８】

【発明が解決しようとする課題】この問題を解決するた
めに、本発明者等は、共用メモリアクセス制御方法を提
案した（特願平５−１０２１６９号）。この発明の構成
図を図５に示す。図５に示した例では、２つのプロセッ
サ１０ａ，１０ｂそれぞれが２つの共用メモリ５０ａ，
５０ｂを任意にアクセスする場合を想定している。プロ
セッサ１０ａ，１０ｂが共用メモリ５０ａ，５０ｂを任
意にアクセスする場合、優先順位機能付き調停回路４０
は、そのアクセス対象を判定した上、アクセス要求に係
るプロセッサの制御バス、アドレスバス及びデータバス
を、そのアクセス対象の共用メモリに選択的に接続す
る。なお、アクセスが競合した場合は、プロセッサごと
に定められた優先順位に従って、優先順位の高いプロセ
ッサについてバスを選択し、他のプロセッサは、待たさ
れることになる。

【０００９】詳細に説明すると、プロセッサ１０ａ，１
０ｂのそれぞれからメモリアクセス要求が、アクセス判
定部４１を介してアクセス調停部４２に入力された、プ
ロセッサ１０ａ，１０ｂのそれぞれからのメモリアクセ
ス要求が、競合していない場合には、それぞれのプロセ
ッサが待たされることなく共用メモリにアクセスする。
すなわち、アクセス調停部４２は、要求が入力されるた
びに、アクセス対象を認識し、その結果に基づいて、制
御バス、アドレスバス及びデータバスを、アクセス対象
の共用メモリに選択的に接続する。なお、この接続は、
アドレスバス切替部４５、データバス切替部４６、制御
バス切替部４７を介して行われる。プロセッサ１０ａ，
１０ｂそれぞれから、同時に、同一の共用メモリに対し
てアクセスが要求されると、プロセッサ１０ａ，１０ｂ
それぞれに対し予め定められている優先順位に従って、
順番に、各バスが接続され、アクセスが実行される。先
にメモリアクセスが行われる優先順位の高いプロセッサ
のメモリアクセスが終了するまで、優先順位の低いプロ
セッサは待機状態となる。

【００１０】以上説明した共用メモリアクセス制御方法
においては、アクセス対象が競合しない場合、各プロセ
ッサがそれぞれ並行してメモリにアクセスすることがで
きる。また、競合が発生した場合、すなわち、同時ある
いは僅かな時間差をおいて、複数のプロセッサが同一の
共用メモリにアクセスを要求した場合、優先順位の高い
プロセッサから順にアクセスを可能にする。

【００１１】しかし、この制御方法では、競合が発生し
た場合、優先順位の低いプロセッサは、優先順位の高い
プロセッサのアクセスが終了するまで待機状態となる。
よって、待機時間中は優先順位の低いプロセッサの処理
が中止されるため、アクセスの競合が発生すると、アク
セス処理時間が長くなってしまう。また、優先順位の低
いプロセッサが共用メモリをアクセスできる時間が減少
するという問題もある。従って、競合の多発するシステ
ムにおいては、この共用メモリアクセス制御方法を用い
ると、優先順位の低いプロセッサの処理能力が非常に低
下してしまうという問題があった。さらに従来のプロセ
ッサの共用メモリへのアクセス方法では、メモリから読
みだされたデータを取り込むまでに、データがバス上で
確定するまでの時間に加えて、若干の予備時間を必要と
した。また、データを取り込んだ後に、終了処理のため
にメモリにアクセスしていたため、実際の読み込みに要
する時間よりも、長くメモリを占有することになってい
た。

【００１２】本発明は、上記のような無駄な時間をなく
し、マルチプロセッサシステムにおいて、各プロセッサ
の行なう読み出し／書き込みのメモリアクセス時間を短
縮することができ、マルチプロセッサシステムの処理速
度を向上させることのできるメモリアクセス制御回路を
提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、外部のプロセッサからの信号の入出力
を受け付ける複数のプロセッサ側端子と、バス切替部と
をそれぞれ接続するプロセッサ側バスと、バス切替回路
と共用メモリに接続するためのメモリ側端子とを接続及
び切断する手段を有するバス切替回路と、バス切替回路
に対して、バスの接続または切断を指示する手段を有す
るアクセス調停回路とを備える、共用メモリアクセス制
御回路において、上記アクセス調停回路からの信号に応
じてあらかじめ定められた時間をカウントし、上記アク
セス調停回路に通知するカウント回路と、上記共用メモ
リから出力されたデータを保持し、上記プロセッサに出
力する手段を有するラッチ回路とを備え、上記アクセス
調停回路は、上記プロセッサ側端子から入力されたアク
セス要求が、データ幅認識回路の出力信号やアクセス要
求アドレスにより、競合するかどうか判定する手段と、
アクセス要求が競合する場合には、上記優先順位判定回
路に競合する要求を出したプロセッサを通知し、上記優
先順位判定回路から、優先順位の判定結果を受け取る手
段と、上記優先順位の判定結果に応じて、最も高い優先
順位を有する上記プロセッサに接続されている上記プロ
セッサ側バスを、上記メモリ側バスに接続して、アクセ
スデータを上記共用メモリに転送させる手段と、他の優
先順位の低いプロセッサの書き込みアクセス要求にかか
るアクセスデータを、メモリバッファに転送させる手段
と、上記共用メモリへの書き込みアクセスが終了する
と、メモリバッファに保持されたデータのうち、最も高
い優先順位を有する上記プロセッサの書き込みアクセス
要求に係るアクセスデータを、アクセスデータを保持す
るメモリバッファを共用メモリに接続し、アクセスデー
タを共用メモリへ転送する手段と、共用メモリからのア
クセスが終了すると、次に優先順位の高い、読み出し要
求をした上記プロセッサに接続されている上記プロセッ
サ側バスを、上記メモリ側バスに接続して、読み出しア
クセス要求に係るアクセスデータを上記共用メモリに転
送させ、さらに上記カウント回路にカウントの開始を指
示する手段と、上記カウント回路からの、あらかじめ定
められた時間の経過の通知に応じて、上記ラッチ回路
に、上記共用メモリから出力されたデータを取り込ませ
る手段と、上記プロセッサ側バスに、アクセス終了信号
を出力する手段とを、さらに有することを特徴とするメ
モリアクセス制御回路が提供される。

【００１４】

【作用】複数のプロセッサから、アクセスアドレスとと
もにメモリアクセス要求があった場合、そのアクセスア
ドレスの連続アドレス空間での位置を判定することによ
って、メモリアクセス要求対応にアクセス対象としての
共用メモリが識別されるが、その別結果にもとづく選択
制御下に、上記メモリアクセス要求に係るプロセッサ
は、そのプロセッサの制御バス、アドレスバス及びデー
タバスが上記アクセス対象としての共用メモリに選択的
に接続され、メモリアクセスが同時、並行可としておこ
なわれるようにしたものである。もしも、その際に、複
数のプロセッサから、同一共用メモリへのメモリアクセ
ス要求がほぼ同時にあった場合には、プロセッサに予め
更新可として設定されている優先順位にもとづきメモリ
アクセス順序が制御された状態で、順次その共用メモリ
がアクセスされるものである。

【００１５】

【実施例】以下、本発明の実施例を説明する。

【００１６】本発明の共用メモリアクセス制御回路を図
１に示す。

【００１７】共用メモリアクセス制御回路６０は、アク
セス調停回路４２と、ラッチ回路３２ａ，３２ｂと、メ
モリバッファ回路３１ａ，３１ｂと、カウント回路３３
ａ，３３ｂと、優先順位判定回路４３と、データ幅認識
回路４４と、バス切替回路４８ａ，４８ｂより構成され
いる。

【００１８】第一に、本発明では、複数のプロセッサか
らの書き込み要求が競合した場合、プロセッサごとにあ
らかじめ設定されている優先順位に基づき、メモリアク
セスの順序が制御される。優先順位の一番高いプロセッ
サについては、直ちにバスを接続し、メモリアクセスを
可能として、データを共用メモリに格納する。優先順位
の低いプロセッサについては、それぞれ、アクセス要求
に係るアクセスデータをメモリバッファに格納する。実
行中のアクセスが終了すると、本発明のアクセス調停回
路は、そのアクセスデータをメモリバッファから共用メ
モリへ移す。このようにすることにより、優先順位の低
いプロセッサにおいても待機時間をなくすことができ
る。

【００１９】複数のプロセッサから書き込み要求がある
場合、プロセッサのデータ幅を示す制御信号をデータ幅
認識回路が確認する。この制御信号は、例えばＶＭＥバ
スでは、ＤＳ０（データストローブ０），ＤＳ１（デー
タストローブ１），ＬＷＡＲＤ（ロングワード）信号に
当たる。データ幅認識回路では、これらの信号を組み合
わせ論理回路によりデコードすることでデータ幅を認識
する。この実施例では、アクセス調停回路は、データ幅
認識回路からデータ幅が１６ビットであるか３２ビット
かを示す出力信号と、アクセスアドレスから連続アドレ
ス空間での位置を判定することにより、書き込み要求が
競合するか否かを判定する。アクセス調停回路は、この
メモリの識別結果に基づいて、共用メモリへの書き込み
が競合することを確認すると、優先順位判定回路に優先
順位を問合せ、プロセッサのメモリアクセス順位を決定
する。

【００２０】優先順位の最も高いプロセッサの書き込み
要求については、バス切り替え部によりバスが接続さ
れ、メモリに直接データが書き込まれる。しかし、優先
順位の低いプロセッサについてはアクセス要求後直ちに
共用メモリにアクセスできないので、データのメモリ機
能を持つメモリバッファへ、一時的にアドレス情報とデ
ータ情報とを格納する。プロセッサにおける書き込み処
理は、これで終了する。

【００２１】メモリバッファはプロセッサごとに一個ず
つ接続されており、複数のプロセッサが１個のメモリバ
ッファを同時にアクセスすることはない。アクセス調停
回路は、先に共用メモリへアクセスしたプロセッサのア
クセスが終了したことを認識後、次に高い優先順位を有
するプロセッサに接続されたメモリバッファ内の情報を
共用メモリへ格納する。

【００２２】本発明では、各プロセッサは、直接、共用
メモリへデータを書き込むか、あるいは一時的にメモリ
バッファへデータを格納する。いずれの場合も、待機す
ることなく、プロセッサの書き込み処理は終了するた
め、競合の発生した場合のメモリへの書き込み処理時間
を短縮することができる。

【００２３】プロセッサＡ１０ａが共用メモリＡ５０ａ
へライトアクセスを開始した直後に、プロセッサＢ１０
ｂから続いてアクセスを開始した場合を図６に示すタイ
ミングチャートを参照して説明する。図６（ａ）はプロ
セッサが通常のメモリライトアクセスを行なう場合のも
のであり、（ｂ）は本発明による書き込み要求競合時の
メモリライトアクセスを示したものである。

【００２４】プロセッサＡ１０ａは、アドレスバスＲ２
ａ、データバスＲ１ａ、制御バスＲ３ａをセットし、プ
ロセッサＢ１０ｂは、アドレスバスＲ２ｂ、データバス
Ｒ１ｂ、制御バスＲ３ｂをセットする。アクセス調停回
路４２は、アドレスバスＲ２ａ、アドレスバスＲ２ｂ、
データバス認識回路４４の出力信号Ｒ９ａからアクセス
要求メモリが共用メモリＡ５０ａであることを認識する
と同時に優先順位判定回路４３にプロセッサの優先順位
をＲ９ａで確認する。ここで、優先順位をプロセッサＡ
１０ａが１番、プロセッサＢ１０ｂが２番であると仮定
すると、アクセス調停回路４２はＲ８でバス切り替え回
路４８ａを開放し、Ｒ１０ａとＲ１６ａ、Ｒ１１ａとＲ
１７ａ、Ｒ１２ａとＲ１８ａが接続され、プロセッサＡ
１０ａから共用メモリ５０ａへデータの書き込みが行な
われる。プロセッサＢ１０ｂのデータは、アクセス調停
回路４２がメモリバッファ３１ｂに対し、Ｒ５ｂを使っ
て、メモリバッファ読み込み命令信号を発生する。メモ
リバッファ３１ｂはその信号よりデータバスＲ１ｂ、ア
ドレスバスＲ２ｂの情報を読み込む。プロセッサＢ１０
ｂはメモリバッファ３１ｂにデータの書き込みが終了す
るとメモリ書き込み処理を終了する。次にアクセス調停
回路４２は、プロセッサＡ１０ａに対してデータ書き込
みが終了したことを示すＤＴＡＣＫ（データアクノリッ
ジ）をＲ３ａで出力し、同時にＲ８でバス切り替え回路
４８ａに対しプロセッサ側のバス切り替え命令信号を発
生する。この信号でＲ１３ｂとＲ１６ａ、Ｒ１４ｂとＲ
１７ａ、Ｒ１５ｂとＲ１８ａが接続され、メモリバッフ
ァ３１ｂから共用メモリ５０ａへデータの書き込みが行
なわれる。

【００２５】第２に、本発明においては、各プロセッサ
のメモリ読み出しアクセスにおいて、プロセッサが直接
メモリからデータを読み込むのではなく、各プロセッサ
ごとに接続されているラッチ回路に、メモリからのデー
タを取り込み、プロセッサは、ラッチ回路からデータを
受け取るようにすることができる。ラッチ回路は、カウ
ント回路によりカウントされた時間（バス上のデータが
確定するのに要する時間として、あらかじめ定められて
いる時間）が経過すると、ラッチを開始する。このた
め、ラッチ回路を介する本発明では、プロセッサが直接
アクセスするときに必要となるデータ確定の予備時間が
不要となるため、メモリの占有時間がこの予備時間の分
だけ短くなる。さらに、データの読み込みの終了に伴う
制御信号の授受が、メモリとプロセッサとの間ではな
く、アクセス調停回路とプロセッサとの間で行なわれる
ため、この終了処理によるメモリの占有がなく、さらに
メモリの占有時間短かくなる。

【００２６】読み出し処理においても、アクセス調停回
路は、アクセス要求を行なったプロセッサとアクセス対
象のメモリとを認識する。なお、アクセス調停回路を備
え、アクセス調停回路に判定させて、判定結果をアクセ
ス調停回路へ通知させるようにしてもよい。読み出し処
理においても、アクセス調停回路は、アクセス要求が競
合すると、優先順位判定回路により判定された結果に応
じて、優先順位によりプロセッサのメモリアクセス順序
を決定する。

【００２７】メモリの読み出しアクセスは、一時的に共
用メモリからラッチ回路へデータを取り込んだ時点で、
ラッチ回路と共用メモリ間のバスを切断し、他のプロセ
ッサのラッチ回路を経由したアクセスを開始する。ラッ
チ回路は共用メモリから読んだデータを一時的に記憶す
る素子で、例えばＦＩＦＯメモリがそれに当たり、プロ
セッサがラッチ回路のデータを読むまで、記憶する。

【００２８】本発明において、ラッチ回路によるデータ
の取り込みは、次のようにして行なわれる。まず、カウ
ンタ回路が、アクセスを開始してからデータバス上のデ
ータが確定するのに要する時間（図３のＳ７まで）をカ
ウントし、所定時間が経過すると、ラッチ回路へ制御信
号を送り、ラッチ回路はその制御信号を受けることによ
り、データを取り込む。これにより、通常のプロセッサ
のリードアクセス時間より速い時間で共用メモリからの
読み出しデータをラッチ回路へ格納することが可能とな
る。また、プロセッサのメモリアクセス時間よりラッチ
回路へ格納する時間が速いため、アクセスのためのメモ
リ占有時間を短縮でき、アクセスを高速化できる。

【００２９】なお、本発明におけるリードサイクルのタ
イミングチャートを図７に示す。カウント回路のカウン
ト時間８１が経過すると、ラッチ回路がバス上のデータ
を取り込む。取り込み８２が終了すると、アクセス調停
回路はラッチ回路とメモリとの間のデータバスを切り離
し、メモリを開放する。また、プロセッサのラッチ回路
からのデータ取り込み８３が終了すると、メモリからで
はなく、アクセス調停回路からプロセッサへの終了信号
（ＤＴＡＣＫ）が出力される。よって、プロセッサが占
有される時間はｓ０〜ｓ８の間だけであり、従来の場合
（ｓ０〜ｓ１３）より大幅に短縮されていることがわか
る。

【００３０】第３に、本発明では、メモリ読み出し要求
とメモリ書き込み要求とが競合した場合は、メモリ読み
出し要求を優先するようにすることができる。このよう
にした場合、メモリ読み出しを要求をしたプロセッサが
複数の場合や、メモリ書き込みの要求をしたプロセッサ
が複数の場合は、それぞれ、あらかじめ設定した優先順
位により、メモリアクセスの順番が定められるが、読み
出し要求は、書き込み要求よりも先に実行される。メモ
リ書き込み要求に比べ、メモリ読み出し要求は、メモリ
の占有時間が短く、単位時間当たりにアクセスできるプ
ロセッサの数が多いので、本発明のように読み出し要求
を優先すると、優先順位の低いプロセッサの待機時間を
短縮することができる。

【００３１】アクセス調停回路は、各プロセッサのリー
ドライト信号より、読み出し要求なのか書き込み要求な
のかを判定し、それが競合する場合、優先順位判定回路
にプロセッサの識別結果と、読み書きのいずれであるか
を通知して、優先順位を問い合わせる。問い合わせを受
けた優先順位判定回路は、読み出しを優先するよう応答
する。これにより、同時に読み書き両方の要求が発生し
た場合は、常に読み出し要求を優先するようにできる。
なお、読み出しのアクセスが行なわれている間に、書き
込み要求のプロセッサから出力されたデータの、メモリ
バッファへの格納が並行して行なわれる。読み出しアク
セスが終了すると、書き込みアクセス要求をしたプロセ
ッサのデータが格納されているメモリバッファから、共
用メモリへデータが転送される。

【００３２】読み出しアクセスは、通常のプロセッサの
リードアクセス時間より速い時間で共用メモリからの読
み出しを実現するので、書き込みアクセスに比べアクセ
ス効率が高く、また、アクセス時間も短かい。従って、
同時にメモリ読み出し要求とメモリ書き込み要求が同一
共用メモリにあった場合、常に読み出し要求を優先する
ことにより、プロセッサの待機時間をさらに短縮するこ
とができる。

【００３３】また、本発明の共用メモリアクセス調整方
法では、最も高い優先順位を有するプロセッサは、読み
出し、書き込みのいずれの場合も、アクセスデータを、
バッファに格納することなく、ただちに直接共用メモリ
に転送する。このため、最も先に処理されるアクセスの
アクセスデータをバッファに格納するという無駄な処理
が行なわれない。これは、緊急性のある処理を行なう場
合などには、特に有効である。

【００３４】

【発明の効果】本発明によれば、メモリ書き込みアクセ
スにおいては、共用メモリにアクセスできないプロセッ
サは、一時的にメモリバッファにデータ格納されるた
め、プロセッサのメモリアクセス処理において待機状態
は起こらず、また、メモリ読み出しアクセスにおいて
は、プロセッサとメモリ間にラッチ回路を設けることに
より、メモリに接続するバスの占有時間を短縮でき、か
つ、見掛け上一つのプロセッサがアクセスしている際中
にも他のプロセッサのアクセスが実現されているかのよ
うな処理を可能とする。よって、各プロセッサの待ち時
間が少なく、また、個々プロセッサの処理能力を著しく
低下することなく共用メモリにアクセスすることができ
る。本発明は処理能力が厳しく要求されるチャネルを複
数有するシステムの共用メモリアクセス制御に非常に有
効である。

【００３５】さらに、本発明の共用メモリアクセス制御
回路では、最も高い優先順位を有するプロセッサは、読
み出し、書き込みのいずれの場合も、アドレスデータ
を、バッファに格納することなく、だだちに直接共用メ
モリに転送する。このため、最も先に処理されるアクセ
スのアドレスデータをバッファに格納するという無駄な
処理が行なわれない。これは、緊急性のある処理を行な
う場合には、特に有効である。

【図面の簡単な説明】

【図１】本発明に係るマルチプロセッサシステムの一例
でのシステム構成を示す構成図である。

【図２】従来技術に係る共用メモリアクセス制御方法を
説明するための説明図である。

【図３】プロセッサのリードサイクルタイミングを説明
するための説明図である。

【図４】プロセッサのリードサイクル処理のフローを示
すフローチャートである。

【図５】先願の共用メモリアクセス制御方法を説明する
ための説明図である。

【図６】２つのプロセッサから、同一メモリへの書き込
み要求があった場合での、メモリアクセスを説明するた
めの説明図である。

【図７】本発明におけるプロセッサのリードサイクルタ
イミングを説明するための説明図である。

【符号の説明】

１０ａ…プロセッサＡ、１０ｂ…プロセッサＢ、６０…
共用メモリアクセス制御回路、５０ａ…共用メモリＡ、
５０ｂ…共用メモリＢ、３１ａ，３１ｂ…メモリバッフ
ァ回路、３２ａ，３２ｂ…ラッチ回路、３３ａ，３３ｂ
…カウント回路、４２…アクセス調停回路、４３…優先
順位判定回路、４４…データ幅認識回路、４８ａ，４８
ｂ…バス切替回路、６０…共用メモリアクセス制御回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサとこれらのプロセッサの
   読み込みや書き込みを共通に用いる共用メモリとからな
   るプロセッサシステムシステムにおいて、 プロセッサから共用メモリに対して信号の入出力を受け
   付けるプロセッサ側バスと、 本回路内で共用メモリに接続するためのメモリ側バス
   と、 プロセッサ側バスのうちの任意のいずれかと、メモリ側
   バスとを接続および切断する手段を有するバス切替回路
   と、 バス切替回路に対して、バスの接続または切断を指示す
   る手段を有するアクセス調停回路と、 アクセス調停回路からの競合するプロセッサの通知を受
   けて、プロセッサの優先順位を判定し、判定結果を上記
   アクセス調停回路に通知する優先順位判定回路と、 プロセッサからのアクセスデータの幅が何ビットである
   かを認識するデータ幅認識回路と、 プロセッサからのアクセスデータを保持する手段を有す
   るメモリバッファ回路と、 アクセス調停回路からの信号に応じてあらかじめ定めら
   れた時間をカウントし、アクセス調停回路に通知するカ
   ウント回路と、 共用メモリから出力されたデータを保持し、プロセッサ
   に出力する手段を有するラッチ回路より構成され、 アクセス調停回路は、プロセッサ側バスから入力された
   アクセス要求とデータ幅認識回路から出力される信号に
   よって、アクセス競合するかどうか判定する手段と、 アクセス要求が競合する場合には、優先順位判定回路に
   競合する要求を出したプロセッサを通知し、優先順位判
   定回路から、優先順位の判定結果を受ける手段と、 優先順位の判定結果に応じて、最も高い優先順位を有す
   るプロセッサに接続されているプロセッサ側バスを、メ
   モリ側バスに接続して、アクセスデータを共用メモリに
   転送させる手段と、 他の優先順位の低いプロセッサの書き込みアクセス要求
   にかかるアクセスデータをメモリバッファに転送させる
   手段と、 共用メモリへの書き込みアクセスが終了すると、アクセ
   スデータの保持をしているメモリバッファを共用メモリ
   に接続することにより、メモリバッファに保持されたデ
   ータのうち、最も高い優先順位を有する上記プロセッサ
   の書き込みアクセス要求のアクセスデータを、共用メモ
   リへ転送する手段と、 共用メモリからのアクセスが終了すると、次に優先順位
   の高い、読み出し要求をしたプロセッサに接続されてい
   るプロセッサ側バスを、メモリ側バスに接続して、読み
   出しアクセス要求に係るアクセスデータを共用メモリに
   転送させ、さらにカウント回路にカウントの開始を指示
   する手段と、 カウント回路からのあらかじめ定められた時間の経過の
   通知に応じて、ラッチ回路に、共用メモリから出力され
   たデータを取り込ませる手段と、 プロセッサ側バスに、アクセス終了信号を出力する手段
   とを、更に有することを特徴とした共用メモリアクセス
   制御回路。