JPH08162920A - データスライサ回路 - Google Patents

Abstract

(57)【要約】 【目的】増幅器及び比較器のオフセットを補償し、出力
デューティーの誤差をなくす。 【構成】２つの入力端に印加される入力信号を増幅する
リミッタ増幅器５と、前記リミッタ増幅器５の２つの出
力信号を比較する比較器６とを備えるデータスライサ回
路において、前記比較器６の出力信号を積分し、前記リ
ミッタ増幅器５の２つの入力端のうち一方の入力端に出
力信号を印加する積分器を備え、該積分器の直流出力電
圧を前記リミッタ増幅器５の入力端に印加することによ
って、前記リミッタ増幅器のオフセットを補償する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル通信信号を矩
形波に変換するデータスライサ回路に関し、特に、オフ
セットを補償する方法を改善したデータスライサ回路に
関する。

【０００２】

【従来の技術】例えばＭＳＫ変調されたデジタル通信信
号を、後段の回路で復調や誤り、訂正を行い易いように
矩形波に変換するデータスライサ回路が図２の如く知ら
れている。図２において、正弦波の入力信号は、リミッ
タ増幅器（１）で増幅され、リミッタ増幅器（１）の２
つの出力信号はそれぞれ比較器（２）の（＋）端子及び
（−）端子に印加され、比較される。その結果、比較器
（２）の出力信号は入力信号の振幅に応じた矩形波にな
る。

【０００３】また、リミッタ増幅器（１）の２つの出力
信号は比較器（２）だけでなくエラー増幅器（３）にも
印加される。その際、リミッタ増幅器（１）にオフセッ
トが発生していると、リミッタ増幅器（１）の２つの出
力信号の直流電圧が異なり、エラー増幅器（３）で前記
直流電圧の差が増幅される。エラー増幅器（３）の出力
信号は積分器（４）で積分され、リミッタ増幅器（１）
の（−）端子に帰還される。よって、リミッタ増幅器
（１）の（−）端子にオフセットに応じた電圧を負帰還
することにより、リミッタ増幅器（１）のオフセットを
補償することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、図２に
おいてエラー増幅器（３）を用いてリミッタ増幅器
（１）のオフセット補償を行い、リミッタ増幅器（１）
の出力信号にオフセットによる誤差がなくなるが、比較
器（２）にオフセットが発生した場合、比較器（２）の
閾値に誤差が生じ、比較器（２）から発生する矩形波出
力信号のデューティー比は入力信号のデューティー比と
異なり、入力信号に応じて正確に矩形波に変換されない
という問題があった。また、エラー増幅器（３）を用い
てオフセット補償を行っているので、回路構成が複雑と
なり、ＩＣ化に不適な回路であった。

【０００５】

【課題を解決するための手段】本発明は上述の点に鑑み
成されたものであり、２つの入力端に印加される入力信
号を増幅する増幅器と、前記増幅器の２つの出力信号を
比較する比較器とを備えるデータスライサ回路におい
て、前記比較器の出力信号を積分し、前記増幅器の２つ
の入力端のうち一方の入力端に出力信号を印加する積分
器を備え、該積分器の直流出力電圧を前記増幅器の入力
端に印加することによって、前記増幅器のオフセットを
補償することを特徴とする。

【０００６】また、前記比較器の出力信号を分圧する分
圧回路とを備え、前記分圧回路の出力信号を前記積分器
に供給されることを特徴とする。

【０００７】

【作用】本発明に依れば、比較器の出力信号を積分して
増幅器の入力端に印加しているので、増幅器及び比較器
に生じるオフセットを補償し、データスライサ回路の出
力信号である矩形波信号を入力信号に応じて変換させる
ことができる。また、比較器の出力信号を分圧回路で分
圧した後に積分すると、バイアス電圧を変えても、それ
に応じて適正にオフセットを補償できるように分圧回路
の分圧比を調整すれば、適正にオフセット補償ができ
る。

【０００８】

【実施例】図１は本発明の一実施例であり、（５）は入
力信号を増幅するリミッタ増幅器、（６）はリミッタ増
幅器（５）の２つの出力信号を比較する比較器、（７）
は抵抗（８）及びコンデンサー（９）から成り、比較器
（６）の出力信号を積分する積分器である。

【０００９】図１において、入力信号及びバイアス電圧
源（１０）から発生するバイアス電圧Ｖ0（＝Ｖｃｃ／
２：Ｖｃｃは電源電圧）はリミッタ増幅器（５）に印加
され、入力信号は増幅される。リミッタ増幅器（５）の
２つの出力信号は比較器（６）に印加され、２つの出力
信号は比較され、比較器（６）の出力端から矩形波出力
信号が発生し、後段のデジタル信号処理回路でデジタル
処理される。一方、矩形波出力信号は積分器（７）に印
加され、積分される。積分器（７）の直流出力電圧は、
リミッタ増幅器（５）の（−）端子に負帰還され、オフ
セットが補償される。

【００１０】ここで、リミッタ増幅器（５）及び比較器
（６）にオフセット電圧が発生していない場合、バイア
ス電圧Ｖ0がそのまま比較器（６）の閾値となる。即
ち、図３（イ）の如く入力信号に対してＶｃｃ／２を閾
値とするので、比較器（６）の矩形波出力信号は図３
（ロ）の如く成り、矩形波出力信号のデューティー比は
入力信号のデューティー比と等しくなる。前記矩形波出
力信号は積分器（７）で積分され、前記矩形波出力信号
のデューティー比が５０％なので、積分器（７）の直流
出力電圧はＶｃｃ／２となる。よって、リミッタ増幅器
（５）の（−）端子の直流入力電圧は変化しないので、
矩形波出力信号は図３（ロ）の如き波形となり発生され
続ける。

【００１１】また、リミッタ増幅器（５）及び／又は比
較器（６）にオフセットが発生し、等価的にリミッタ増
幅器（５）の（−）端子に＋Ｖａの電圧が印加された場
合、比較器（６）の閾値は図３（イ）の点線（ａ）のよ
うにＶｃｃ／２＋Ｖａとなる。この閾値によって入力信
号を矩形波に変換すると、図３（ハ）の如くＶｃｃレベ
ルの部分が０レベルの部分より狭くなり、矩形波信号の
デューティー比が入力信号のデューティー比と異なる。
デューティー比が入力信号と異なる矩形波出力信号は積
分器（７）で積分され、直流電圧が発生する。前記直流
電圧はＶｃｃ／２より低いので、リミッタ増幅器（５）
の（−）端子の直流電圧は減少し、オフセット電圧が補
償される。その為、比較器（６）の閾値はＶｃｃ／２と
なり、矩形波出力信号は図３（ロ）と等しくなり、矩形
波出力信号のデューティー比は入力信号に等しくなる。

【００１２】逆に、オフセットによって等価的にリミッ
タ増幅器（５）の（−）端子に−Ｖａの電圧が印加され
ると、比較器（６）の閾値は図３（イ）の点線（ｂ）の
ようにＶｃｃ／２−Ｖａとなり、この閾値により変換さ
れた矩形波出力信号は図３（ニ）の如くなり、入力信号
のデューティー比と異なる。前記矩形波出力信号は積分
器（７）で積分され、積分器（７）の出力電圧はＶｃｃ
／２より高くなる。その為、リミッタ増幅器（５）の
（−）端子の直流入力電圧は増加し、オフセット電圧が
補償され、矩形波出力信号は図３（ロ）の如くなる。

【００１３】図４は本発明の他の実施例であり、（１
１）は比較器（６）と積分器（７）との間に接続された
分圧回路である。尚、図１の実施例と同一の素子につい
ては説明を省略する。但し、バイアス電圧源（１０）の
バイアス電圧は１／３・Ｖｃｃに設定されている。図４
において、リミッタ増幅器（５）及び／又は比較器
（６）にオフセットが生じていないと、比較器（６）の
閾値は１／３・Ｖｃｃになる。比較器（６）の矩形波出
力信号は、Ｖｃｃレベルと０レベルとからなる矩形波で
あるので、分圧回路（１１）の分圧比は２／３に設定さ
れ、分圧回路（１１）から２／３・Ｖｃｃレベルと０レ
ベルとからなる矩形波が発生する。前記矩形波は積分器
（７）で積分され、積分器（７）の直流出力電圧は１／
３・Ｖｃｃとなるので、リミッタ増幅器（５）の（−）
端子にバイアス電圧として１／３Ｖｃｃが印加される。
その為、矩形波出力信号のデューティー比は入力信号と
等しくなる。また、オフセットが生じた場合、図４の回
路動作は図１とバイアス電圧が異なるだけで図１の回路
動作と同一なので、説明を省略する。

【００１４】このように、バイアス電圧が１／３・Ｖｃ
ｃであっても、比較器（６）の出力信号を２／３に分圧
した電圧を平滑して、リミッタ増幅回路（５）の入力端
に帰還することにより、入力信号のデューティー比と等
しいデューティー比を有する出力矩形波信号を得ること
ができる。よって、バイアス電圧が１／２・Ｖｃｃ以外
であっても、比較回路（６）と積分器（７）との間に、
積分器（の分圧回路（１１）を接続するだけで、オフセ
ットを補償できるデータスライサ回路を構成できる。

【００１５】図５は図１のデータスライサ回路の具体回
路例である。（１２）はＦＥＴ（１２ａ）及び（１２
ｂ）から成る入力段回路、（１３）は入力段回路（１
２）の出力信号を差動増幅する第１差動増幅回路、（１
４）は第１差動増幅回路（１３）の出力信号を差動増幅
する第２差動増幅回路、（１５）は第２差動増幅回路
（１４）の一方の出力信号を反転する電流ミラー回路、
（１６ａ）及び（１６ｂ）は電流ミラー回路（１４）の
出力信号と第２差動増幅回路（１４）の他方の出力信号
との加算出力信号が供給される出力段回路である。

【００１６】図５において、入力信号はＦＥＴ（１２
ａ）及び（１２ｂ）のゲートに供給される。尚、ＦＥＴ
（１２）と、抵抗Ｒ１及びＲ２と、コンデンサーＣ１及
びＣ２とによって、アクティブローパスフィルタを構成
し、ＦＥＴ（１２ａ）の出力信号は入力信号から高周波
成分をカットした信号が発生する。また、ＦＥＴ（１２
ｂ）の出力信号は入力信号に応じた信号となる。ＦＥＴ
（１２ａ）及び（１２ｂ）の出力信号は第１差動増幅回
路（１３）において差動増幅され、さらに、第１差動増
幅回路（１３）の出力信号は第２差動増幅回路（１４）
で差動増幅される。その後、第２差動増幅回路（１４）
を構成するトランジスタ（１４ａ）のコレクタ電流に応
じた電流は電流ミラー回路（１５）に供給され、反転さ
れる。そして、電流ミラー回路（１５）の出力電流は第
２差動増幅回路（１５）を構成するトランジスタ（１４
ｂ）のコレクタ電流に応じた電流と加算される。加算電
流は出力段回路（１６ａ）及び（１６ｂ）に供給され
る。出力段回路（１６ａ）及び（１６ｂ）はＦＥＴが直
列接続されて成るので、入力信号に応じて一方のＦＥＴ
がオンするので、出力端子（１７）から入力信号に応じ
てＶｃｃと０レベルとを有する矩形波信号が発生する。
前記矩形波信号は積分器（７）に供給され、積分された
後、ＦＥＴ（１２ｂ）のゲートに印加される。

【００１７】

【発明の効果】以上述べた如く、比較器の出力矩形波信
号の積分する積分器の出力信号に応じて、増幅器の一方
の入力バイアスを変化させることにより、オフセットを
補償することができ、常に入力信号のデューティー比に
等しい出力信号を得ることができる。

【００１８】また、積分器の前段に分圧回路を設け、分
圧比を適正に設定すれば、バイアス電圧を変えても、適
正なオフセット補償を行うことができる。さらに、簡単
な回路を設けるだけで、オフセット補償を行うことがで
きるので、ＩＣ化に好適な回路を構成できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】従来例を示す回路図である。

【図３】図１の回路の入出力信号の波形を示す波形図で
ある。

【図４】本発明の他の実施例を示す回路図である。

【図５】本発明の具体回路例を示す回路図である。

【符号の説明】

５ リミッタ増幅器 ６ 比較回路 ７ 積分器 １１ 分圧回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】２つの入力端に印加される入力信号を増幅
   する増幅器と、前記増幅器の２つの出力信号を比較する
   比較器とを備えるデータスライサ回路において、 前記比較器の出力信号を積分し、前記増幅器の２つの入
   力端のうち一方の入力端に出力信号を印加する積分器を
   備え、該積分器の直流出力電圧を前記増幅器の入力端に
   印加することによって、前記増幅器のオフセットを補償
   することを特徴とするデータスライサ回路。
2. 【請求項２】前記比較器の出力信号を分圧する分圧回路
   とを備え、前記分圧回路の出力信号を前記積分器に供給
   されることを特徴とする請求項１記載のデータスライサ
   回路。