JPH08162521A - Semiconductor device - Google Patents
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- JPH08162521A JPH08162521A JP6304885A JP30488594A JPH08162521A JP H08162521 A JPH08162521 A JP H08162521A JP 6304885 A JP6304885 A JP 6304885A JP 30488594 A JP30488594 A JP 30488594A JP H08162521 A JPH08162521 A JP H08162521A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＰＮ接合により素子間
分離を行う半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for separating elements by a PN junction.
【０００２】[0002]
【従来の技術】従来、この種の半導体装置における素子
分離においては、図４に示すように、左右のトランジス
タ間に、Ｐ型基板４の電位を固定するアイソレーション
Ｐ+ 拡散層１を設けている。しかしながら、例えば右側
のトランジスタ（以下、出力トランジスタという）２０
０のＮ型拡散層２に負入力が印加されると、左側のトラ
ンジスタ（以下、隣接トランジスタという）１００のＮ
型拡散層３とＰ型基板４および出力トランジスタ２００
のＮ型拡散層２によりＮＰＮの寄生トランジスタが形成
され、寄生電流が流れるため、トランジスタが誤動作し
てしまうという問題がある。2. Description of the Related Art Conventionally, in element isolation in this type of semiconductor device, as shown in FIG. 4, an isolation P + diffusion layer 1 for fixing the potential of a P-type substrate 4 is provided between left and right transistors. There is. However, for example, the transistor on the right side (hereinafter referred to as the output transistor) 20
When a negative input is applied to the N-type diffusion layer 2 of 0, the N of the transistor on the left side (hereinafter, referred to as an adjacent transistor) 100 is
Type diffusion layer 3, P type substrate 4 and output transistor 200
Since the N-type diffusion layer 2 forms a NPN parasitic transistor and a parasitic current flows, there is a problem that the transistor malfunctions.
【０００３】[0003]
【発明が解決しようとする課題】上記問題を解決するも
のとして、図５に示すように、アイソレーションＰ+ 拡
散層７の間にＮ型拡散層６を設けたものがある。このよ
うな構成とすることにより、出力トランジスタ２００の
Ｎ型拡散層２に負入力が印加されたとしても、Ｎ型拡散
層６、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトラン
ジスタが構成され、Ｎ型拡散層６より電流が供給され
る。一方、隣接トランジスタ１００のＮ型拡散層３、Ｐ
型基板４および出力トランジスタ２００のＮ型拡散層２
にてもＮＰＮトランジスタが構成されるが、この場合、
Ｎ型拡散層２、３間のベース長が長いためそのｈFEは小
さく、これによる寄生電流の影響は小さい。As a solution to the above problem, as shown in FIG. 5, an N-type diffusion layer 6 is provided between isolation P + diffusion layers 7. With such a configuration, even if a negative input is applied to the N-type diffusion layer 2 of the output transistor 200, the N-type diffusion layer 6, the P-type substrate 4, and the N-type diffusion layer 2 form an NPN transistor. Then, the current is supplied from the N-type diffusion layer 6. On the other hand, the N-type diffusion layers 3 and P of the adjacent transistor 100
Type substrate 4 and N type diffusion layer 2 of output transistor 200
The NPN transistor is also configured in, but in this case,
Since the base length between the N type diffusion layers 2 and 3 is long, the h FE is small, and the influence of parasitic current due to this is small.
【０００４】しかしながら、このような構成にすると、
アイソレーション領域の間に別途Ｎ型拡散層６を設けな
ければならず、しかも高耐圧素子を得るためにはＰ型拡
散層７とＮ型拡散層６に不純物濃度により決定される所
定の距離をとらねばならず、素子の高密度化に不利であ
る。一方、図６に示すように、誘電体９で素子と素子を
完全に分離するようにしたものがある。このように誘電
体９で素子分離することにより、寄生電流の問題はなく
なる。However, with such a configuration,
An N-type diffusion layer 6 must be separately provided between the isolation regions, and in order to obtain a high breakdown voltage element, the P-type diffusion layer 7 and the N-type diffusion layer 6 have a predetermined distance determined by the impurity concentration. This is disadvantageous in increasing the density of the device. On the other hand, as shown in FIG. 6, there is a device in which an element is completely separated by a dielectric 9. By separating the elements with the dielectric 9 in this manner, the problem of parasitic current is eliminated.
【０００５】しかしながら、図４、図５に示すＰＮ接合
分離においては、Ｐ型基板４上にＮ型のエピタキシャル
層を成長させて縦方向を分離しているのに対し、図６に
示す誘電体９で素子と素子を完全に分離してしまうもの
は、縦方向を基板８との貼り合わせにより構成してい
る。この貼り合わせは、全面に誘電体を形成した２枚の
ウエハを用意し、誘電体どおしを貼り合わせ、素子領域
となる面のウエハを研磨して素子領域を形成する。この
ため、誘電体で素子と素子を完全に分離してしまうもの
は、工程数が多く、また構造も複雑となる。However, in the PN junction isolation shown in FIGS. 4 and 5, the N-type epitaxial layer is grown on the P-type substrate 4 to separate in the vertical direction, whereas the dielectric shown in FIG. 6 is used. The element which completely separates the elements from each other at 9 is formed by bonding the substrate 8 in the vertical direction. For this bonding, two wafers having a dielectric formed on the entire surface are prepared, the dielectrics are bonded together, and the wafer on the surface to be the element region is polished to form the element region. For this reason, a dielectric that completely separates elements from each other has a large number of steps and a complicated structure.
【０００６】本発明は上記問題に鑑みてなされたもの
で、図５に示すＰＮ接合分離に対し、相隣接する素子間
の距離を小さくして素子の高密度化を図ることを目的と
する。The present invention has been made in view of the above problems, and an object of the present invention is to increase the density of elements by reducing the distance between adjacent elements as compared with the PN junction isolation shown in FIG.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、第１導電型の半
導体基板（４）上に、第１、第２の素子（１００、２０
０）が形成された半導体層（１２）を有し、前記第１、
第２の素子（１００、２００）のそれぞれは前記半導体
基板（４）上に第２導電型の層（５）を有するものであ
って、さらに、前記第１、第２の素子（１００、２０
０）間に前記半導体基板（４）の電位を固定する第２導
電型の拡散層（１１）が形成されて、前記第１、第２の
素子（１００、２００）間をＰＮ接合により素子分離す
るようにした半導体装置において、前記拡散層（１１）
と前記第１、第２の素子（１００、２００）のそれぞれ
の間に、前記半導体層（１２）の表面から前記半導体基
板（４）に至る深さの第１、第２の誘電体（１０ａ、１
０ｂ）が形成されていることを特徴としている。In order to achieve the above object, in the invention described in claim 1, the first and second elements (100, 20) are provided on the semiconductor substrate (4) of the first conductivity type.
0) is formed on the semiconductor layer (12), and the first,
Each of the second elements (100, 200) has a second conductivity type layer (5) on the semiconductor substrate (4), and further, the first and second elements (100, 20).
A diffusion layer (11) of the second conductivity type for fixing the potential of the semiconductor substrate (4) is formed between 0), and the first and second elements (100, 200) are separated by a PN junction. In the semiconductor device thus configured, the diffusion layer (11)
Between the first and second elements (100, 200) and the first and second dielectrics (10a) having a depth from the surface of the semiconductor layer (12) to the semiconductor substrate (4). 1
0b) is formed.
【０００８】請求項２に記載の発明においては、第１導
電型の半導体基板（４）上に形成された第２導電型の半
導体層（１２）と、前記半導体基板（４）と前記半導体
層（１２）との間に形成された第２導電型の埋め込み層
（５）と、前記半導体層（１２）の一領域に形成され、
前記埋め込み層（５）を構成要素とする第１のトランジ
スタ（１００）と、前記半導体層（１２）の前記第１の
トランジスタ（１００）に隣接した領域に形成され、前
記埋め込み層（５）を構成要素とする第２のトランジス
タ（２００）と、前記第１のトランジスタ（１００）の
周囲に形成され、前記半導体層（１２）の表面から前記
半導体基板（４）に至る深さの第１の誘電体（１０ａ）
と、前記第２のトランジスタ（２００）の周囲に形成さ
れ、前記半導体層（１２）の表面から前記半導体基板
（４）に至る深さの第２の誘電体（１０ｂ）と、前記第
１、第２の誘電体（１０ａ、１０ｂ）の間に形成され、
前記半導体基板（４）の電位を固定する第２導電型の拡
散層（１１）とを備えたことを特徴としている。According to the second aspect of the present invention, the second conductivity type semiconductor layer (12) formed on the first conductivity type semiconductor substrate (4), the semiconductor substrate (4) and the semiconductor layer. A second conductivity type burying layer (5) formed between (12) and one region of the semiconductor layer (12),
A first transistor (100) having the buried layer (5) as a constituent element and a first transistor (100) formed in a region of the semiconductor layer (12) adjacent to the first transistor (100). The first transistor (100) is formed around the second transistor (200) as a component and the first transistor (100), and has a first depth of the depth from the surface of the semiconductor layer (12) to the semiconductor substrate (4). Dielectric (10a)
A second dielectric (10b) formed around the second transistor (200) and having a depth from the surface of the semiconductor layer (12) to the semiconductor substrate (4); Formed between the second dielectrics (10a, 10b),
A second conductive type diffusion layer (11) for fixing the potential of the semiconductor substrate (4) is provided.
【０００９】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記第１の誘電体（１０ａ）
の深さと前記第２の誘電体（１０ｂ）の深さが異なるこ
とを特徴としている。なお、上記各手段のカッコ内の符
号は、後述する実施例記載の具体的手段との対応関係を
示すものである。According to a third aspect of the invention, in the first or second aspect of the invention, the first dielectric (10a) is provided.
And the depth of the second dielectric (10b) are different. The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【００１０】[0010]
【発明の作用効果】請求項１乃至３に記載の発明によれ
ば、第１導電型の半導体基板上に、第１、第２の素子が
形成された半導体層を有し、第１、第２の素子のそれぞ
れが半導体基板上に第２導電型の層（埋め込み層）を有
する。さらに、第１、第２の素子間に半導体基板の電位
を固定する第２導電型の拡散層が形成される。従って、
第１、第２の素子間は、電位が固定された半導体基板に
よりＰＮ接合分離される。According to the invention described in claims 1 to 3, the semiconductor substrate having the first and second elements is formed on the semiconductor substrate of the first conductivity type. Each of the two elements has a second conductivity type layer (buried layer) on the semiconductor substrate. Further, a second conductive type diffusion layer for fixing the potential of the semiconductor substrate is formed between the first and second elements. Therefore,
The PN junction is separated between the first and second elements by the semiconductor substrate whose potential is fixed.
【００１１】また、電位を固定するための拡散層と第
１、第２の素子のそれぞれの間には、半導体層の表面か
ら半導体基板に至る深さの第１、第２の誘電体が形成さ
れている。従って、上記第１、第２の素子は、縦方向に
は、ＰＮ接合により分離され、横方向には第１、第２の
誘電体により分離される。Further, first and second dielectrics having a depth from the surface of the semiconductor layer to the semiconductor substrate are formed between the diffusion layer for fixing the potential and the first and second elements, respectively. Has been done. Therefore, the first and second elements are separated in the vertical direction by the PN junction and in the horizontal direction by the first and second dielectrics.
【００１２】ここで、第１、第２の素子のいずれか、例
えば第２の素子への所定の電圧（半導体基板がＧＮＤ電
位固定の場合、負電圧）が印加され、これにより第２導
電型の拡散層と第１導電型の半導体基板と第２の素子に
おける第２導電型の埋め込み層との間でトランジスタが
構成された場合、それらの間で電流が流れる。しかし、
その場合、第１の素子における第２導電型の埋め込み層
と第１導電型の半導体基板と第２の素子における第２導
電型の埋め込み層との間に形成される寄生トランジスタ
に対してはベース長が長くなるため、それによる寄生電
流は小さく、この寄生電流による影響を少なくすること
ができる。Here, a predetermined voltage (a negative voltage when the semiconductor substrate has a fixed GND potential) is applied to either the first element or the second element, for example, the second element, whereby the second conductivity type is applied. When a transistor is formed between the diffusion layer of the second conductivity type, the semiconductor substrate of the first conductivity type, and the buried layer of the second conductivity type in the second element, a current flows between them. But,
In that case, the base of the parasitic transistor formed between the second-conductivity-type buried layer in the first element, the first-conductivity-type semiconductor substrate, and the second-conductivity-type buried layer in the second element is used. Since the length is long, the parasitic current due to it is small, and the influence of this parasitic current can be reduced.
【００１３】このような寄生電流に影響を少なくする場
合、図５に示す従来のものに比べ、第１、第２の誘電体
により第１、第２の素子の横方向分離が行われているた
め、第１、第２の素子間の距離を図５に示すものに比べ
て短くすることができ、従って素子の高密度化を図るこ
とができる。さらに、請求項３に記載の発明のように、
第１の誘電体の深さと第２の誘電体の深さを異なるよう
にすることにより、上記寄生トランジスタのベース長を
大きくすることができ、寄生電流による影響を一層少な
くすることができる。In order to reduce the influence on such a parasitic current, the first and second elements are laterally separated by the first and second dielectrics as compared with the conventional one shown in FIG. Therefore, the distance between the first and second elements can be made shorter than that shown in FIG. 5, so that the density of the elements can be increased. Further, as in the invention according to claim 3,
By making the depth of the first dielectric different from the depth of the second dielectric, the base length of the parasitic transistor can be increased, and the influence of the parasitic current can be further reduced.
【００１４】[0014]
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本発明の第１実施例を示す半導体装置の一
領域の断面構成を示す。この図に示すように、出力トラ
ンジスタ２００と隣接トランジスタ１００の周囲に、誘
電体１０ａ、１０ｂがそれぞれ形成され、誘電体１０
ａ、１０ｂ間にはＰ型基板４の電位を０Ｖ（ＧＮＤ電
位）に固定するＮ型拡散層１１が形成されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a sectional structure of one region of a semiconductor device showing a first embodiment of the present invention. As shown in this figure, the dielectrics 10a and 10b are formed around the output transistor 200 and the adjacent transistor 100, respectively.
An N-type diffusion layer 11 for fixing the potential of the P-type substrate 4 to 0V (GND potential) is formed between a and 10b.
【００１５】従って、出力トランジスタ２００と隣接ト
ランジスタ１００間の横方向は誘電体１０ａ、１０ｂに
より分離され、縦方向は図５に示すものと同様ＰＮ接合
により分離される。ここで、出力トランジスタ２００の
Ｎ型拡散層２に負電位が印加された場合、Ｎ型拡散層１
１、Ｐ型基板４およびＮ型拡散層２にてＮＰＮトランジ
スタが構成され、Ｎ型拡散層６より電流が供給される。
この場合、Ｎ型拡散層１１と２の間のベース長は短いた
め、その間のｈFEは大きく、Ｎ型拡散層１１からＰ型基
板４を介しＮ型拡散層２に電流が供給される。Therefore, the horizontal direction between the output transistor 200 and the adjacent transistor 100 is separated by the dielectrics 10a and 10b, and the vertical direction is separated by the PN junction as shown in FIG. Here, when a negative potential is applied to the N-type diffusion layer 2 of the output transistor 200, the N-type diffusion layer 1
1, the P-type substrate 4 and the N-type diffusion layer 2 form an NPN transistor, and the N-type diffusion layer 6 supplies a current.
In this case, since the base length between the N-type diffusion layers 11 and 2 is short, h FE between them is large, and a current is supplied from the N-type diffusion layer 11 to the N-type diffusion layer 2 via the P-type substrate 4.
【００１６】一方、隣接トランジスタ１００のＮ型拡散
層３、Ｐ型基板４および出力トランジスタ２００のＮ型
拡散層２にてもＮＰＮトランジスタが構成されるが、こ
の場合、Ｎ型拡散層２、３間のベース長が長いためその
ｈFEは小さく、これによる寄生電流は非常に小さく、そ
の影響は少ない。従って、出力トランジスタ２００に負
電位が印加された場合の、隣接トランジスタ１００に対
する寄生電流の問題を解決することができる。On the other hand, an NPN transistor is also formed by the N-type diffusion layer 3 of the adjacent transistor 100, the P-type substrate 4 and the N-type diffusion layer 2 of the output transistor 200. In this case, the N-type diffusion layers 2, 3 are used. Since the base length between them is long, its h FE is small, and the parasitic current due to this is very small and its influence is small. Therefore, when a negative potential is applied to the output transistor 200, the problem of parasitic current to the adjacent transistor 100 can be solved.
【００１７】また、アイソレーションに誘電体１０ａ、
１０ｂを用いているから、図５に示すもののように、Ｐ
型拡散層７を設けてＰＮ接合での不純物濃度により決定
される所定の距離をとる必要がなくなる。従って、図５
に示すものと比べて素子間距離で例えば４０μｍ縮小さ
れた素子分離領域とすることができ、素子の高密度化を
図ることができる。Further, the dielectric 10a is used for isolation.
Since 10b is used, as shown in FIG.
It is not necessary to provide the type diffusion layer 7 and set a predetermined distance determined by the impurity concentration in the PN junction. Therefore, FIG.
For example, the element isolation region can be reduced by 40 μm in the inter-element distance as compared with the one shown in (1), and the density of the element can be increased.
【００１８】次に、図１に示す構成のものの製造方法に
ついて図２を用いて説明する。まず、図２（ａ）に示す
Ｐ型基板４を用意し、その全面に図２（ｂ）に示すよう
にＮ+ 埋め込み層５を形成する。さらに、図２（ｃ）に
示すように、Ｎ+ 埋め込み層５上にＮ型のエピタキシャ
ル層１２を形成する。次に、図２（ｄ）に示すように、
素子と素子の間を分離する部分に誘電体１０ａ、１０ｂ
を形成する。この場合、エッチングにより素子分離溝
（トレンチ溝）を形成し、その中を酸化してＳｉＯ2 膜
１３を形成し、さらに溝内に多結晶Ｓｉ１２をＣＶＤ法
により堆積して構成する。Next, a manufacturing method of the structure shown in FIG. 1 will be described with reference to FIG. First, the P-type substrate 4 shown in FIG. 2A is prepared, and the N + buried layer 5 is formed on the entire surface thereof as shown in FIG. 2B. Further, as shown in FIG. 2C, an N type epitaxial layer 12 is formed on the N + buried layer 5. Next, as shown in FIG.
Dielectrics 10a and 10b are provided in the part separating the elements from each other.
To form. In this case, an element isolation groove (trench groove) is formed by etching, the inside thereof is oxidized to form a SiO 2 film 13, and polycrystalline Si 12 is deposited in the groove by a CVD method.
【００１９】次に、図２（ｅ）に示すように、Ｎ+ 拡散
層１５（Ｎ型拡散層２、３となる領域）を形成し、図２
（ｆ）に示すように、Ｐ+ 拡散層１６を形成し、最後に
Ｎ+拡散層１７を形成する。なお、１５、１６、１７に
てバイポーラトランジスタのコレクタ、ベース、エミッ
タを構成している。次に、本発明の第２実施例について
説明する。Next, as shown in FIG. 2E, an N + diffusion layer 15 (a region to be the N-type diffusion layers 2 and 3) is formed, and then, as shown in FIG.
As shown in (f), the P + diffusion layer 16 is formed, and finally the N + diffusion layer 17 is formed. It should be noted that reference numerals 15, 16 and 17 constitute the collector, base and emitter of the bipolar transistor. Next, a second embodiment of the present invention will be described.
【００２０】この第２実施例は、図３に示すように、隣
接トランジスタ１００に近い方の誘電体１０ａを、出力
トランジスタ２００に近い方の誘電体１０ｂより、基板
内部に深く形成するようにしたものである。このような
構成にすることにより、隣接トランジスタ１００のＮ型
拡散層３、Ｐ型基板４および出力トランジスタ２００の
Ｎ型拡散層２にて構成されるＮＰＮトランジスタの実効
ベース長を図１に示すものより長くすることができ、ｈ
FEをさらに小さくして、寄生電流の影響を一層少なくす
ることができる。In the second embodiment, as shown in FIG. 3, the dielectric 10a closer to the adjacent transistor 100 is formed deeper inside the substrate than the dielectric 10b closer to the output transistor 200. It is a thing. With such a configuration, the effective base length of the NPN transistor configured by the N-type diffusion layer 3 of the adjacent transistor 100, the P-type substrate 4, and the N-type diffusion layer 2 of the output transistor 200 is shown in FIG. Can be longer, h
FE can be further reduced to further reduce the influence of parasitic current.
【００２１】なお、上記した実施例において、ＰとＮの
導電型を逆にした半導体装置においても本発明を適用す
ることができる。The present invention can be applied to a semiconductor device in which the conductivity types of P and N are reversed in the above embodiments.
【図１】本発明の第１実施例を示す半導体装置の断面図
である。FIG. 1 is a sectional view of a semiconductor device showing a first embodiment of the present invention.
【図２】図１に示す半導体装置の製造方法を示す工程図
である。FIG. 2 is a process drawing showing the manufacturing method of the semiconductor device shown in FIG.
【図３】本発明の第２実施例を示す半導体装置の断面図
である。FIG. 3 is a sectional view of a semiconductor device showing a second embodiment of the present invention.
【図４】従来のＰＮ接合分離を用いた半導体装置の断面
図である。FIG. 4 is a cross-sectional view of a semiconductor device using a conventional PN junction isolation.
【図５】図５に示すものを改良した従来の半導体装置の
断面図である。5 is a cross-sectional view of a conventional semiconductor device improved from that shown in FIG.
【図６】誘電体で素子分離を行うようにした従来の半導
体装置を示す断面図である。FIG. 6 is a cross-sectional view showing a conventional semiconductor device in which element isolation is performed with a dielectric.
２…出力トランジスタのＮ型拡散層、３…隣接トランジ
スタのＮ型拡散層、４…Ｐ型基板、５…Ｎ+ 埋め込み
層、１０ａ、１０ｂ…誘電体、１１…Ｎ型拡散層、１０
０…隣接トランジスタ、２００…出力トランジスタ。2 ... N-type diffusion layer of output transistor, 3 ... N-type diffusion layer of adjacent transistor, 4 ... P-type substrate, 5 ... N + buried layer, 10a, 10b ... Dielectric, 11 ... N-type diffusion layer, 10
0 ... Adjacent transistor, 200 ... Output transistor.
Claims (3)
２の素子が形成された半導体層を有し、前記第１、第２
の素子のそれぞれは前記半導体基板上に第２導電型の層
を有するものであって、さらに、前記第１、第２の素子
間に前記半導体基板の電位を固定する第２導電型の拡散
層が形成されて、前記第１、第２の素子間をＰＮ接合に
より素子分離するようにした半導体装置において、 前記拡散層と前記第１、第２の素子のそれぞれの間に、
前記半導体層の表面から前記半導体基板に至る深さの第
１、第２の誘電体が形成されていることを特徴とする半
導体装置。1. A semiconductor layer having first and second elements formed on a semiconductor substrate of a first conductivity type, wherein the first and second semiconductor layers are formed.
Each of the elements has a second conductivity type layer on the semiconductor substrate, and further has a second conductivity type diffusion layer for fixing the potential of the semiconductor substrate between the first and second elements. In the semiconductor device in which the first and second elements are separated by a PN junction, the diffusion layer and the first and second elements are
A semiconductor device, wherein first and second dielectrics having a depth from the surface of the semiconductor layer to the semiconductor substrate are formed.
第２導電型の半導体層と、 前記半導体基板と前記半導体層との間に形成された第２
導電型の埋め込み層と、 前記半導体層の一領域に形成され、前記埋め込み層を構
成要素とする第１のトランジスタと、 前記半導体層の前記第１のトランジスタに隣接した領域
に形成され、前記埋め込み層を構成要素とする第２のト
ランジスタと、 前記第１のトランジスタの周囲に形成され、前記半導体
層の表面から前記半導体基板に至る深さの第１の誘電体
と、 前記第２のトランジスタの周囲に形成され、前記半導体
層の表面から前記半導体基板に至る深さの第２の誘電体
と、 前記第１、第２の誘電体の間に形成され、前記半導体基
板の電位を固定する第２導電型の拡散層とを備えたこと
を特徴とする半導体装置。2. A semiconductor layer of a second conductivity type formed on a semiconductor substrate of a first conductivity type, and a second layer formed between the semiconductor substrate and the semiconductor layer.
A conductive type buried layer; a first transistor formed in a region of the semiconductor layer and having the buried layer as a constituent; and a buried layer formed in a region of the semiconductor layer adjacent to the first transistor. A second transistor having a layer as a component; a first dielectric formed around the first transistor and having a depth from the surface of the semiconductor layer to the semiconductor substrate; A second dielectric that is formed around the semiconductor and has a depth from the surface of the semiconductor layer to the semiconductor substrate, and a second dielectric that fixes the potential of the semiconductor substrate. A semiconductor device comprising a two-conductivity type diffusion layer.
電体の深さが異なることを特徴とする請求項１又は２に
記載の半導体装置。3. The semiconductor device according to claim 1, wherein the depth of the first dielectric and the depth of the second dielectric are different from each other.
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| JP30488594A JP3438359B2 (en) | 1994-12-08 | 1994-12-08 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-12-08 JP JP30488594A patent/JP3438359B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051868A (en) * | 1996-11-15 | 2000-04-18 | Nec Corporation | Semiconductor device |
| JP2009177087A (en) * | 2008-01-28 | 2009-08-06 | Renesas Technology Corp | Semiconductor device |
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