JPH08161260A - バースト転送システム及びバースト転送方法 - Google Patents
バースト転送システム及びバースト転送方法Info
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- JPH08161260A JPH08161260A JP32999494A JP32999494A JPH08161260A JP H08161260 A JPH08161260 A JP H08161260A JP 32999494 A JP32999494 A JP 32999494A JP 32999494 A JP32999494 A JP 32999494A JP H08161260 A JPH08161260 A JP H08161260A
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- burst
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Abstract
(57)【要約】
【目的】 非同期で動作する中央処理装置と周辺装置と
の間におけるバースト転送を可能とするバースト転送シ
ステム及びバースト転送方法を提供する。 【構成】 ＣＰＵボード１０と、ＣＰＵボード１０と非
同期で動作するメモリボード２０との間で、バーストレ
ディ信号に基づき、データを所定回数連続して転送する
バースト転送システムにおいて、メモリボード２０から
出力されたＭレディ信号を契機として、ＣＰＵボード１
０のクロック信号に同期したバーストレディ信号を所定
期間毎に所定回数生成するバーストレディ信号生成部１
８を設けたことを特徴とする。
の間におけるバースト転送を可能とするバースト転送シ
ステム及びバースト転送方法を提供する。 【構成】 ＣＰＵボード１０と、ＣＰＵボード１０と非
同期で動作するメモリボード２０との間で、バーストレ
ディ信号に基づき、データを所定回数連続して転送する
バースト転送システムにおいて、メモリボード２０から
出力されたＭレディ信号を契機として、ＣＰＵボード１
０のクロック信号に同期したバーストレディ信号を所定
期間毎に所定回数生成するバーストレディ信号生成部１
８を設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、非同期で動作する中央
処理装置と周辺装置との間で、データを連続して複数回
転送するバースト転送システムに関するものである。
処理装置と周辺装置との間で、データを連続して複数回
転送するバースト転送システムに関するものである。
【０００２】
【従来の技術】ＣＰＵボードとメモリボードとの間で高
速アクセスを可能にするデータ転送方法としてバースト
転送方法がある。以下、従来のバースト転送方法につい
て図５及び図６を参照して説明する。図５は従来のバー
スト転送システムを説明するための概略構成図、図６は
図５に示すＣＰＵボードとメモリボードとの間でバース
ト転送を行う際の各信号のタイミングチャートである。
速アクセスを可能にするデータ転送方法としてバースト
転送方法がある。以下、従来のバースト転送方法につい
て図５及び図６を参照して説明する。図５は従来のバー
スト転送システムを説明するための概略構成図、図６は
図５に示すＣＰＵボードとメモリボードとの間でバース
ト転送を行う際の各信号のタイミングチャートである。
【０００３】図５に示すように、ＣＰＵボード５０に
は、３２ビットのＣＰＵ５２と、ＣＰＵ５２のメモリボ
ード６０へのアクセスを制御するメモリアクセス制御部
５４と、メモリボード６０から送られてきた各信号をＣ
ＰＵボード５０に搭載された各回路に入力するタイミン
グを調整するメモリボードインターフェース５６とが搭
載されている。また、メモリボード６０には、ＲＡＭ６
２と、ＲＡＭ６２の動作を制御するＲＡＭ制御部６４
と、ＣＰＵボード５０から送られてきた各信号をメモリ
ボード６０に搭載された各回路に入力するタイミングを
調整するＣＰＵボードインターフェース６６とが搭載さ
れている。ＣＰＵボード５０及びメモリボード６０の動
作周波数は共に２０ＭＨｚであり、データは同期転送さ
れる。
は、３２ビットのＣＰＵ５２と、ＣＰＵ５２のメモリボ
ード６０へのアクセスを制御するメモリアクセス制御部
５４と、メモリボード６０から送られてきた各信号をＣ
ＰＵボード５０に搭載された各回路に入力するタイミン
グを調整するメモリボードインターフェース５６とが搭
載されている。また、メモリボード６０には、ＲＡＭ６
２と、ＲＡＭ６２の動作を制御するＲＡＭ制御部６４
と、ＣＰＵボード５０から送られてきた各信号をメモリ
ボード６０に搭載された各回路に入力するタイミングを
調整するＣＰＵボードインターフェース６６とが搭載さ
れている。ＣＰＵボード５０及びメモリボード６０の動
作周波数は共に２０ＭＨｚであり、データは同期転送さ
れる。
【０００４】図６において、φはＣＰＵ５２のクロック
信号、ADS#はアドレスを読み取るためのアドレスストロ
ーブ信号、BRDY# はＲＡＭ６２がデータを扱う準備がで
きたことをＣＰＵ５２に知らせるためのバーストレディ
信号、A はＲＡＭ６２のアドレスを指定するためのアド
レス信号、D はデータバス上のデータをＣＰＵ５２に読
み込むタイミングを表したものである。アドレスストロ
ーブ信号が出力されると、ADS#は“１”となる。また、
バーストレディ信号が出力されると、BRDY# は“０”と
なる。図６に示すように、バーストレディ信号は、アド
レスストローブ信号が出力されているときに、クロック
パルスの立ち下がりを契機として、連続して４回出力さ
れる。一方、データは、アドレスストローブ信号及びバ
ーストレディ信号が共に出力されているときに、クロッ
クパルスの立ち上がりを契機として、ＣＰＵ５２に読み
込まれる。したがって、図６に示すバースト転送によれ
ば、４バイトずつ計４回のアクセスで一度に１６バイト
分のデータがＣＰＵ５２に転送される。
信号、ADS#はアドレスを読み取るためのアドレスストロ
ーブ信号、BRDY# はＲＡＭ６２がデータを扱う準備がで
きたことをＣＰＵ５２に知らせるためのバーストレディ
信号、A はＲＡＭ６２のアドレスを指定するためのアド
レス信号、D はデータバス上のデータをＣＰＵ５２に読
み込むタイミングを表したものである。アドレスストロ
ーブ信号が出力されると、ADS#は“１”となる。また、
バーストレディ信号が出力されると、BRDY# は“０”と
なる。図６に示すように、バーストレディ信号は、アド
レスストローブ信号が出力されているときに、クロック
パルスの立ち下がりを契機として、連続して４回出力さ
れる。一方、データは、アドレスストローブ信号及びバ
ーストレディ信号が共に出力されているときに、クロッ
クパルスの立ち上がりを契機として、ＣＰＵ５２に読み
込まれる。したがって、図６に示すバースト転送によれ
ば、４バイトずつ計４回のアクセスで一度に１６バイト
分のデータがＣＰＵ５２に転送される。
【０００５】
【発明が解決しようとする課題】ところで、ＣＰＵボー
ドやメモリボードのようにデジタル回路で構成されたボ
ードは、各回路の動作をクロック信号に同期させること
により、各回路が順序正しく適正に動作するように構成
されている。したがって、非同期のＣＰＵボードとメモ
リボードとの間でデータをバースト転送する場合、メモ
リボードから複数回にわたり連続して出力された、メモ
リボードのクロック信号に同期したバーストレディ信号
を、ＣＰＵボードのクロック信号にそれぞれ同期させな
ければならず、このためのロジックが複雑になるという
問題がある。したがって、従来は、非同期で動作するＣ
ＰＵボードとメモリボードとの間におけるバースト転送
は行われていなかった。
ドやメモリボードのようにデジタル回路で構成されたボ
ードは、各回路の動作をクロック信号に同期させること
により、各回路が順序正しく適正に動作するように構成
されている。したがって、非同期のＣＰＵボードとメモ
リボードとの間でデータをバースト転送する場合、メモ
リボードから複数回にわたり連続して出力された、メモ
リボードのクロック信号に同期したバーストレディ信号
を、ＣＰＵボードのクロック信号にそれぞれ同期させな
ければならず、このためのロジックが複雑になるという
問題がある。したがって、従来は、非同期で動作するＣ
ＰＵボードとメモリボードとの間におけるバースト転送
は行われていなかった。
【０００６】本発明は上記事情に基づいてなされたもの
であり、非同期で動作する中央処理装置と周辺装置との
間におけるバースト転送を可能とするバースト転送シス
テム及びバースト転送方法を提供することを目的とする
ものである。
であり、非同期で動作する中央処理装置と周辺装置との
間におけるバースト転送を可能とするバースト転送シス
テム及びバースト転送方法を提供することを目的とする
ものである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明のバースト転送システムは、中央
処理装置と、前記中央処理装置と非同期で動作する周辺
装置との間で、バーストレディ信号に基づき、データを
所定回数連続して転送するバースト転送システムにおい
て、前記周辺装置から出力されたレディ信号を契機とし
て、前記中央処理装置のクロック信号に同期したバース
トレディ信号を所定期間毎に所定回数生成するバースト
レディ信号生成装置を設けたことを特徴とするものであ
る。
に請求項１記載の発明のバースト転送システムは、中央
処理装置と、前記中央処理装置と非同期で動作する周辺
装置との間で、バーストレディ信号に基づき、データを
所定回数連続して転送するバースト転送システムにおい
て、前記周辺装置から出力されたレディ信号を契機とし
て、前記中央処理装置のクロック信号に同期したバース
トレディ信号を所定期間毎に所定回数生成するバースト
レディ信号生成装置を設けたことを特徴とするものであ
る。
【０００８】請求項２記載の発明のバースト転送システ
ムは、請求項１記載の発明において、前記バーストレデ
ィ信号生成装置が、前記レディ信号を前記中央処理装置
のクロック信号でサンプリングすることにより第一回目
の前記バーストレディ信号を生成する第一の信号生成部
と、第二回目以降の前記バーストレディ信号を生成する
第二の信号生成部と、を有することを特徴とするもので
ある。
ムは、請求項１記載の発明において、前記バーストレデ
ィ信号生成装置が、前記レディ信号を前記中央処理装置
のクロック信号でサンプリングすることにより第一回目
の前記バーストレディ信号を生成する第一の信号生成部
と、第二回目以降の前記バーストレディ信号を生成する
第二の信号生成部と、を有することを特徴とするもので
ある。
【０００９】請求項３記載の発明のバースト転送システ
ムは、請求項２記載の発明において、前記第二の信号生
成部は、前記中央処理装置のクロックパルス数が、前記
バーストレディ信号が出力されてから所定値に達したと
きに生成信号を出力する第一のカウンタと、前記バース
トレディ信号の出力回数が所定値に達したときに停止信
号を出力する第二のカウンタと、前記停止信号が入力さ
れていないことを条件に前記生成信号が入力されたとき
に前記バーストレディ信号を生成する信号生成回路と、
を有することを特徴とするものである。
ムは、請求項２記載の発明において、前記第二の信号生
成部は、前記中央処理装置のクロックパルス数が、前記
バーストレディ信号が出力されてから所定値に達したと
きに生成信号を出力する第一のカウンタと、前記バース
トレディ信号の出力回数が所定値に達したときに停止信
号を出力する第二のカウンタと、前記停止信号が入力さ
れていないことを条件に前記生成信号が入力されたとき
に前記バーストレディ信号を生成する信号生成回路と、
を有することを特徴とするものである。
【００１０】請求項４記載の発明のバースト転送方法
は、中央処理装置と非同期で動作する周辺装置から出力
されたレディ信号を契機として、前記中央処理装置のク
ロック信号に同期したバーストレディ信号を所定期間毎
に所定回数生成すると共に、前記中央処理装置と前記周
辺装置との間で、前記バーストレディ信号に基づき、デ
ータを所定回数連続して転送することを特徴とするもの
である。
は、中央処理装置と非同期で動作する周辺装置から出力
されたレディ信号を契機として、前記中央処理装置のク
ロック信号に同期したバーストレディ信号を所定期間毎
に所定回数生成すると共に、前記中央処理装置と前記周
辺装置との間で、前記バーストレディ信号に基づき、デ
ータを所定回数連続して転送することを特徴とするもの
である。
【００１１】
【作用】請求項１記載の発明のバースト転送システム
は、周辺装置から出力されたレディ信号を契機として、
中央処理装置のクロック信号に同期したバーストレディ
信号を所定期間毎に所定回数生成するバーストレディ信
号生成装置を設けたことにより、周辺装置からバースト
レディ信号を複数回にわたり連続して出力させ、その
後、これ等のバーストレディ信号を中央処理装置のクロ
ック信号にいちいち同期させるという処理が不要にな
る。したがって、簡易なロジックにより、非同期で動作
する中央処理装置と周辺装置との間におけるバースト転
送を実現することができる。尚、バーストレディ信号生
成装置からのバーストレディ信号の出力タイミングは、
中央処理装置がアドレス信号を出力してから周辺装置が
データバス上に有効データを出力するまで期間を考慮し
て決定する必要がある。したがって、バーストレディ信
号生成装置は、周辺装置から出力されたレディ信号を契
機として第１回目のバーストレディ信号を生成し、その
後、データバス上に有効データが出力された頃を見計ら
って第２回目以降のバーストレディ信号を生成するよう
にしなければならない。
は、周辺装置から出力されたレディ信号を契機として、
中央処理装置のクロック信号に同期したバーストレディ
信号を所定期間毎に所定回数生成するバーストレディ信
号生成装置を設けたことにより、周辺装置からバースト
レディ信号を複数回にわたり連続して出力させ、その
後、これ等のバーストレディ信号を中央処理装置のクロ
ック信号にいちいち同期させるという処理が不要にな
る。したがって、簡易なロジックにより、非同期で動作
する中央処理装置と周辺装置との間におけるバースト転
送を実現することができる。尚、バーストレディ信号生
成装置からのバーストレディ信号の出力タイミングは、
中央処理装置がアドレス信号を出力してから周辺装置が
データバス上に有効データを出力するまで期間を考慮し
て決定する必要がある。したがって、バーストレディ信
号生成装置は、周辺装置から出力されたレディ信号を契
機として第１回目のバーストレディ信号を生成し、その
後、データバス上に有効データが出力された頃を見計ら
って第２回目以降のバーストレディ信号を生成するよう
にしなければならない。
【００１２】請求項２記載の発明のバースト転送システ
ムは、レディ信号を中央処理装置のクロック信号でサン
プリングすることにより第一回目の前記バーストレディ
信号を生成する第一の信号生成部と、第二回目以降の前
記バーストレディ信号を生成する第二の信号生成部と、
を有するバーストレディ信号生成装置を用いたことによ
り、バーストレディ信号をデータバス上に有効データが
出力された頃を見計らって生成することができる。
ムは、レディ信号を中央処理装置のクロック信号でサン
プリングすることにより第一回目の前記バーストレディ
信号を生成する第一の信号生成部と、第二回目以降の前
記バーストレディ信号を生成する第二の信号生成部と、
を有するバーストレディ信号生成装置を用いたことによ
り、バーストレディ信号をデータバス上に有効データが
出力された頃を見計らって生成することができる。
【００１３】請求項３記載の発明のバースト転送システ
ムは、中央処理装置のクロックパルス数が、バーストレ
ディ信号が出力されてから所定値に達したときに生成信
号を出力する第一のカウンタと、バーストレディ信号の
出力回数が所定値に達したときに停止信号を出力する第
二のカウンタと、停止信号が入力されていないことを条
件に生成信号が入力されたときにバーストレディ信号を
生成する信号生成回路と、を有する第二の信号生成部を
用いたことにより、バーストレディ信号を所定期間毎に
所定回数生成することができる。
ムは、中央処理装置のクロックパルス数が、バーストレ
ディ信号が出力されてから所定値に達したときに生成信
号を出力する第一のカウンタと、バーストレディ信号の
出力回数が所定値に達したときに停止信号を出力する第
二のカウンタと、停止信号が入力されていないことを条
件に生成信号が入力されたときにバーストレディ信号を
生成する信号生成回路と、を有する第二の信号生成部を
用いたことにより、バーストレディ信号を所定期間毎に
所定回数生成することができる。
【００１４】請求項４記載の発明のバースト転送方法
は、前記の構成により、請求項１記載の発明と同様の作
用を奏する。
は、前記の構成により、請求項１記載の発明と同様の作
用を奏する。
【００１５】
【実施例】以下に本発明の一実施例について図１乃至図
４を参照して説明する。図１は本発明の一実施例である
バースト転送システムを説明するための概略構成図、図
２は図１に示すバーストレディ信号生成部とメモリボー
ドインターフェースとの概略ブロック図、図３は図１に
示すバーストレディ信号生成部の動作を説明するための
フローチャート、図４は図１に示すＣＰＵボードとメモ
リボードとの間でバースト転送を行う際の各信号のタイ
ミングチャートである。
４を参照して説明する。図１は本発明の一実施例である
バースト転送システムを説明するための概略構成図、図
２は図１に示すバーストレディ信号生成部とメモリボー
ドインターフェースとの概略ブロック図、図３は図１に
示すバーストレディ信号生成部の動作を説明するための
フローチャート、図４は図１に示すＣＰＵボードとメモ
リボードとの間でバースト転送を行う際の各信号のタイ
ミングチャートである。
【００１６】図１に示すように、ＣＰＵボード１０に
は、３２ビットのＣＰＵ１２と、ＣＰＵ１２のメモリボ
ード２０へのアクセスを制御するメモリアクセス制御部
１４と、メモリボード２０から送られてきた各信号をＣ
ＰＵボード１０に搭載された各回路に入力するタイミン
グを調整するメモリボードインターフェース１６と、バ
ーストレディ信号生成部１８とが搭載されている。ま
た、メモリボード２０には、ＲＡＭ２２と、ＲＡＭ２２
の動作を制御するＲＡＭ制御部２４と、ＣＰＵボード１
０から送られてきた各信号をメモリボード２０に搭載さ
れた各回路に入力するタイミングを調整するＣＰＵボー
ドインターフェース２６とが搭載されている。ＣＰＵボ
ード１０の動作周波数は３３ＭＨｚである。一方、メモ
リボード２０の動作周波数は２０ＭＨｚである。したが
って、両者は非同期で動作している。
は、３２ビットのＣＰＵ１２と、ＣＰＵ１２のメモリボ
ード２０へのアクセスを制御するメモリアクセス制御部
１４と、メモリボード２０から送られてきた各信号をＣ
ＰＵボード１０に搭載された各回路に入力するタイミン
グを調整するメモリボードインターフェース１６と、バ
ーストレディ信号生成部１８とが搭載されている。ま
た、メモリボード２０には、ＲＡＭ２２と、ＲＡＭ２２
の動作を制御するＲＡＭ制御部２４と、ＣＰＵボード１
０から送られてきた各信号をメモリボード２０に搭載さ
れた各回路に入力するタイミングを調整するＣＰＵボー
ドインターフェース２６とが搭載されている。ＣＰＵボ
ード１０の動作周波数は３３ＭＨｚである。一方、メモ
リボード２０の動作周波数は２０ＭＨｚである。したが
って、両者は非同期で動作している。
【００１７】メモリボードインターフェース１６は、図
２に示すように、サンプリング回路１６２を有する。サ
ンプリング回路１６２は、図４に示すように、ＣＰＵボ
ードインターフェース２６から送られてきた負パルスの
Ｍレディ信号(MRDY#）を、メモリボード２０のクロック
信号（φ20) の立ち上がりでサンプリングすることによ
り、再度メモリボード２０のクロック信号（φ20) に同
期した負パルスのＳレディ信号(SRDY#) を生成する。し
たがって、Ｓレディ信号(SRDY#) は、Ｍレディ信号(MRD
Y#）よりＲＡＭ２２のクロック信号（φ20) の一周期だ
け遅れて出力される。ここで、Ｍレディ信号(MRDY#）と
は、ＲＡＭ２２がデータを扱う準備ができたことをＣＰ
Ｕ１２に知らせるための信号である。Ｍレディ信号(MRD
Y#）は、図４に示すように、アドレスストローブ信号(A
DS#)が“１”、メモリ転送要求信号(AS#) が“０”のと
きに、ＲＡＭ２２のクロック信号（φ20) の立ち上がり
を契機として出力される。ここで、アドレスストローブ
信号(ADS#)とは、ＣＰＵ１２がＲＡＭ２２のアドレスを
読み取るための信号である。また、メモリ転送要求信号
(AS#) とは、ＲＡＭ２２がＣＰＵ１２に対しデータの転
送開始を要求するための信号である。
２に示すように、サンプリング回路１６２を有する。サ
ンプリング回路１６２は、図４に示すように、ＣＰＵボ
ードインターフェース２６から送られてきた負パルスの
Ｍレディ信号(MRDY#）を、メモリボード２０のクロック
信号（φ20) の立ち上がりでサンプリングすることによ
り、再度メモリボード２０のクロック信号（φ20) に同
期した負パルスのＳレディ信号(SRDY#) を生成する。し
たがって、Ｓレディ信号(SRDY#) は、Ｍレディ信号(MRD
Y#）よりＲＡＭ２２のクロック信号（φ20) の一周期だ
け遅れて出力される。ここで、Ｍレディ信号(MRDY#）と
は、ＲＡＭ２２がデータを扱う準備ができたことをＣＰ
Ｕ１２に知らせるための信号である。Ｍレディ信号(MRD
Y#）は、図４に示すように、アドレスストローブ信号(A
DS#)が“１”、メモリ転送要求信号(AS#) が“０”のと
きに、ＲＡＭ２２のクロック信号（φ20) の立ち上がり
を契機として出力される。ここで、アドレスストローブ
信号(ADS#)とは、ＣＰＵ１２がＲＡＭ２２のアドレスを
読み取るための信号である。また、メモリ転送要求信号
(AS#) とは、ＲＡＭ２２がＣＰＵ１２に対しデータの転
送開始を要求するための信号である。
【００１８】バーストレディ信号生成部１８は、図２に
示すように、第一回目のバーストレディ信号を生成する
第一信号生成部１８ａと、第二回目以降のバーストレデ
ィ信号を生成する第二信号生成部１８ｂと、第一信号生
成部１８ａが出力するバーストレディ信号及び第二信号
生成部１８ｂが出力するバーストレディ信号が入力され
るアンド回路１８ｃとを有する。第一信号生成部１８ａ
は、サンプリング回路１８２を有する。第二信号生成部
１８ｂは、ＣＰＵボードのクロックパルスをカウントす
るパルスカウンタ１８４と、バーストレディ信号を生成
する信号生成回路１８６と、バーストレディ信号の出力
回数をカウントするモードカウンタ１８８と、第一信号
生成部１８ａが出力するバーストレディ信号及び信号生
成回路１８６が出力するバーストレディ信号が入力され
るアンド回路１８３とを有する。尚、バーストレディ信
号生成部１８の各回路間を接続する信号線は、通常（信
号が入力されていない状態）は“１”である。以下、図
２に示すバーストレディ信号生成部１８の各回路の動作
を、図４に示すタイミングチャートを参照しつつ、図３
に示すフローに従って説明する。このフローは、バース
トレディ信号生成部１８に負パルスのＳレディ信号(SRD
Y#) が入力されることにより開始する。
示すように、第一回目のバーストレディ信号を生成する
第一信号生成部１８ａと、第二回目以降のバーストレデ
ィ信号を生成する第二信号生成部１８ｂと、第一信号生
成部１８ａが出力するバーストレディ信号及び第二信号
生成部１８ｂが出力するバーストレディ信号が入力され
るアンド回路１８ｃとを有する。第一信号生成部１８ａ
は、サンプリング回路１８２を有する。第二信号生成部
１８ｂは、ＣＰＵボードのクロックパルスをカウントす
るパルスカウンタ１８４と、バーストレディ信号を生成
する信号生成回路１８６と、バーストレディ信号の出力
回数をカウントするモードカウンタ１８８と、第一信号
生成部１８ａが出力するバーストレディ信号及び信号生
成回路１８６が出力するバーストレディ信号が入力され
るアンド回路１８３とを有する。尚、バーストレディ信
号生成部１８の各回路間を接続する信号線は、通常（信
号が入力されていない状態）は“１”である。以下、図
２に示すバーストレディ信号生成部１８の各回路の動作
を、図４に示すタイミングチャートを参照しつつ、図３
に示すフローに従って説明する。このフローは、バース
トレディ信号生成部１８に負パルスのＳレディ信号(SRD
Y#) が入力されることにより開始する。
【００１９】ステップＳ１では、図４に示すように、負
パルスのＳレディ信号(SRDY#) を、サンプリング回路１
８２により、ＣＰＵボード１０のクロック信号（φ33）
に同期したクロックパルスの立ち上がりでサンプリング
する。これにより、ＣＰＵボード１０のクロック信号
（φ33）に同期した負パルスの第一回目のバーストレデ
ィ信号(BRDY#) を生成する。ここで、バーストレディ信
号(BRDY#) とは、ＲＡＭ２２がデータを扱う準備ができ
たことをＣＰＵ１２に知らせるための信号である。この
負パルスのバーストレディ信号(BRDY#) は、アンド回路
１８ｃを介してＣＰＵ１０及びモードカウンタ１８８に
送られると共に、アンド回路１８３を介してパルスカウ
ンタ１８４に送られる。
パルスのＳレディ信号(SRDY#) を、サンプリング回路１
８２により、ＣＰＵボード１０のクロック信号（φ33）
に同期したクロックパルスの立ち上がりでサンプリング
する。これにより、ＣＰＵボード１０のクロック信号
（φ33）に同期した負パルスの第一回目のバーストレデ
ィ信号(BRDY#) を生成する。ここで、バーストレディ信
号(BRDY#) とは、ＲＡＭ２２がデータを扱う準備ができ
たことをＣＰＵ１２に知らせるための信号である。この
負パルスのバーストレディ信号(BRDY#) は、アンド回路
１８ｃを介してＣＰＵ１０及びモードカウンタ１８８に
送られると共に、アンド回路１８３を介してパルスカウ
ンタ１８４に送られる。
【００２０】ステップＳ２では、モードカウンタ１８８
に入力されたバーストレディ信号(BRDY#) に基づき、モ
ードカウンタ１８８のカウント値（ｎ2 ）をアップする
（ｎ2 ＝ｎ2 ＋１）。尚、モードカウンタ１８８の初期
値は０であり、また、ステップＳ２で入力されたバース
トレディ信号(BRDY#) は第一回目のものなので、モード
カウンタ１８８のカウント値ｎ2 は１となる。
に入力されたバーストレディ信号(BRDY#) に基づき、モ
ードカウンタ１８８のカウント値（ｎ2 ）をアップする
（ｎ2 ＝ｎ2 ＋１）。尚、モードカウンタ１８８の初期
値は０であり、また、ステップＳ２で入力されたバース
トレディ信号(BRDY#) は第一回目のものなので、モード
カウンタ１８８のカウント値ｎ2 は１となる。
【００２１】ステップＳ３では、パルスカウンタ１８４
に入力されたバーストレディ信号(BRDY#) の立ち上がり
を契機として、ＣＰＵボード１０のクロック信号
（φ33）のパルス数（ｎ1 ）をカウントする。そして、
ｎ1 が５に達したときはステップＳ５に移行し、ｎ1 が
５に達していないときは５に達するまで待つ（ステップ
Ｓ４）。
に入力されたバーストレディ信号(BRDY#) の立ち上がり
を契機として、ＣＰＵボード１０のクロック信号
（φ33）のパルス数（ｎ1 ）をカウントする。そして、
ｎ1 が５に達したときはステップＳ５に移行し、ｎ1 が
５に達していないときは５に達するまで待つ（ステップ
Ｓ４）。
【００２２】パルスカウンタ１８４の値がｎ1 ＝５にな
るとステップＳ５に移行し、図４に示すように、パルス
カウンタ１８４が負パルスの生成信号(C1)を出力し、そ
の後、パルスカウンタ１８４のカウント値をリセットす
る（ｎ1 ＝０）。この負パルスの生成信号(C1)は、信号
生成回路１８６に送られる。
るとステップＳ５に移行し、図４に示すように、パルス
カウンタ１８４が負パルスの生成信号(C1)を出力し、そ
の後、パルスカウンタ１８４のカウント値をリセットす
る（ｎ1 ＝０）。この負パルスの生成信号(C1)は、信号
生成回路１８６に送られる。
【００２３】ステップＳ６では、図４に示すように、信
号生成回路１８６により、モードカウンタ１８８が負パ
ルスの停止信号(C2)を出力していないことを条件に生成
信号(C1)に基づき、第二回目以降のバーストレディ信号
(BRDY#) を生成する。この信号生成回路１８６から出力
されたバーストレディ信号(BRDY#) は、第一回目のバー
ストレディ信号(BRDY#) と同様に、アンド回路１８ｃを
介してＣＰＵ１０及びモードカウンタ１８８に送られる
と共に、アンド回路１８３を介してパルスカウンタ１８
４に送られる。
号生成回路１８６により、モードカウンタ１８８が負パ
ルスの停止信号(C2)を出力していないことを条件に生成
信号(C1)に基づき、第二回目以降のバーストレディ信号
(BRDY#) を生成する。この信号生成回路１８６から出力
されたバーストレディ信号(BRDY#) は、第一回目のバー
ストレディ信号(BRDY#) と同様に、アンド回路１８ｃを
介してＣＰＵ１０及びモードカウンタ１８８に送られる
と共に、アンド回路１８３を介してパルスカウンタ１８
４に送られる。
【００２４】尚、ｎ1 が５に達したときに、パルスカウ
ンタ１８４から生成信号(C1)を出力させ、信号生成回路
１８６がバーストレディ信号(BRDY#) を生成するように
したのは、図４に示すように、ＣＰＵ１０がアドレス信
号(PA)を出力してからメモリボード２０側のアドレス(M
A)が変化するまでに最大で約３５ナノ秒、また、メモリ
ボード２０側のアドレスが変化してからメモリボード２
０がデータバス(MD)上に有効データを出力するまでに約
９０ナノ秒かかるからである。ＣＰＵ１０はバーストレ
ディ信号(BRDY#) の立ち上がりを契機としてアドレス信
号(PA)を出力するので、本実施例では、図４に示すよう
に、前回生成されたバーストレディ信号(BRDY#) の立ち
上がりを契機として、ｎ1 が５に達したときに、即ち約
１５０ナノ秒後に、パルスカウンタ１８４から生成信号
(C1)を出力させ、この信号(C1)を受けてから信号生成回
路１８６がバーストレディ信号(BRDY#) を生成するよう
にした。
ンタ１８４から生成信号(C1)を出力させ、信号生成回路
１８６がバーストレディ信号(BRDY#) を生成するように
したのは、図４に示すように、ＣＰＵ１０がアドレス信
号(PA)を出力してからメモリボード２０側のアドレス(M
A)が変化するまでに最大で約３５ナノ秒、また、メモリ
ボード２０側のアドレスが変化してからメモリボード２
０がデータバス(MD)上に有効データを出力するまでに約
９０ナノ秒かかるからである。ＣＰＵ１０はバーストレ
ディ信号(BRDY#) の立ち上がりを契機としてアドレス信
号(PA)を出力するので、本実施例では、図４に示すよう
に、前回生成されたバーストレディ信号(BRDY#) の立ち
上がりを契機として、ｎ1 が５に達したときに、即ち約
１５０ナノ秒後に、パルスカウンタ１８４から生成信号
(C1)を出力させ、この信号(C1)を受けてから信号生成回
路１８６がバーストレディ信号(BRDY#) を生成するよう
にした。
【００２５】ステップＳ７では、モードカウンタ１８８
に入力されたバーストレディ信号(BRDY#) に基づき、モ
ードカウンタ１８８のカウント値をアップする（ｎ2 ＝
ｎ2＋１）。ステップＳ８では、ｎ2 が４に達したか否
かを判断する。ｎ2 が４に達したときはステップＳ９に
移行し、ｎ2 が４に達していないときはステップＳ３に
戻る。
に入力されたバーストレディ信号(BRDY#) に基づき、モ
ードカウンタ１８８のカウント値をアップする（ｎ2 ＝
ｎ2＋１）。ステップＳ８では、ｎ2 が４に達したか否
かを判断する。ｎ2 が４に達したときはステップＳ９に
移行し、ｎ2 が４に達していないときはステップＳ３に
戻る。
【００２６】モードカウンタ１８８の値がｎ2 ＝４にな
るとステップＳ９に移行し、図４には示されていない
が、モードカウンタ１８８が負パルスの停止信号(C2)を
出力し、その後、モードカウンタ１８８のカウント値を
リセットする（ｎ2 ＝０）。この負パルスの停止信号(C
2)は、信号生成回路１８６に送られる。信号生成回路１
８６がこの信号(C2)を受けると、信号生成回路１８６は
生成信号(C1)の入力に係わらず、バーストレディ信号の
生成を停止する。
るとステップＳ９に移行し、図４には示されていない
が、モードカウンタ１８８が負パルスの停止信号(C2)を
出力し、その後、モードカウンタ１８８のカウント値を
リセットする（ｎ2 ＝０）。この負パルスの停止信号(C
2)は、信号生成回路１８６に送られる。信号生成回路１
８６がこの信号(C2)を受けると、信号生成回路１８６は
生成信号(C1)の入力に係わらず、バーストレディ信号の
生成を停止する。
【００２７】ステップＳ９での処理が終了した後、この
フローは終了する。上記構成のバーストレディ信号生成
部１８は、図４に示すように、メモリボードインターフ
ェース１６のサンプリング回路１６２から出力された負
パルスのレディ信号(SRDY#)に基づき、バーストレディ
信号(BRDY#) を約１５０ナノ秒毎に４回連続して生成す
る。
フローは終了する。上記構成のバーストレディ信号生成
部１８は、図４に示すように、メモリボードインターフ
ェース１６のサンプリング回路１６２から出力された負
パルスのレディ信号(SRDY#)に基づき、バーストレディ
信号(BRDY#) を約１５０ナノ秒毎に４回連続して生成す
る。
【００２８】一方、データ(D) は、図４に示すように、
アドレスストローブ信号(ADS#)、メモリ転送要求信号(A
S#) 、及びバーストレディ信号(BRDY#) が全て出力され
ているときに、ＣＰＵ１２のクロックパルス（φ33）の
立ち上がりを契機として、ＣＰＵ１２に読み込まれる。
したがって、本実施例のバースト転送システムによれ
ば、４バイトずつ計４回のアクセスで一度に１６バイト
分のデータをＣＰＵ５２に転送することができる。
アドレスストローブ信号(ADS#)、メモリ転送要求信号(A
S#) 、及びバーストレディ信号(BRDY#) が全て出力され
ているときに、ＣＰＵ１２のクロックパルス（φ33）の
立ち上がりを契機として、ＣＰＵ１２に読み込まれる。
したがって、本実施例のバースト転送システムによれ
ば、４バイトずつ計４回のアクセスで一度に１６バイト
分のデータをＣＰＵ５２に転送することができる。
【００２９】上記の本実施例によれば、ＲＡＭ２２から
出力されたＭレディ信号を契機として、ＣＰＵ１２のク
ロック信号に同期したバーストレディ信号を所定期間毎
に所定回数生成するバーストレディ信号生成部１８を設
けたことにより、ＲＡＭ２２からバーストレディ信号を
複数回にわたり連続して出力させ、その後、これ等のバ
ーストレディ信号をＣＰＵ１２のクロック信号にいちい
ち同期させるという処理が不要になる。このように本実
施例によれば、簡易なロジックにより、非同期で動作す
るＣＰＵ１２とＲＡＭ２２との間におけるバースト転送
を実現することができる。
出力されたＭレディ信号を契機として、ＣＰＵ１２のク
ロック信号に同期したバーストレディ信号を所定期間毎
に所定回数生成するバーストレディ信号生成部１８を設
けたことにより、ＲＡＭ２２からバーストレディ信号を
複数回にわたり連続して出力させ、その後、これ等のバ
ーストレディ信号をＣＰＵ１２のクロック信号にいちい
ち同期させるという処理が不要になる。このように本実
施例によれば、簡易なロジックにより、非同期で動作す
るＣＰＵ１２とＲＡＭ２２との間におけるバースト転送
を実現することができる。
【００３０】また、上記の本実施例によれば、Ｍレディ
信号をＲＡＭ２２のクロック信号でサンプリングするこ
とにより生成されたＳレディ信号を、ＣＰＵ１２のクロ
ック信号でサンプリングすることにより第一回目のバー
ストレディ信号を生成する第一信号生成部１８ａと、第
二回目以降のバーストレディ信号を生成する第二信号生
成部１８ｂと、を有するバーストレディ信号生成部１８
を用いたことにより、バーストレディ信号をデータバス
上に有効データが出力された頃を見計らって生成するこ
とができる。
信号をＲＡＭ２２のクロック信号でサンプリングするこ
とにより生成されたＳレディ信号を、ＣＰＵ１２のクロ
ック信号でサンプリングすることにより第一回目のバー
ストレディ信号を生成する第一信号生成部１８ａと、第
二回目以降のバーストレディ信号を生成する第二信号生
成部１８ｂと、を有するバーストレディ信号生成部１８
を用いたことにより、バーストレディ信号をデータバス
上に有効データが出力された頃を見計らって生成するこ
とができる。
【００３１】さらに、上記の本実施例によれば、ＣＰＵ
１２のクロックパルス数が、バーストレディ信号が立ち
上がってから所定値に達したときに生成信号を出力する
パルスカウンタ１８４と、バーストレディ信号の出力回
数が所定値に達したときに停止信号を出力するモードカ
ウンタ１８８と、停止信号が入力されていないことを条
件に生成信号が入力されたときにバーストレディ信号を
生成するバースト信号生成回路１８６と、を有する第二
の信号生成部１８ｂを用いたことにより、バーストレデ
ィ信号を所定期間毎に所定回数生成することができる。
１２のクロックパルス数が、バーストレディ信号が立ち
上がってから所定値に達したときに生成信号を出力する
パルスカウンタ１８４と、バーストレディ信号の出力回
数が所定値に達したときに停止信号を出力するモードカ
ウンタ１８８と、停止信号が入力されていないことを条
件に生成信号が入力されたときにバーストレディ信号を
生成するバースト信号生成回路１８６と、を有する第二
の信号生成部１８ｂを用いたことにより、バーストレデ
ィ信号を所定期間毎に所定回数生成することができる。
【００３２】尚、上記の実施例では、メモリボード２０
側から送られてきたＭレディ信号をＲＡＭ２２のクロッ
ク信号でサンプリングすることによりＳレディ信号を生
成し、その後、このＳレディ信号を第一信号生成部１８
ａによりＣＰＵ１２のクロック信号でサンプリングして
第一回目のバーストレディ信号を生成したものについて
説明したが、本発明はこれに限定されるものではない。
Ｍレディ信号を直接第一信号生成部１８ａに入力し、Ｃ
ＰＵ１２のクロック信号でサンプリングすることによ
り、第一回目のバーストレディ信号を生成してもよい。
側から送られてきたＭレディ信号をＲＡＭ２２のクロッ
ク信号でサンプリングすることによりＳレディ信号を生
成し、その後、このＳレディ信号を第一信号生成部１８
ａによりＣＰＵ１２のクロック信号でサンプリングして
第一回目のバーストレディ信号を生成したものについて
説明したが、本発明はこれに限定されるものではない。
Ｍレディ信号を直接第一信号生成部１８ａに入力し、Ｃ
ＰＵ１２のクロック信号でサンプリングすることによ
り、第一回目のバーストレディ信号を生成してもよい。
【００３３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、周辺装置から出力されたレディ信号を契機と
して、中央処理装置のクロック信号に同期したバースト
レディ信号を所定期間毎に所定回数生成するバーストレ
ディ信号生成装置を設けたことにより、周辺装置からバ
ーストレディ信号を複数回にわたり連続して出力させ、
その後、これ等のバーストレディ信号を中央処理装置の
クロック信号にいちいち同期させるという処理が不要に
なるので、ロジックが簡易となり、これにより、非同期
で動作する中央処理装置と周辺装置との間におけるバー
スト転送が可能なバースト転送システムを提供すること
ができる。
によれば、周辺装置から出力されたレディ信号を契機と
して、中央処理装置のクロック信号に同期したバースト
レディ信号を所定期間毎に所定回数生成するバーストレ
ディ信号生成装置を設けたことにより、周辺装置からバ
ーストレディ信号を複数回にわたり連続して出力させ、
その後、これ等のバーストレディ信号を中央処理装置の
クロック信号にいちいち同期させるという処理が不要に
なるので、ロジックが簡易となり、これにより、非同期
で動作する中央処理装置と周辺装置との間におけるバー
スト転送が可能なバースト転送システムを提供すること
ができる。
【００３４】請求項２記載の発明によれば、レディ信号
を中央処理装置のクロック信号でサンプリングすること
により第一回目の前記バーストレディ信号を生成する第
一の信号生成部と、第二回目以降の前記バーストレディ
信号を生成する第二の信号生成部と、を有するバースト
レディ信号生成装置を用いたことにより、バーストレデ
ィ信号をデータバス上に有効データが出力された頃を見
計らって生成することができるバースト転送システムを
提供することができる。
を中央処理装置のクロック信号でサンプリングすること
により第一回目の前記バーストレディ信号を生成する第
一の信号生成部と、第二回目以降の前記バーストレディ
信号を生成する第二の信号生成部と、を有するバースト
レディ信号生成装置を用いたことにより、バーストレデ
ィ信号をデータバス上に有効データが出力された頃を見
計らって生成することができるバースト転送システムを
提供することができる。
【００３５】請求項３記載の発明によれば、中央処理装
置のクロックパルス数が、バーストレディ信号が出力さ
れてから所定値に達したときに生成信号を出力する第一
のカウンタと、バーストレディ信号の出力回数が所定値
に達したときに停止信号を出力する第二のカウンタと、
停止信号が入力されていないことを条件に生成信号が入
力されたときにバーストレディ信号を生成する信号生成
回路と、を有する第二の信号生成部を用いたことによ
り、バーストレディ信号を所定期間毎に所定回数生成す
ることができるバースト転送システムを提供することが
できる。
置のクロックパルス数が、バーストレディ信号が出力さ
れてから所定値に達したときに生成信号を出力する第一
のカウンタと、バーストレディ信号の出力回数が所定値
に達したときに停止信号を出力する第二のカウンタと、
停止信号が入力されていないことを条件に生成信号が入
力されたときにバーストレディ信号を生成する信号生成
回路と、を有する第二の信号生成部を用いたことによ
り、バーストレディ信号を所定期間毎に所定回数生成す
ることができるバースト転送システムを提供することが
できる。
【００３６】請求項４記載の発明によれば、前記の構成
としたことにより、請求項１記載の発明と同様の効果を
有するバースト転送方法を提供することができる。
としたことにより、請求項１記載の発明と同様の効果を
有するバースト転送方法を提供することができる。
【図１】本発明の一実施例であるバースト転送システム
を説明するための概略構成図である。
を説明するための概略構成図である。
【図２】図１に示すバーストレディ信号生成部とメモリ
ボードインターフェースとの概略ブロック図である。
ボードインターフェースとの概略ブロック図である。
【図３】図１に示すバーストレディ信号生成部の動作を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図４】図１に示すＣＰＵボードとメモリボードとの間
でバースト転送を行う際の各信号のタイミングチャート
である。
でバースト転送を行う際の各信号のタイミングチャート
である。
【図５】従来のバースト転送システムを説明するための
概略構成図である。
概略構成図である。
【図６】図５に示すＣＰＵボードとメモリボードとの間
でバースト転送を行う際の各信号のタイミングチャート
である。
でバースト転送を行う際の各信号のタイミングチャート
である。
１０ ＣＰＵボード １２ ＣＰＵ １４ メモリアクセス制御部 １６ メモリボードインターフェース １８ バーストレディ信号生成部 １８ａ 第一信号生成部 １８ｂ 第二信号生成部 １８ｃ，１８３ アンド回路 ２０ メモリボード ２２ ＲＡＭ ２４ ＲＡＭ制御部 ２６ ＣＰＵボードインターフェース １６２，１８２ サンプリング回路 １８４ パルスカウンタ １８６ 信号生成部 １８８ モードカウンタ
Claims (4)
- 【請求項１】 中央処理装置と、前記中央処理装置と非
同期で動作する周辺装置との間で、バーストレディ信号
に基づき、データを所定回数連続して転送するバースト
転送システムにおいて、 前記周辺装置から出力されたレディ信号を契機として、
前記中央処理装置のクロック信号に同期したバーストレ
ディ信号を所定期間毎に所定回数生成するバーストレデ
ィ信号生成装置を設けたことを特徴とするバースト転送
システム。 - 【請求項２】 前記バーストレディ信号生成装置は、前
記レディ信号を前記中央処理装置のクロック信号でサン
プリングすることにより第一回目の前記バーストレディ
信号を生成する第一の信号生成部と、第二回目以降の前
記バーストレディ信号を生成する第二の信号生成部と、
を有することを特徴とする請求項１記載のバースト転送
システム。 - 【請求項３】 前記第二の信号生成部は、前記中央処理
装置のクロックパルス数が、前記バーストレディ信号が
出力されてから所定値に達したときに生成信号を出力す
る第一のカウンタと、前記バーストレディ信号の出力回
数が所定値に達したときに停止信号を出力する第二のカ
ウンタと、前記停止信号が入力されていないことを条件
に前記生成信号が入力されたときに前記バーストレディ
信号を生成する信号生成回路と、を有することを特徴と
する請求項２記載のバースト転送システム。 - 【請求項４】 中央処理装置と非同期で動作する周辺装
置から出力されたレディ信号を契機として、前記中央処
理装置のクロック信号に同期したバーストレディ信号を
所定期間毎に所定回数生成すると共に、前記中央処理装
置と前記周辺装置との間で、前記バーストレディ信号に
基づき、データを所定回数連続して転送することを特徴
とするバースト転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32999494A JPH08161260A (ja) | 1994-12-05 | 1994-12-05 | バースト転送システム及びバースト転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32999494A JPH08161260A (ja) | 1994-12-05 | 1994-12-05 | バースト転送システム及びバースト転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161260A true JPH08161260A (ja) | 1996-06-21 |
Family
ID=18227590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32999494A Withdrawn JPH08161260A (ja) | 1994-12-05 | 1994-12-05 | バースト転送システム及びバースト転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08161260A (ja) |
-
1994
- 1994-12-05 JP JP32999494A patent/JPH08161260A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |