JPH08153954A - セラミックプリント配線板の製造方法 - Google Patents
セラミックプリント配線板の製造方法Info
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- JPH08153954A JPH08153954A JP29619194A JP29619194A JPH08153954A JP H08153954 A JPH08153954 A JP H08153954A JP 29619194 A JP29619194 A JP 29619194A JP 29619194 A JP29619194 A JP 29619194A JP H08153954 A JPH08153954 A JP H08153954A
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- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
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- H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
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- H05K3/24—Reinforcing the conductive pattern
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- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】
【目的】 無電解銅メッキの際に発生するスキップ現象
を防止して、導体回路層の断線不良を低減するセラミッ
ク配線板の製造方法を提供する。 【構成】 セラミック基板１の少なくとも一方の面上に
端子層３を設け、この端子層３に、その両端部が接続す
る厚膜抵抗体層２を形成し、前記端子層３に露出部３ｒ
を残して、前記端子層３と厚膜抵抗体層２との表面を被
覆する絶縁体層４を設け、この絶縁体層４と前記露出部
３ｒとを含むセラミック基板１上に無電解メッキ層６を
形成し、前記露出部３ｒ上の無電解メッキ層６を介して
前記端子層３と接続する電気メッキ層８を電気メッキ法
により形成するセラミック配線板の製造方法において、
前記厚膜抵抗体層２、端子層３及び絶縁体層４を形成し
た後で、かつ、無電解メッキ層６を形成する前に、加熱
処理を施す。
を防止して、導体回路層の断線不良を低減するセラミッ
ク配線板の製造方法を提供する。 【構成】 セラミック基板１の少なくとも一方の面上に
端子層３を設け、この端子層３に、その両端部が接続す
る厚膜抵抗体層２を形成し、前記端子層３に露出部３ｒ
を残して、前記端子層３と厚膜抵抗体層２との表面を被
覆する絶縁体層４を設け、この絶縁体層４と前記露出部
３ｒとを含むセラミック基板１上に無電解メッキ層６を
形成し、前記露出部３ｒ上の無電解メッキ層６を介して
前記端子層３と接続する電気メッキ層８を電気メッキ法
により形成するセラミック配線板の製造方法において、
前記厚膜抵抗体層２、端子層３及び絶縁体層４を形成し
た後で、かつ、無電解メッキ層６を形成する前に、加熱
処理を施す。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、携帯電話やテ
ープレコーダー等の電子機器等に用いられるセラミック
プリント配線板の製造方法に関する。
ープレコーダー等の電子機器等に用いられるセラミック
プリント配線板の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化、高密
度実装化の傾向がめざましく、それに伴いセラミック基
板でも、基板上に焼成タイプの厚膜抵抗体と、湿式メッ
キ法による導体回路層が形成され、これらを端子層で接
続するセラミック配線板が知られている。
度実装化の傾向がめざましく、それに伴いセラミック基
板でも、基板上に焼成タイプの厚膜抵抗体と、湿式メッ
キ法による導体回路層が形成され、これらを端子層で接
続するセラミック配線板が知られている。
【０００３】前記セラミック配線板の製造法の一例を、
サブトラクティブ法のパターンメッキ法により形成され
るプロセスを、図２に基づいて説明する。図２（ａ）に
示すにように、セラミック基板１０の面上に端子層３０
を形成する。銀、パラジウムを含むペーストを印刷、焼
成してその両端部が端子層３０と接続するように厚膜抵
抗体層２０を設ける。前記端子層３０に露出部３０ｒを
残して、前記端子層３０と厚膜抵抗体層２０との表面を
被覆する絶縁体層４０を設けて保護する。次に、図２
（ｂ）に示すように、この絶縁体層４０と露出部３０ｒ
とを含むセラミック基板１０の全面上に無電解メッキ層
６０を形成する。続いて図２（ｃ）に示すように、導体
回路層５０が形成される部分のみが露出するように、メ
ッキレジスト７０でマスクする。その後湿式の電気メッ
キで図２（ｄ）に示すように、電気メッキ層８０を形成
する。電気メッキ終了後、図２（ｅ）に示すように、メ
ッキレジスト７０を剥離し、露出した無電解メッキ層６
０をエッチングにより除去すると、図２（ｆ）に示す、
無電解メッキ層６０と電気メッキ層８０とからなる導体
回路層５０が形成され、電気メッキ層８０は、露出部３
０ｒ上の無電解メッキ層６０を介して前記端子層３０と
接続される。
サブトラクティブ法のパターンメッキ法により形成され
るプロセスを、図２に基づいて説明する。図２（ａ）に
示すにように、セラミック基板１０の面上に端子層３０
を形成する。銀、パラジウムを含むペーストを印刷、焼
成してその両端部が端子層３０と接続するように厚膜抵
抗体層２０を設ける。前記端子層３０に露出部３０ｒを
残して、前記端子層３０と厚膜抵抗体層２０との表面を
被覆する絶縁体層４０を設けて保護する。次に、図２
（ｂ）に示すように、この絶縁体層４０と露出部３０ｒ
とを含むセラミック基板１０の全面上に無電解メッキ層
６０を形成する。続いて図２（ｃ）に示すように、導体
回路層５０が形成される部分のみが露出するように、メ
ッキレジスト７０でマスクする。その後湿式の電気メッ
キで図２（ｄ）に示すように、電気メッキ層８０を形成
する。電気メッキ終了後、図２（ｅ）に示すように、メ
ッキレジスト７０を剥離し、露出した無電解メッキ層６
０をエッチングにより除去すると、図２（ｆ）に示す、
無電解メッキ層６０と電気メッキ層８０とからなる導体
回路層５０が形成され、電気メッキ層８０は、露出部３
０ｒ上の無電解メッキ層６０を介して前記端子層３０と
接続される。
【０００４】前記の方法で導体回路層５０を形成する
際、図３（ｂ）に示すように、無電解メッキ層６０が例
えば、端子層３０の露出部３０ｒやセラミック基板１０
の面上で部分的に欠落して形成された場合には、次工程
の電気メッキの際に通電されず結果的に、図３（ｆ）に
示すように導体回路層５０に断線不良が発生することに
なる。特に、セラミック基板１０の面上に、厚膜抵抗体
層２０、端子層３０、絶縁体層４０が形成され、長期的
に放置されていた場合に、導体回路層５０に断線不良が
多く発生する傾向にある。すなわち、放置している間に
端子層３０の露出部３０ｒの表面の活性度が低下し、無
電解メッキが析出しにくくなる。その傾向が大きくなる
と端子層３０の露出部３０ｒ上に全く銅が析出せず、し
かも端子層３０のの露出部３０ｒ周辺のセラミック基板
１０の面上にも無電解メッキ層６０が形成されなくなる
場合もあり（以下、スキップ現象と称する）これらは断
線不良の直接的な原因となる。
際、図３（ｂ）に示すように、無電解メッキ層６０が例
えば、端子層３０の露出部３０ｒやセラミック基板１０
の面上で部分的に欠落して形成された場合には、次工程
の電気メッキの際に通電されず結果的に、図３（ｆ）に
示すように導体回路層５０に断線不良が発生することに
なる。特に、セラミック基板１０の面上に、厚膜抵抗体
層２０、端子層３０、絶縁体層４０が形成され、長期的
に放置されていた場合に、導体回路層５０に断線不良が
多く発生する傾向にある。すなわち、放置している間に
端子層３０の露出部３０ｒの表面の活性度が低下し、無
電解メッキが析出しにくくなる。その傾向が大きくなる
と端子層３０の露出部３０ｒ上に全く銅が析出せず、し
かも端子層３０のの露出部３０ｒ周辺のセラミック基板
１０の面上にも無電解メッキ層６０が形成されなくなる
場合もあり（以下、スキップ現象と称する）これらは断
線不良の直接的な原因となる。
【０００５】
【発明が解決しようとする課題】本発明は、前記の事実
に鑑みてなされたもので、その目的とするところは、無
電解銅メッキの際に発生するスキップ現象を防止して、
導体回路層の断線不良を低減するセラミック配線板の製
造方法を提供することにある。
に鑑みてなされたもので、その目的とするところは、無
電解銅メッキの際に発生するスキップ現象を防止して、
導体回路層の断線不良を低減するセラミック配線板の製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
セラミック配線板の製造方法は、セラミック基板１の少
なくとも一方の面上に端子層３を設け、この端子層３
に、その両端部が接続する厚膜抵抗体層２を形成し、前
記端子層３に露出部３ｒを残して、前記端子層３と厚膜
抵抗体層２との表面を被覆する絶縁体層４を設け、この
絶縁体層４と前記露出部３ｒとを含むセラミック基板１
上に無電解メッキ層６を形成し、前記露出部３ｒ上の無
電解メッキ層６を介して前記端子層３と接続する電気メ
ッキ層８を電気メッキ法により形成するセラミック配線
板の製造方法において、前記厚膜抵抗体層２、端子層３
及び絶縁体層４を形成した後で、かつ、無電解メッキ層
６を形成する前に、温度を１５０℃以上、処理時間を３
時間以上にして加熱処理を施すことを特徴とするセラミ
ックプリント配線板の製造方法。
セラミック配線板の製造方法は、セラミック基板１の少
なくとも一方の面上に端子層３を設け、この端子層３
に、その両端部が接続する厚膜抵抗体層２を形成し、前
記端子層３に露出部３ｒを残して、前記端子層３と厚膜
抵抗体層２との表面を被覆する絶縁体層４を設け、この
絶縁体層４と前記露出部３ｒとを含むセラミック基板１
上に無電解メッキ層６を形成し、前記露出部３ｒ上の無
電解メッキ層６を介して前記端子層３と接続する電気メ
ッキ層８を電気メッキ法により形成するセラミック配線
板の製造方法において、前記厚膜抵抗体層２、端子層３
及び絶縁体層４を形成した後で、かつ、無電解メッキ層
６を形成する前に、温度を１５０℃以上、処理時間を３
時間以上にして加熱処理を施すことを特徴とするセラミ
ックプリント配線板の製造方法。
【０００７】本発明の請求項２に係るセラミック配線板
の製造方法は、前記の加熱処理の温度が２００℃〜４０
０℃であり、その処理時間が２００℃の場合は２時間以
上、４００℃の場合は１時間以上であることを特徴とす
る。
の製造方法は、前記の加熱処理の温度が２００℃〜４０
０℃であり、その処理時間が２００℃の場合は２時間以
上、４００℃の場合は１時間以上であることを特徴とす
る。
【０００８】以下、本発明を詳細に説明する。本発明で
用いる図１に示すセラミック基板１としては、アルミナ
系基板、窒化アルミニウム系基板、炭化ケイ素系基板、
ガラス系基板等が用いられる。これらのセラミック基板
１上には、そのまま導体回路層５の形成を行うことも可
能ではあるが、好ましくはメッキ導体の密着力を上げる
ために、セラミック基板１の表面を粗面化したセラミッ
ク基板１が適しており、アルミナ系基板をリン酸処理に
よって化学的に粗化したセラミック基板１を用いるのが
好ましい。
用いる図１に示すセラミック基板１としては、アルミナ
系基板、窒化アルミニウム系基板、炭化ケイ素系基板、
ガラス系基板等が用いられる。これらのセラミック基板
１上には、そのまま導体回路層５の形成を行うことも可
能ではあるが、好ましくはメッキ導体の密着力を上げる
ために、セラミック基板１の表面を粗面化したセラミッ
ク基板１が適しており、アルミナ系基板をリン酸処理に
よって化学的に粗化したセラミック基板１を用いるのが
好ましい。
【０００９】図１（ａ）に示すにように、セラミック基
板１の面上に端子層３を設ける。この端子層３は後述の
厚膜抵抗体層２と導体回路層５とを接続するもので、例
えば、銀、パラジウム、白金、金等の導電性微粉末とガ
ラス質フリットを含有するペーストを印刷、焼成して形
成される。前記厚膜抵抗体層２は、例えば、ルテニウ
ム、パラジウム、銀、タリウム、スズ、インジウム、こ
れらの酸化物や化合物、ＬａＢ6 等の導電性微粉末、ガ
ラスフリット、有機ビヒクル等を含有するペーストを印
刷、焼成して、その両端部が前記端子層３に接続するよ
うに形成される。前記セラミック基板１上に厚膜抵抗体
層２の全体を覆うように絶縁体層４が形成される。この
絶縁体層４は、前記端子層３の一部を覆い、一部を露出
させた形状で形成する。すなわち、この端子層３に露出
部３ｒを残して、前記端子層３と厚膜抵抗体層２との表
面を被覆する絶縁体層４を設けて、厚膜抵抗体層２が後
述の導体回路層５を形成する化学処理で悪影響を受けな
いように保護する。前記絶縁体層４は、例えば、ガラス
フリット、金属酸化物及び有機ビヒクル等を含有するペ
ーストを印刷、焼成して形成される。
板１の面上に端子層３を設ける。この端子層３は後述の
厚膜抵抗体層２と導体回路層５とを接続するもので、例
えば、銀、パラジウム、白金、金等の導電性微粉末とガ
ラス質フリットを含有するペーストを印刷、焼成して形
成される。前記厚膜抵抗体層２は、例えば、ルテニウ
ム、パラジウム、銀、タリウム、スズ、インジウム、こ
れらの酸化物や化合物、ＬａＢ6 等の導電性微粉末、ガ
ラスフリット、有機ビヒクル等を含有するペーストを印
刷、焼成して、その両端部が前記端子層３に接続するよ
うに形成される。前記セラミック基板１上に厚膜抵抗体
層２の全体を覆うように絶縁体層４が形成される。この
絶縁体層４は、前記端子層３の一部を覆い、一部を露出
させた形状で形成する。すなわち、この端子層３に露出
部３ｒを残して、前記端子層３と厚膜抵抗体層２との表
面を被覆する絶縁体層４を設けて、厚膜抵抗体層２が後
述の導体回路層５を形成する化学処理で悪影響を受けな
いように保護する。前記絶縁体層４は、例えば、ガラス
フリット、金属酸化物及び有機ビヒクル等を含有するペ
ーストを印刷、焼成して形成される。
【００１０】通常、セラミック基板１の面上に厚膜抵抗
体層２、端子層３、絶縁体層４を形成した後、例えば、
一次銅皮膜等の無電解メッキ層６を形成するまでの間、
セラミック基板１はデシケーター等の温度、湿度が管理
された状態で保管されることになるが、状況によって
は、特に端子層３の露出部３ｒの表面が酸化され、次工
程の無電解メッキに対する活性度が低下する。特に銀を
含んだペーストを用いて端子層３を形成した場合に、こ
の傾向が著しく、無電解銅メッキをおこなって一次銅皮
膜を形成してもスキップ現象が発生する。そこで、図１
（ａ−２）に示すように、セラミック基板１の面上に厚
膜抵抗体層２、端子層３及び絶縁体層４を形成した後、
例えば、８５℃、８５％状態で２００時間放置したセラ
ミック基板１を用いて、温度が１５０℃以上、処理時間
が３時間以上の加熱処理（焼成）を行うことにより、端
子層３の露出部３ｒの表面が還元され、次工程の無電解
メッキに対する活性度が向上する。さらに好ましくは、
加熱処理の温度が２００℃〜４００℃であり、その処理
時間が２００℃の場合は２時間以上、４００℃の場合は
１時間以上にするのがよい。すなわち、絶縁体層４は、
４００℃を越える温度で加熱処理を行う場合には、絶縁
体層４が再溶融する傾向になり、絶縁体層４中のガラス
成分と端子層３中のガラス成分とが化学反応を起こし、
端子層３中のガラス層が絶縁体層４中にとりこまれ、結
果的に端子層３がポーラスになり断線不良等を発生させ
るブリードアウト現象を引き起こす危険性が高くなる。
したがって、端子層３を活性化するための加熱処理は、
１５０℃以上の温度であれば何度でもよいが、前記の理
由により、４００℃以下の温度で焼成することが好まし
い。また、２００℃未満の温度で加熱処理を行う場合に
は、酸化銀が空気中で、酸素と銀とに分解され難い。こ
の酸化銀が酸素と銀とに分解される分解温度は焼成中の
雰囲気によって多少異なり、例えば水素中では１００℃
であるが、２００℃で焼成しても問題がなく、端子層３
の活性化が行われる。
体層２、端子層３、絶縁体層４を形成した後、例えば、
一次銅皮膜等の無電解メッキ層６を形成するまでの間、
セラミック基板１はデシケーター等の温度、湿度が管理
された状態で保管されることになるが、状況によって
は、特に端子層３の露出部３ｒの表面が酸化され、次工
程の無電解メッキに対する活性度が低下する。特に銀を
含んだペーストを用いて端子層３を形成した場合に、こ
の傾向が著しく、無電解銅メッキをおこなって一次銅皮
膜を形成してもスキップ現象が発生する。そこで、図１
（ａ−２）に示すように、セラミック基板１の面上に厚
膜抵抗体層２、端子層３及び絶縁体層４を形成した後、
例えば、８５℃、８５％状態で２００時間放置したセラ
ミック基板１を用いて、温度が１５０℃以上、処理時間
が３時間以上の加熱処理（焼成）を行うことにより、端
子層３の露出部３ｒの表面が還元され、次工程の無電解
メッキに対する活性度が向上する。さらに好ましくは、
加熱処理の温度が２００℃〜４００℃であり、その処理
時間が２００℃の場合は２時間以上、４００℃の場合は
１時間以上にするのがよい。すなわち、絶縁体層４は、
４００℃を越える温度で加熱処理を行う場合には、絶縁
体層４が再溶融する傾向になり、絶縁体層４中のガラス
成分と端子層３中のガラス成分とが化学反応を起こし、
端子層３中のガラス層が絶縁体層４中にとりこまれ、結
果的に端子層３がポーラスになり断線不良等を発生させ
るブリードアウト現象を引き起こす危険性が高くなる。
したがって、端子層３を活性化するための加熱処理は、
１５０℃以上の温度であれば何度でもよいが、前記の理
由により、４００℃以下の温度で焼成することが好まし
い。また、２００℃未満の温度で加熱処理を行う場合に
は、酸化銀が空気中で、酸素と銀とに分解され難い。こ
の酸化銀が酸素と銀とに分解される分解温度は焼成中の
雰囲気によって多少異なり、例えば水素中では１００℃
であるが、２００℃で焼成しても問題がなく、端子層３
の活性化が行われる。
【００１１】次に、主に端子層３の露出部３ｒの表面の
活性化が行われた直後に図１（ｂ）に示すように、前記
絶縁体層４と端子層３の露出部３ｒとを含むセラミック
基板１の全面上に銅皮膜等の無電解メッキ層６を形成す
る。ここでいう銅皮膜の作成とは、パラジウムによる核
付けを施した後にアルカリ性の溶液中で硫酸銅とホリマ
リンの酸化還元反応により形成された皮膜である。続い
て図１（ｃ）に示すように、導体回路層５が形成される
部分のみが露出するように、メッキレジスト７でマスク
する。その後、湿式の電気メッキで図１（ｄ）に示すよ
うに、電気メッキ層８を形成する。この電気メッキ層８
としては、例えば、銅、ニッケル、金、白金、パラジウ
ムの群から選択される少なくとも１種を用いる。電気メ
ッキ終了後、図１（ｅ）に示すように、メッキレジスト
７を剥離し、露出した無電解メッキ層６をエッチングに
より除去することにより、図１（ｆ）に示すように、無
電解メッキ層６と電気メッキ層８とからなる導体回路層
５が形成され、この導体回路層５はスキップによる断線
がなく、端子層３を介して、厚膜抵抗体２と接続されて
いる。
活性化が行われた直後に図１（ｂ）に示すように、前記
絶縁体層４と端子層３の露出部３ｒとを含むセラミック
基板１の全面上に銅皮膜等の無電解メッキ層６を形成す
る。ここでいう銅皮膜の作成とは、パラジウムによる核
付けを施した後にアルカリ性の溶液中で硫酸銅とホリマ
リンの酸化還元反応により形成された皮膜である。続い
て図１（ｃ）に示すように、導体回路層５が形成される
部分のみが露出するように、メッキレジスト７でマスク
する。その後、湿式の電気メッキで図１（ｄ）に示すよ
うに、電気メッキ層８を形成する。この電気メッキ層８
としては、例えば、銅、ニッケル、金、白金、パラジウ
ムの群から選択される少なくとも１種を用いる。電気メ
ッキ終了後、図１（ｅ）に示すように、メッキレジスト
７を剥離し、露出した無電解メッキ層６をエッチングに
より除去することにより、図１（ｆ）に示すように、無
電解メッキ層６と電気メッキ層８とからなる導体回路層
５が形成され、この導体回路層５はスキップによる断線
がなく、端子層３を介して、厚膜抵抗体２と接続されて
いる。
【００１２】なお、本発明に係るセラミックプリント配
線板の製造方法によると、前記のようなパターンメッキ
法に基づく導体回路層５の形成であっても、その他の工
法であっても導体回路層５の断線不良防止という意味で
は同様の効果があるといえる。
線板の製造方法によると、前記のようなパターンメッキ
法に基づく導体回路層５の形成であっても、その他の工
法であっても導体回路層５の断線不良防止という意味で
は同様の効果があるといえる。
【００１３】
【作用】本発明の請求項１に係るセラミック配線板の製
造方法では、厚膜抵抗体層２、端子層３及び絶縁体層４
を形成した後で、かつ、無電解メッキ層６を形成する前
に、温度を１５０℃以上、処理時間を３時間以上にして
加熱処理を施すので、端子層３の露出部３ｒの表面が還
元され、次工程の無電解メッキに対する活性度が向上す
る。
造方法では、厚膜抵抗体層２、端子層３及び絶縁体層４
を形成した後で、かつ、無電解メッキ層６を形成する前
に、温度を１５０℃以上、処理時間を３時間以上にして
加熱処理を施すので、端子層３の露出部３ｒの表面が還
元され、次工程の無電解メッキに対する活性度が向上す
る。
【００１４】本発明の請求項２に係るセラミック配線板
の製造方法では、加熱処理の温度が２００℃〜４００℃
であり、その処理時間が２００℃の場合は２時間以上、
４００℃の場合は１時間以上であるので、端子層３の露
出部３ｒの表面が、さらに還元され易く、前記端子層３
の露出部３ｒが、さらに活性化する。
の製造方法では、加熱処理の温度が２００℃〜４００℃
であり、その処理時間が２００℃の場合は２時間以上、
４００℃の場合は１時間以上であるので、端子層３の露
出部３ｒの表面が、さらに還元され易く、前記端子層３
の露出部３ｒが、さらに活性化する。
【００１５】
【実施例】以下、本発明を実施例及び比較例によって、
具体的に説明する。
具体的に説明する。
【００１６】（実施例１〜実施例５）及び（比較例１〜
比較例７） ３００℃に加熱した、リン酸に浸漬することにより、図
１（ａ）に示すように、表面を粗化した９６％アルミナ
白色のセラミック基板１（１００ｍｍ×１００ｍｍ×
０．６３５ｍｍ：松下電工社製）の面上に、市販の銀／
パラジウム系導体ペースト（ノリタケカンパニーリミテ
ド社製：商品名ＮＰ−３４１０）をスクリーン印刷法に
より所望の膜厚で印刷して、８５０℃で１０分間、空気
中で焼成することにより、端子層３を形成した。次い
で、酸化ルテニウムを主成分とする抵抗体のペースト
（住友金属鉱山社製：商品名ＲＵ−４０）を端子層３間
にスクリーン印刷し、空気中で８５０℃で１０分間焼成
して、厚膜抵抗体層２を形成した。この上に、オーバー
コートガラス（ヘレウス社製：商品名ＩＰ９０２９）を
スクリーン印刷した後、空気中で６５０℃で１０分間焼
成して、絶縁体層４を形成し、次いで８５℃、８５％状
態で２００時間放置したセラミック基板１を用いて、表
１に示した焼成温度と焼成時間でそれぞれ、加熱処理
（焼成）を行った。
比較例７） ３００℃に加熱した、リン酸に浸漬することにより、図
１（ａ）に示すように、表面を粗化した９６％アルミナ
白色のセラミック基板１（１００ｍｍ×１００ｍｍ×
０．６３５ｍｍ：松下電工社製）の面上に、市販の銀／
パラジウム系導体ペースト（ノリタケカンパニーリミテ
ド社製：商品名ＮＰ−３４１０）をスクリーン印刷法に
より所望の膜厚で印刷して、８５０℃で１０分間、空気
中で焼成することにより、端子層３を形成した。次い
で、酸化ルテニウムを主成分とする抵抗体のペースト
（住友金属鉱山社製：商品名ＲＵ−４０）を端子層３間
にスクリーン印刷し、空気中で８５０℃で１０分間焼成
して、厚膜抵抗体層２を形成した。この上に、オーバー
コートガラス（ヘレウス社製：商品名ＩＰ９０２９）を
スクリーン印刷した後、空気中で６５０℃で１０分間焼
成して、絶縁体層４を形成し、次いで８５℃、８５％状
態で２００時間放置したセラミック基板１を用いて、表
１に示した焼成温度と焼成時間でそれぞれ、加熱処理
（焼成）を行った。
【００１７】
【表１】
【００１８】その後、アルカリキャタリスト法による核
付け工程（奥野製薬工業社製：商品名ＯＰＣプロセスＡ
Ｃ）を経た後、無電解銅メッキによりセラミック基板１
の全面に無電解メッキ層６である銅皮膜を形成した。た
だし、無電解銅メッキ浴組成は、ＣｕＳＯ4 ・５Ｈ
2 Ｏ；１０ｇ／リットル、ＥＤＴＡ・２Ｎａ；３０ｇ／
リットル、ホルマリン；０．３ｇ／リットル、ポリエチ
レングリコール（ナカライテスク社製：商品名ＰＥＧ＃
１０００）；５ミリリットル／リットルであり、ＮａＯ
ＨによりｐＨ調整をしてｐＨ１２．４で温度６０℃の条
件で無電解銅メッキを行った。
付け工程（奥野製薬工業社製：商品名ＯＰＣプロセスＡ
Ｃ）を経た後、無電解銅メッキによりセラミック基板１
の全面に無電解メッキ層６である銅皮膜を形成した。た
だし、無電解銅メッキ浴組成は、ＣｕＳＯ4 ・５Ｈ
2 Ｏ；１０ｇ／リットル、ＥＤＴＡ・２Ｎａ；３０ｇ／
リットル、ホルマリン；０．３ｇ／リットル、ポリエチ
レングリコール（ナカライテスク社製：商品名ＰＥＧ＃
１０００）；５ミリリットル／リットルであり、ＮａＯ
ＨによりｐＨ調整をしてｐＨ１２．４で温度６０℃の条
件で無電解銅メッキを行った。
【００１９】次いで、ドライフィルム（デュポンジャパ
ンリミテッド社製：商品名リストン４６２０）をラミネ
ートし、非導体回路部が透光するマスクを用いて、レジ
ストパタ−ンの形成を行い、市販の電気金メッキ浴（Ｅ
ＥＪＡ社製：商品名オ−ロボンドＴＮ）、及び二次電気
金メッキ浴（ＥＥＪＡ社製：商品名テンペレックス４０
１）により電気メッキを行うことにより電気メッキ層８
である金層を形成した。その後、３％水酸化ナトリウム
の水溶液に浸漬することにより、レジスト剥離した後、
銅メッキ部分を過硫酸ナトリウム、硫酸（１２５ｇ、４
０ミリリットル／リットル）の水溶液でエッチングを行
い、非導体回路部の銅を除去し、水洗、乾燥を行い、導
体回路層５が形成されたセラミックプリント配線板を得
た。
ンリミテッド社製：商品名リストン４６２０）をラミネ
ートし、非導体回路部が透光するマスクを用いて、レジ
ストパタ−ンの形成を行い、市販の電気金メッキ浴（Ｅ
ＥＪＡ社製：商品名オ−ロボンドＴＮ）、及び二次電気
金メッキ浴（ＥＥＪＡ社製：商品名テンペレックス４０
１）により電気メッキを行うことにより電気メッキ層８
である金層を形成した。その後、３％水酸化ナトリウム
の水溶液に浸漬することにより、レジスト剥離した後、
銅メッキ部分を過硫酸ナトリウム、硫酸（１２５ｇ、４
０ミリリットル／リットル）の水溶液でエッチングを行
い、非導体回路部の銅を除去し、水洗、乾燥を行い、導
体回路層５が形成されたセラミックプリント配線板を得
た。
【００２０】以上の結果、実施例１〜実施例５では、ス
キップの発生がなく、比較例１〜比較例７では、スキッ
プの発生があり、導体回路層５の断線不良を起こすこと
が確認できた。なお、スキップの発生の発生の有無は、
１５倍ルーペを用いて目視により確認した。
キップの発生がなく、比較例１〜比較例７では、スキッ
プの発生があり、導体回路層５の断線不良を起こすこと
が確認できた。なお、スキップの発生の発生の有無は、
１５倍ルーペを用いて目視により確認した。
【００２１】
【発明の効果】本発明の請求項１及び請求項２に係るセ
ラミックプリント配線板の製造方法によると、厚膜抵抗
体層、端子層及び絶縁体層を形成した後で、かつ、無電
解メッキ層を形成する前に、加熱処理を施すので、端子
層の露出部の表面が還元され、無電解メッキに対する活
性度が向上するため、無電解メッキにおけるスキップ現
象の発生を抑制し、導体回路層の断線不良を低減したセ
ラミックプリント配線板が得られる。
ラミックプリント配線板の製造方法によると、厚膜抵抗
体層、端子層及び絶縁体層を形成した後で、かつ、無電
解メッキ層を形成する前に、加熱処理を施すので、端子
層の露出部の表面が還元され、無電解メッキに対する活
性度が向上するため、無電解メッキにおけるスキップ現
象の発生を抑制し、導体回路層の断線不良を低減したセ
ラミックプリント配線板が得られる。
【図１】本発明の実施例に係るセラミックプリント配線
板の製造方法の説明断面図である。
板の製造方法の説明断面図である。
【図２】従来例に係るセラミックプリント配線板の製造
方法の説明断面図である。
方法の説明断面図である。
【図３】スキップ現象及び断線不良が発生した従来例に
係るセラミックプリント配線板の製造方法の説明断面図
である。
係るセラミックプリント配線板の製造方法の説明断面図
である。
１ セラミック基板 ２ 厚膜抵抗体層 ３ 端子層 ３ｒ 露出部 ４ 絶縁体層 ６ 無電解メッキ層 ８ 電気メッキ層
Claims (2)
- 【請求項１】 セラミック基板（１）の少なくとも一方
の面上に端子層（３）を設け、この端子層（３）に、そ
の両端部が接続する厚膜抵抗体層（２）を形成し、前記
端子層（３）に露出部（３ｒ）を残して、前記端子層
（３）と厚膜抵抗体層（２）との表面を被覆する絶縁体
層（４）を設け、この絶縁体層（４）と前記露出部（３
ｒ）とを含むセラミック基板（１）上に無電解メッキ層
（６）を形成し、前記露出部（３ｒ）上の無電解メッキ
層（６）を介して前記端子層（３）と接続する電気メッ
キ層（８）を電気メッキ法により形成するセラミック配
線板の製造方法において、前記厚膜抵抗体層（２）、端
子層（３）及び絶縁体層（４）を形成した後で、かつ、
無電解メッキ層（６）を形成する前に、温度を１５０℃
以上、処理時間を３時間以上にして加熱処理を施すこと
を特徴とするセラミックプリント配線板の製造方法。 - 【請求項２】 前記の加熱処理の温度が２００℃〜４０
０℃であり、その処理時間が２００℃の場合は２時間以
上、４００℃の場合は１時間以上であることを特徴とす
る請求項１記載のセラミックプリント配線板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29619194A JPH08153954A (ja) | 1994-11-30 | 1994-11-30 | セラミックプリント配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29619194A JPH08153954A (ja) | 1994-11-30 | 1994-11-30 | セラミックプリント配線板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153954A true JPH08153954A (ja) | 1996-06-11 |
Family
ID=17830355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29619194A Withdrawn JPH08153954A (ja) | 1994-11-30 | 1994-11-30 | セラミックプリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046029A (ja) * | 2001-08-01 | 2003-02-14 | Sony Corp | 電子部品実装基板及びその製造方法 |
| CN106961803A (zh) * | 2017-04-07 | 2017-07-18 | 安捷利电子科技（苏州）有限公司 | 一种提升pcb线路高宽比的制作方法 |
-
1994
- 1994-11-30 JP JP29619194A patent/JPH08153954A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046029A (ja) * | 2001-08-01 | 2003-02-14 | Sony Corp | 電子部品実装基板及びその製造方法 |
| JP4682477B2 (ja) * | 2001-08-01 | 2011-05-11 | ソニー株式会社 | 電子部品実装基板及びその製造方法 |
| CN106961803A (zh) * | 2017-04-07 | 2017-07-18 | 安捷利电子科技（苏州）有限公司 | 一种提升pcb线路高宽比的制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |