JPH08153846A - Ｃｏｂ化メモリモジュール及びその製造方法 - Google Patents
Ｃｏｂ化メモリモジュール及びその製造方法Info
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- JPH08153846A JPH08153846A JP6293059A JP29305994A JPH08153846A JP H08153846 A JPH08153846 A JP H08153846A JP 6293059 A JP6293059 A JP 6293059A JP 29305994 A JP29305994 A JP 29305994A JP H08153846 A JPH08153846 A JP H08153846A
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Classifications
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- H01L2924/3025—Electromagnetic shielding
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 コストダウン、小型化、及び薄型化する。
【構成】 ガラエポ基板１上にダム枠２が接合されてい
る。ダム枠２の短手方向の中央部は突起して保持部７
ａ，７ｂを形成している。ダム枠２内のガラエポ基板１
上にはメモリチップ３ａ〜３ｅがその長手方向とガラエ
ポ基板１の長手方向と垂直な方向に搭載されている。メ
モリチップ３ａ〜３ｅはボンディングワイヤ４によって
ガラエポ基板１上の配線パターンに接続されている。メ
モリチップ３ａ〜３ｅは保護のためにエポキシ樹脂５で
気密封止されている。エポキシ樹脂５はα線によるビッ
トエラーの発生及びチップの光電効果による誤動作を防
ぐために放射性同位元素含有率０．１ｐｐｂ以下の黒色
樹脂を使用している。ガラエポ基板１の端部には、ノイ
ズマージン向上のために複数個のティカップリングコン
デンサ８が半田付けによって実装されている。
る。ダム枠２の短手方向の中央部は突起して保持部７
ａ，７ｂを形成している。ダム枠２内のガラエポ基板１
上にはメモリチップ３ａ〜３ｅがその長手方向とガラエ
ポ基板１の長手方向と垂直な方向に搭載されている。メ
モリチップ３ａ〜３ｅはボンディングワイヤ４によって
ガラエポ基板１上の配線パターンに接続されている。メ
モリチップ３ａ〜３ｅは保護のためにエポキシ樹脂５で
気密封止されている。エポキシ樹脂５はα線によるビッ
トエラーの発生及びチップの光電効果による誤動作を防
ぐために放射性同位元素含有率０．１ｐｐｂ以下の黒色
樹脂を使用している。ガラエポ基板１の端部には、ノイ
ズマージン向上のために複数個のティカップリングコン
デンサ８が半田付けによって実装されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＯＢ（Chip On Boar
d)化メモリモジュール及びその製造方法に関するもので
ある。
d)化メモリモジュール及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、メモリモジュールは表面実装用に
プラスチック封止された多数のメモリＩＣをガラエポ基
板等に片面もしくは両面に半田付けした構造である。半
田付け後、フラックス洗浄を行い、その後電気特性チェ
ックを行う。そして、その後不良ＩＣの交換を行い、再
電気特性チェックを行い、不良がなくなるまで繰り返し
行って、完成メモリモジュールを製造するものである。
プラスチック封止された多数のメモリＩＣをガラエポ基
板等に片面もしくは両面に半田付けした構造である。半
田付け後、フラックス洗浄を行い、その後電気特性チェ
ックを行う。そして、その後不良ＩＣの交換を行い、再
電気特性チェックを行い、不良がなくなるまで繰り返し
行って、完成メモリモジュールを製造するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリモジュール及びその製造方法においては、次のよ
うな課題があった。 （１） プラスティック封止されたメモリＩＣを使用す
るためモジュール化によるコストダウンが得られない。 （２） プラスティック封止のパッケージサイズは標準
化されており、モジュールの小型化・薄型化に対して設
計自由度が少ない。 （３） メモリモジュールをＣＯＢ化しようとした場
合、品質の確保とコスト低減を両立させるのが困難であ
った。 （４） プラスティック封止されたメモリＩＣを使用す
るため重量の軽減が困難であった。
メモリモジュール及びその製造方法においては、次のよ
うな課題があった。 （１） プラスティック封止されたメモリＩＣを使用す
るためモジュール化によるコストダウンが得られない。 （２） プラスティック封止のパッケージサイズは標準
化されており、モジュールの小型化・薄型化に対して設
計自由度が少ない。 （３） メモリモジュールをＣＯＢ化しようとした場
合、品質の確保とコスト低減を両立させるのが困難であ
った。 （４） プラスティック封止されたメモリＩＣを使用す
るため重量の軽減が困難であった。
【０００４】
【課題を解決するための手段】第１の発明のＣＯＢ化メ
モリモジュールは、前記課題を解決するために、複数の
Ｉ／Ｏ端子と配線パターンとを有するガラエポ基板と、
このガラエポ基板上の所定の部位にベアなメモリチップ
と、前記ベアなメモリチップのパッドと前記配線パター
ンとを接続するボンディングワイヤと、前記ベアなメモ
リチップを封止する封止樹脂とを備えている。
モリモジュールは、前記課題を解決するために、複数の
Ｉ／Ｏ端子と配線パターンとを有するガラエポ基板と、
このガラエポ基板上の所定の部位にベアなメモリチップ
と、前記ベアなメモリチップのパッドと前記配線パター
ンとを接続するボンディングワイヤと、前記ベアなメモ
リチップを封止する封止樹脂とを備えている。
【０００５】
【作用】第１の発明によれば、以上のようにＣＯＢ化メ
モリモジュールを構成したので、ガラエポ基板の所定の
部位にベアなメモリチップを搭載する。このベアなメモ
リチップのパッドと配線パターンとをボンディングワイ
ヤによって接続する。ガラエポ基板はＩ／Ｏ端子を有し
ているので、Ｉ／Ｏ端子が、配線パターン、及びボンデ
ィングワイヤによってベアなメモリチップのパッドに電
気的に接続される。Ｉ／Ｏ端子には、外部からアドレス
信号線等によって接続されて、メモリチップのアドレス
端子等に入力されてメモリチップへのアクセスが可能と
なる。従って、前記課題を解決できるのである。
モリモジュールを構成したので、ガラエポ基板の所定の
部位にベアなメモリチップを搭載する。このベアなメモ
リチップのパッドと配線パターンとをボンディングワイ
ヤによって接続する。ガラエポ基板はＩ／Ｏ端子を有し
ているので、Ｉ／Ｏ端子が、配線パターン、及びボンデ
ィングワイヤによってベアなメモリチップのパッドに電
気的に接続される。Ｉ／Ｏ端子には、外部からアドレス
信号線等によって接続されて、メモリチップのアドレス
端子等に入力されてメモリチップへのアクセスが可能と
なる。従って、前記課題を解決できるのである。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＣＯＢ化メモリモ
ジュールの斜視図である。本第１の実施例のメモリモジ
ュールが従来のメモリモジュールと異なる点は、ベアチ
ップのメモリチップをガラエポ基板１に接着して、ボン
デングワイヤによってガラエポ基板１の配線パターンと
接続し、メモリチップをエポキシ樹脂によって気密封止
してＣＯＢ化メモリモジュールとしたことである。この
ＣＯＢ化メモリモジュールでは、ガラエポ基板１上にダ
ム枠２が接合されている。ダム枠２は、モジュールの実
装密度を高くし、モジュールの曲げ強度を確保しつつ外
形寸法（厚み寸法）を一定値に保つためのものである。
ダム枠２のＩ／Ｏ端子方向以外の３方向のいずれかに、
基板積層時の保持部７ａ，７ｂを形成している。保持部
７ａ，７ｂは、基板製造の容易化とモジュールの曲げ強
度の向上を計るためのものである。
ジュールの斜視図である。本第１の実施例のメモリモジ
ュールが従来のメモリモジュールと異なる点は、ベアチ
ップのメモリチップをガラエポ基板１に接着して、ボン
デングワイヤによってガラエポ基板１の配線パターンと
接続し、メモリチップをエポキシ樹脂によって気密封止
してＣＯＢ化メモリモジュールとしたことである。この
ＣＯＢ化メモリモジュールでは、ガラエポ基板１上にダ
ム枠２が接合されている。ダム枠２は、モジュールの実
装密度を高くし、モジュールの曲げ強度を確保しつつ外
形寸法（厚み寸法）を一定値に保つためのものである。
ダム枠２のＩ／Ｏ端子方向以外の３方向のいずれかに、
基板積層時の保持部７ａ，７ｂを形成している。保持部
７ａ，７ｂは、基板製造の容易化とモジュールの曲げ強
度の向上を計るためのものである。
【０００７】図２は、図１中のＡ−Ａ断面図である。図
２に示すように、ダム枠２内のガラエポ基板１上にはメ
モリチップを搭載するために複数の凹部が設けられてい
る。この凹部の深さは、ここに搭載するメモリモジュー
ル３ａ〜３ｄの厚みと同じかもしくは１００μｍ程度深
くしている。各凹部内面には、電気的に独立した銅箔６
が全面に形成されている。銅の比熱はガラエポ基板１の
それよりも小さいので、銅箔６によりメモリチップが動
作時に発生する熱による熱抵抗が減少し、放熱性が向上
する。凹部内には、ベアなメモリチップ３ａ〜３ｅ（例
えば、各メモリチップの容量が１Ｍで、合計４Ｍのメモ
リ）が、その長手方向がガラエポ基板１の長手方向に対
して垂直な方向にエポキシ接着剤によって固定されてい
る。
２に示すように、ダム枠２内のガラエポ基板１上にはメ
モリチップを搭載するために複数の凹部が設けられてい
る。この凹部の深さは、ここに搭載するメモリモジュー
ル３ａ〜３ｄの厚みと同じかもしくは１００μｍ程度深
くしている。各凹部内面には、電気的に独立した銅箔６
が全面に形成されている。銅の比熱はガラエポ基板１の
それよりも小さいので、銅箔６によりメモリチップが動
作時に発生する熱による熱抵抗が減少し、放熱性が向上
する。凹部内には、ベアなメモリチップ３ａ〜３ｅ（例
えば、各メモリチップの容量が１Ｍで、合計４Ｍのメモ
リ）が、その長手方向がガラエポ基板１の長手方向に対
して垂直な方向にエポキシ接着剤によって固定されてい
る。
【０００８】メモリチップ３ａ〜３ｅの各パッドはボン
ディングワイヤ４によってガラエポ基板１上に形成され
た配線パターンに接続されている。配線パターンは、ガ
ラエポ基板１の長手方向の端部に設けられたＩ／Ｏ端子
９に電気的に接続されている。外部からのＣＡＳライ
ン、ＲＡＳライン、アドレスライン等がＩ／Ｏ端子９に
接続される。そして、Ｉ／Ｏ端子９が配線パターン及び
ボディグワイヤ４を通してメモリチップ３ａ，３ｂ，３
ｃ，３ｅのＣＡＳ端子、ＲＡＳ端子、アドレス端子など
に接続される。これによって、外部からメモリチップ３
ａ，３ｂ，３ｃ，３ｅに対してアクセスが可能となる。
また、ガラエポ基板１の凹部の深さをメモリチップの厚
みと同じもしくは深くしているので、メモリチップ３
ｃ，３ｅを重ねるられる構造となっている。これは、後
述する中間検査において、メモリチップ３ｃが不良チッ
プであることが検出された時に、不良メモリチップ３ｃ
の上に補充良品メモリチップ３ｅを搭載して、再ワイヤ
ボンディングを行い、補充良品メモリチップ３ｅが不良
メモリチップ３ｃの機能代替をするようにしている。メ
モリチップ３ａ〜３ｅは、エポキシ樹脂５で気密封止さ
れている。エポキシ樹脂５は、α線によるメモリチップ
３ａ〜３ｅのビットエラーの発生及びメモリチップ３ａ
〜３ｅの光電効果による誤動作を防ぐために放射性同位
元素含有率０．１ｐｐｂ以下の黒色樹脂を使用してい
る。ガラエポ基板１には、さらにノイズマージン向上の
ために、複数個のディカップリング用コンデンサ８が半
田付けによって実装されている。
ディングワイヤ４によってガラエポ基板１上に形成され
た配線パターンに接続されている。配線パターンは、ガ
ラエポ基板１の長手方向の端部に設けられたＩ／Ｏ端子
９に電気的に接続されている。外部からのＣＡＳライ
ン、ＲＡＳライン、アドレスライン等がＩ／Ｏ端子９に
接続される。そして、Ｉ／Ｏ端子９が配線パターン及び
ボディグワイヤ４を通してメモリチップ３ａ，３ｂ，３
ｃ，３ｅのＣＡＳ端子、ＲＡＳ端子、アドレス端子など
に接続される。これによって、外部からメモリチップ３
ａ，３ｂ，３ｃ，３ｅに対してアクセスが可能となる。
また、ガラエポ基板１の凹部の深さをメモリチップの厚
みと同じもしくは深くしているので、メモリチップ３
ｃ，３ｅを重ねるられる構造となっている。これは、後
述する中間検査において、メモリチップ３ｃが不良チッ
プであることが検出された時に、不良メモリチップ３ｃ
の上に補充良品メモリチップ３ｅを搭載して、再ワイヤ
ボンディングを行い、補充良品メモリチップ３ｅが不良
メモリチップ３ｃの機能代替をするようにしている。メ
モリチップ３ａ〜３ｅは、エポキシ樹脂５で気密封止さ
れている。エポキシ樹脂５は、α線によるメモリチップ
３ａ〜３ｅのビットエラーの発生及びメモリチップ３ａ
〜３ｅの光電効果による誤動作を防ぐために放射性同位
元素含有率０．１ｐｐｂ以下の黒色樹脂を使用してい
る。ガラエポ基板１には、さらにノイズマージン向上の
ために、複数個のディカップリング用コンデンサ８が半
田付けによって実装されている。
【０００９】以上説明したように、本第１の実施例によ
れば、以下利点がある。 （ａ）プラスティク封止されたメモリＩＣを片面に実装
した場合の従来のメモリモジュールの総厚約４．８ｍｍ
に対して、ＣＯＢ化技術を適用した本第１の実施例の場
合、約１．９ｍｍと従来に比べて２／５の薄型化される
という利点がある。また、重量にても同様に従来のメモ
リモジュールが１７．５ｇであったのに対して、本第１
の実施例のメモリモジュールが1 １１．５ｇとなり、従
来比２／３に軽量化されるという利点がある。 （ｂ）メモリチップを搭載するガラエポ基板１を凹部と
し、メモリチップのボンディングパット面とガラエポ基
板１のポンディグパッドを同一面もしくはメモリチップ
側を１００μｍ程度下げることにより、不良メモリチッ
プ発見時の改修方法として不良メモリチップの上部に補
充良品チップを２段重ねし再ワイヤボンディングが可能
となる。ボンディングワイヤのワイヤ長は量産性を考慮
した場合、高低差の４倍以上が必要であるので、エポキ
シ基板１に凹部を設けない場合は、２倍のチップ厚を想
定して実装設計しなければならず、小型化・薄型化の妨
げとなるが、本第１の実施例では、凹部を設けたので小
型化・薄型化が容易に実現可能となる。 （ｃ）凹部内面全面に銅箔６を設けた事により、熱抵抗
が減少し放熱効果が向上する。 （ｄ）また、チップ長辺方向とモジュール長辺方向を直
交させた実装とすることによりモジュールに加わる応力
がチップに加わるのを最小にして、モジュールの反り耐
量を向上させることができる。
れば、以下利点がある。 （ａ）プラスティク封止されたメモリＩＣを片面に実装
した場合の従来のメモリモジュールの総厚約４．８ｍｍ
に対して、ＣＯＢ化技術を適用した本第１の実施例の場
合、約１．９ｍｍと従来に比べて２／５の薄型化される
という利点がある。また、重量にても同様に従来のメモ
リモジュールが１７．５ｇであったのに対して、本第１
の実施例のメモリモジュールが1 １１．５ｇとなり、従
来比２／３に軽量化されるという利点がある。 （ｂ）メモリチップを搭載するガラエポ基板１を凹部と
し、メモリチップのボンディングパット面とガラエポ基
板１のポンディグパッドを同一面もしくはメモリチップ
側を１００μｍ程度下げることにより、不良メモリチッ
プ発見時の改修方法として不良メモリチップの上部に補
充良品チップを２段重ねし再ワイヤボンディングが可能
となる。ボンディングワイヤのワイヤ長は量産性を考慮
した場合、高低差の４倍以上が必要であるので、エポキ
シ基板１に凹部を設けない場合は、２倍のチップ厚を想
定して実装設計しなければならず、小型化・薄型化の妨
げとなるが、本第１の実施例では、凹部を設けたので小
型化・薄型化が容易に実現可能となる。 （ｃ）凹部内面全面に銅箔６を設けた事により、熱抵抗
が減少し放熱効果が向上する。 （ｄ）また、チップ長辺方向とモジュール長辺方向を直
交させた実装とすることによりモジュールに加わる応力
がチップに加わるのを最小にして、モジュールの反り耐
量を向上させることができる。
【００１０】図１のＣＯＢ化メモリモジュールの製造方
法 図３は、図１のＣＯＢ化メモリモジュールの製造方法を
示す製造工程フローの図である。以下、図を参照しつ
つ、図１のＣＯＢ化メモリモジュールの製造方法を説明
する。まず、凹部となる部分のガラエポ基板を型抜きす
る。凹部は搭載するメモリチップの厚みよりも深くする
ためにガラエポ基板の厚みをメモリチップの厚みよりも
厚くする。そして、型抜きしたガラエポ基板と表面に銅
箔を形成したもう一枚のガラエポ基板とを加熱プレスに
より積層する（以下、多層基板の積層工法と呼ぶ）。次
に、表層にワイヤボンディグ用のソフト金メッキの配線
パターンやＩ／Ｏ端子などを形成する。その後、型抜き
したガラエポ基板を多層基板の積層工法によりダム枠を
ガラエポ基板に接合する。次に、図３中のステップＳ１
において、ガラエポ基板の凹部表面に接着剤を塗布す
る。ステップＳ２において、接着剤を塗布したガラエポ
基板の凹部にベアなメモリチップを搭載する。ステップ
Ｓ３において、接着剤を熱硬化する。ステップＳ４にお
いて、各メモリチップのパッドとエポキシ基板の配線パ
ターンとをワイヤボンディングにより接続する。ステッ
プＳ５において、メモリチップの電気的接続チェック、
実動作タイミングチェック、高温動作チェックを実施し
て、製造工程の初期段階で不良メモリチップを検出す
る。図４は、メモリチップの検査装置の主要部の断面図
である。
法 図３は、図１のＣＯＢ化メモリモジュールの製造方法を
示す製造工程フローの図である。以下、図を参照しつ
つ、図１のＣＯＢ化メモリモジュールの製造方法を説明
する。まず、凹部となる部分のガラエポ基板を型抜きす
る。凹部は搭載するメモリチップの厚みよりも深くする
ためにガラエポ基板の厚みをメモリチップの厚みよりも
厚くする。そして、型抜きしたガラエポ基板と表面に銅
箔を形成したもう一枚のガラエポ基板とを加熱プレスに
より積層する（以下、多層基板の積層工法と呼ぶ）。次
に、表層にワイヤボンディグ用のソフト金メッキの配線
パターンやＩ／Ｏ端子などを形成する。その後、型抜き
したガラエポ基板を多層基板の積層工法によりダム枠を
ガラエポ基板に接合する。次に、図３中のステップＳ１
において、ガラエポ基板の凹部表面に接着剤を塗布す
る。ステップＳ２において、接着剤を塗布したガラエポ
基板の凹部にベアなメモリチップを搭載する。ステップ
Ｓ３において、接着剤を熱硬化する。ステップＳ４にお
いて、各メモリチップのパッドとエポキシ基板の配線パ
ターンとをワイヤボンディングにより接続する。ステッ
プＳ５において、メモリチップの電気的接続チェック、
実動作タイミングチェック、高温動作チェックを実施し
て、製造工程の初期段階で不良メモリチップを検出す
る。図４は、メモリチップの検査装置の主要部の断面図
である。
【００１１】以下、図を参照しつつメモリチップの中間
検査を詳細に説明する。ステップＳ１〜Ｓ４の工程を経
たテストモジュール５０は、加熱ヒータ５４上のテフロ
ン絶縁板５５上に載置される。テストモジュール５０
は、そのメモリチップのソフトエラーなどを防止するた
めの遮光板５１によって覆われている。テストモジュー
ルのＩ／Ｏ端子は、テストプローブピン５２ａ，５２ｂ
に接触している。テストプローブピン５２ａ、５２ｂは
テスタに接続されている。まず、加熱ヒータ５４により
テストモジュール５０を７０゜Ｃの温度に加熱する。そ
して、テストプローブピン５２ａ、５２ｂよりＩ／Ｏ端
子に所定の電圧を印加して、テスタによって機能検査、
電気特性検査等を行い、不良メモリチップを検出する。
不良メモリチップがなければ、ステップＳ６に進み、不
良メモリチップがあれば、ステップＳ１１に進む。ステ
ップＳ６において、ベアなメモリチップをチクソ性の無
い黒色樹脂のエポキシ封止樹脂５により気密封止する。
ステップＳ７において、ガラエポ基板の反り量を測定
し、その反り量と同量だけ逆方向に反り返す様に治具に
セットし、エポキシ樹脂のガラス転移温度を越える１５
０゜Ｃにて１０分以上加熱後、常温にて冷却し、エポキ
シ樹脂の硬化収縮応力とガラスエポキシ基板の反りとを
均衡させて反りを修正する。尚、逆反り量はエポキシ封
止樹脂重量に比例させて増加させる。
検査を詳細に説明する。ステップＳ１〜Ｓ４の工程を経
たテストモジュール５０は、加熱ヒータ５４上のテフロ
ン絶縁板５５上に載置される。テストモジュール５０
は、そのメモリチップのソフトエラーなどを防止するた
めの遮光板５１によって覆われている。テストモジュー
ルのＩ／Ｏ端子は、テストプローブピン５２ａ，５２ｂ
に接触している。テストプローブピン５２ａ、５２ｂは
テスタに接続されている。まず、加熱ヒータ５４により
テストモジュール５０を７０゜Ｃの温度に加熱する。そ
して、テストプローブピン５２ａ、５２ｂよりＩ／Ｏ端
子に所定の電圧を印加して、テスタによって機能検査、
電気特性検査等を行い、不良メモリチップを検出する。
不良メモリチップがなければ、ステップＳ６に進み、不
良メモリチップがあれば、ステップＳ１１に進む。ステ
ップＳ６において、ベアなメモリチップをチクソ性の無
い黒色樹脂のエポキシ封止樹脂５により気密封止する。
ステップＳ７において、ガラエポ基板の反り量を測定
し、その反り量と同量だけ逆方向に反り返す様に治具に
セットし、エポキシ樹脂のガラス転移温度を越える１５
０゜Ｃにて１０分以上加熱後、常温にて冷却し、エポキ
シ樹脂の硬化収縮応力とガラスエポキシ基板の反りとを
均衡させて反りを修正する。尚、逆反り量はエポキシ封
止樹脂重量に比例させて増加させる。
【００１２】ステップＳ８において、デカップリング用
コンデンサを非塩素系フラックス入半田を用いて半田付
け実装（ＳＭＴ：サーフェスマウントテクノロジー）を
行う。ステップＳ９において、完成検査を行う。完成検
査の結果、フェイルであればメモリモジュールを廃棄
し、パスであれば、メモリモジュールの完成とする。ス
テップＳ５における中間検査によって不良チップが見つ
かれば、ステップＳ１１において、その不良メモリチッ
プのボンディングワイヤ、及び不良メモリチップのパッ
ド上の金ボールを除去して、不良メモリチップ表面の平
坦度を５０μｍ以下にする。ステップＳ１２において、
不良チップ上に再び接着剤を塗布する。ステップＳ１３
において、代替メモリチップを搭載する。ステップＳ１
３において、接着剤を熱硬化する。ステップＳ１４にお
いて、代替チップに対して再ワイヤボンディングする。
その後、ステップＳ５の中間検査に進み、その検査結果
に応じて、ステップＳ６〜Ｓ８又はステップＳ１１〜Ｓ
１５を繰り返して行う。
コンデンサを非塩素系フラックス入半田を用いて半田付
け実装（ＳＭＴ：サーフェスマウントテクノロジー）を
行う。ステップＳ９において、完成検査を行う。完成検
査の結果、フェイルであればメモリモジュールを廃棄
し、パスであれば、メモリモジュールの完成とする。ス
テップＳ５における中間検査によって不良チップが見つ
かれば、ステップＳ１１において、その不良メモリチッ
プのボンディングワイヤ、及び不良メモリチップのパッ
ド上の金ボールを除去して、不良メモリチップ表面の平
坦度を５０μｍ以下にする。ステップＳ１２において、
不良チップ上に再び接着剤を塗布する。ステップＳ１３
において、代替メモリチップを搭載する。ステップＳ１
３において、接着剤を熱硬化する。ステップＳ１４にお
いて、代替チップに対して再ワイヤボンディングする。
その後、ステップＳ５の中間検査に進み、その検査結果
に応じて、ステップＳ６〜Ｓ８又はステップＳ１１〜Ｓ
１５を繰り返して行う。
【００１３】以上説明したように、本実施例では、以下
の利点がある。 （ａ）凹部の形成はスルーホールの製法を応用している
ので、従来技術のザグリ加工によるものより凹部下面の
平坦度・平行度の向上、コスト抑制のメリットがある。 （ｂ）非塩素系フラックス入り半田を使用したのでメモ
リモジュール全体の洗浄が不要となる。
の利点がある。 （ａ）凹部の形成はスルーホールの製法を応用している
ので、従来技術のザグリ加工によるものより凹部下面の
平坦度・平行度の向上、コスト抑制のメリットがある。 （ｂ）非塩素系フラックス入り半田を使用したのでメモ
リモジュール全体の洗浄が不要となる。
【００１４】第２の実施例 図５は、本発明の第２の実施例を示すＣＯＢ化メモリモ
ジュールの斜視図であり、図６は図５中のＢ−Ｂ断面図
である。図に示すように、このＣＯＢ化メモリモジュー
ルでは、メインメモリモジュールとサブメモリモジュー
ルとが重ね合わされた構造をしている。メインメモリモ
ジュールは図１のＣＯＢ化メモリモジュールとほぼ同様
の構造をしており、第１のガラエポ基板１１１上に第１
のダム枠、第１のベアなメモリチップ、第１のエポキシ
封止樹脂、第１のデカップリング用コンデンサ、Ｉ／Ｏ
端子などで構成されている。第１のガラエポ基板１１１
上の第１の配線パターンと第１のベアのメモリチップの
パッドは第１のボンディングワイヤ１１４によって電気
的に接続されている。また、サブメモリモジュールも、
図１のＣＯＢ化メモリモジュールと同様の構造をしてお
り、第２のガラエポ基板１３１上に第２のダム枠１３
２、第２のベアなメモリ、第２のエポキシ封止樹脂、第
２のデカップリング用コンデンサ１３８などで構成され
ている。第２のガラエポ基板１３１上の第２の配線パタ
ーンと第２のベアなメモリチップのパッドは第２のボン
ディングワイヤ１３４によって電気的に接続されてい
る。サブメモリモジュールは、メインメモリモジュール
のＩ／Ｏ端子を共用するために、サブメモリモジュール
にはＩ／Ｏ端子は設けられていない。ガラエポ基板１１
１の左右の端部に位置出し用基準穴１２１ａ、１２ｂが
それぞれ開けられている。ガラエポ基板１３１の左右の
端部にも位置出し用基準穴１４１ａ、１４１ｂがそれぞ
れ開けられている。そして、位置出し用基準穴１２１ａ
と１４１ａ、及び位置出し用基準穴１２１ｂと１４１ｂ
とが一致するようにガラエポ基板１１１と１３１が重な
られている。
ジュールの斜視図であり、図６は図５中のＢ−Ｂ断面図
である。図に示すように、このＣＯＢ化メモリモジュー
ルでは、メインメモリモジュールとサブメモリモジュー
ルとが重ね合わされた構造をしている。メインメモリモ
ジュールは図１のＣＯＢ化メモリモジュールとほぼ同様
の構造をしており、第１のガラエポ基板１１１上に第１
のダム枠、第１のベアなメモリチップ、第１のエポキシ
封止樹脂、第１のデカップリング用コンデンサ、Ｉ／Ｏ
端子などで構成されている。第１のガラエポ基板１１１
上の第１の配線パターンと第１のベアのメモリチップの
パッドは第１のボンディングワイヤ１１４によって電気
的に接続されている。また、サブメモリモジュールも、
図１のＣＯＢ化メモリモジュールと同様の構造をしてお
り、第２のガラエポ基板１３１上に第２のダム枠１３
２、第２のベアなメモリ、第２のエポキシ封止樹脂、第
２のデカップリング用コンデンサ１３８などで構成され
ている。第２のガラエポ基板１３１上の第２の配線パタ
ーンと第２のベアなメモリチップのパッドは第２のボン
ディングワイヤ１３４によって電気的に接続されてい
る。サブメモリモジュールは、メインメモリモジュール
のＩ／Ｏ端子を共用するために、サブメモリモジュール
にはＩ／Ｏ端子は設けられていない。ガラエポ基板１１
１の左右の端部に位置出し用基準穴１２１ａ、１２ｂが
それぞれ開けられている。ガラエポ基板１３１の左右の
端部にも位置出し用基準穴１４１ａ、１４１ｂがそれぞ
れ開けられている。そして、位置出し用基準穴１２１ａ
と１４１ａ、及び位置出し用基準穴１２１ｂと１４１ｂ
とが一致するようにガラエポ基板１１１と１３１が重な
られている。
【００１５】図６に示すように、メインメモリモジュー
ルのガラエポ基板１１１のＩ／Ｏ端子１１９にはスルー
ホール１２２が開けられている。また、Ｉ／Ｏ端子１１
９上のサブメモリモジュールのガラエポ基板１３１にも
スルーホール１４２が開けられている。スルーホール１
２２、１４２にはサブメモリモジュール側上から接続ピ
ン１５１が圧入され、メインメモリモジュールとサブメ
モリモジュールとは電気的・機械的に接続される。接続
ピン１５１は、ガラエポ基板１１１、１３１との接触部
において突起部１５３、１５２を有している。突起部１
５２、１５３の寸法はそれぞれ接続ピン１５１の径の１
２０％、１１０％と段階的に差をつけている。スルーホ
ール１４２、１２２の穴径も接続ピン１５１の突起部１
５２、１５３のそれぞれの寸法に適合する様にそれぞれ
ピン径の１１３％、１１２％と差をつけてある。その接
続強度は、１Ｋｇｆ／ピン以上の確保と安定性とを保持
している。ガラエポ基板１１１，１３１の凹部にはメモ
リチップ１１３、１３３が搭載されている。例えば、メ
インメモリモジュールで０．５Ｍの容量の４ｂｉｔ構成
のメモリチップが８個（トータル４Ｍの容量の３２ｂｉ
ｔ構成）搭載されており、サブメモリモジュールにも同
様にトータル４Ｍの容量の３２ｂｉｔ構成となってい
る。メインメモリモジュールのガラエポ基板１１１に
は、Ｉ／Ｏ端子１１９が設けられており、このＩ／Ｏ端
子１１９にコネクタなどが接続される。
ルのガラエポ基板１１１のＩ／Ｏ端子１１９にはスルー
ホール１２２が開けられている。また、Ｉ／Ｏ端子１１
９上のサブメモリモジュールのガラエポ基板１３１にも
スルーホール１４２が開けられている。スルーホール１
２２、１４２にはサブメモリモジュール側上から接続ピ
ン１５１が圧入され、メインメモリモジュールとサブメ
モリモジュールとは電気的・機械的に接続される。接続
ピン１５１は、ガラエポ基板１１１、１３１との接触部
において突起部１５３、１５２を有している。突起部１
５２、１５３の寸法はそれぞれ接続ピン１５１の径の１
２０％、１１０％と段階的に差をつけている。スルーホ
ール１４２、１２２の穴径も接続ピン１５１の突起部１
５２、１５３のそれぞれの寸法に適合する様にそれぞれ
ピン径の１１３％、１１２％と差をつけてある。その接
続強度は、１Ｋｇｆ／ピン以上の確保と安定性とを保持
している。ガラエポ基板１１１，１３１の凹部にはメモ
リチップ１１３、１３３が搭載されている。例えば、メ
インメモリモジュールで０．５Ｍの容量の４ｂｉｔ構成
のメモリチップが８個（トータル４Ｍの容量の３２ｂｉ
ｔ構成）搭載されており、サブメモリモジュールにも同
様にトータル４Ｍの容量の３２ｂｉｔ構成となってい
る。メインメモリモジュールのガラエポ基板１１１に
は、Ｉ／Ｏ端子１１９が設けられており、このＩ／Ｏ端
子１１９にコネクタなどが接続される。
【００１６】サブメモリモジュールにはＩ／Ｏ端子が設
けられておらず、外部との接続はＩ／Ｏ端子１１９とに
よって行なう。そのため、接続ピン１５１がＩ／Ｏ端子
１１９とサブメモリモジュールとを電気的に接続する。
Ｉ／Ｏ端子１１９にはピン番号が規定されており、この
Ｉ／Ｏ端子１１９にデータライン、アドレスライン、Ｃ
ＡＳライン、ＲＡＳライン等が接続される。メインメモ
リモジュールとサブメモリモジュールとは、データライ
ン、アドレスライン、及びＣＡＳラインを共用し、ＲＡ
Ｓラインのみをそれぞれ別々に設けている。接続ピン１
５１はメインメモリモジュール及びサブメモリモジュー
ルの配線パターン及びボンディングワイヤ１１４，１３
４によってメモリチップのアドレス端子などに電気的に
接続される。これにより、外部よりメインメモリモジュ
ールとサブメモリジュールのメモリチップに対してアク
セス可能となる。このように、メインメモリモジュール
とサブメモリモジュールとの配線パターンの違いは、Ｒ
ＡＳラインの配線パターンのみであり、この部分の配線
パターンを変更したカラエポ基板を作り、２段重ねにし
て接続ピンで接続することにより２倍（例えば、４Ｍメ
モリモジュールが二つで８Ｍのメモリモジュールとな
る）のメモリモジュールの容量となる。
けられておらず、外部との接続はＩ／Ｏ端子１１９とに
よって行なう。そのため、接続ピン１５１がＩ／Ｏ端子
１１９とサブメモリモジュールとを電気的に接続する。
Ｉ／Ｏ端子１１９にはピン番号が規定されており、この
Ｉ／Ｏ端子１１９にデータライン、アドレスライン、Ｃ
ＡＳライン、ＲＡＳライン等が接続される。メインメモ
リモジュールとサブメモリモジュールとは、データライ
ン、アドレスライン、及びＣＡＳラインを共用し、ＲＡ
Ｓラインのみをそれぞれ別々に設けている。接続ピン１
５１はメインメモリモジュール及びサブメモリモジュー
ルの配線パターン及びボンディングワイヤ１１４，１３
４によってメモリチップのアドレス端子などに電気的に
接続される。これにより、外部よりメインメモリモジュ
ールとサブメモリジュールのメモリチップに対してアク
セス可能となる。このように、メインメモリモジュール
とサブメモリモジュールとの配線パターンの違いは、Ｒ
ＡＳラインの配線パターンのみであり、この部分の配線
パターンを変更したカラエポ基板を作り、２段重ねにし
て接続ピンで接続することにより２倍（例えば、４Ｍメ
モリモジュールが二つで８Ｍのメモリモジュールとな
る）のメモリモジュールの容量となる。
【００１７】以上説明したように、本第２の実施例では
以下の利点がある。 （ａ）第１の実施例のメモリモジュールをメインメモリ
モジュールとし小型及び若干の配線パターン変更をした
モジュールをサブモジュールとすることで２倍以上の容
量のメモリモジュールを低コストで製作できる。 （ｂ）従来のプラスティク封止品のワイヤボンディング
・モールドといったアッセンプリコストがＣＯＢ化モジ
ュールでは含まれておらず、封止もモジュール一括で行
うため従来品に比較して、製造コストを２０％以上低減
することができる。 （ｃ）プラスティク封止されたメモリＩＣを搭載する従
来のメモリモジュールでは搭載ＩＣメモリは良品である
ということを前提に製造工程が組まれており、メモリモ
ジュールの完成検査歩留まりも良好である。これに対し
て、ＣＯＢ化メモリモジュールでは不良メモリチップが
ある事を前提に製造工程を組むことが重要である、中間
検査工程でモジュールに要求される検査を実施し、そこ
で発見された不良チップを簡便に改修できる本実施例の
実装構造と製造方法によってＣＯＢ化メモリモジュール
を低コストで実現できる。
以下の利点がある。 （ａ）第１の実施例のメモリモジュールをメインメモリ
モジュールとし小型及び若干の配線パターン変更をした
モジュールをサブモジュールとすることで２倍以上の容
量のメモリモジュールを低コストで製作できる。 （ｂ）従来のプラスティク封止品のワイヤボンディング
・モールドといったアッセンプリコストがＣＯＢ化モジ
ュールでは含まれておらず、封止もモジュール一括で行
うため従来品に比較して、製造コストを２０％以上低減
することができる。 （ｃ）プラスティク封止されたメモリＩＣを搭載する従
来のメモリモジュールでは搭載ＩＣメモリは良品である
ということを前提に製造工程が組まれており、メモリモ
ジュールの完成検査歩留まりも良好である。これに対し
て、ＣＯＢ化メモリモジュールでは不良メモリチップが
ある事を前提に製造工程を組むことが重要である、中間
検査工程でモジュールに要求される検査を実施し、そこ
で発見された不良チップを簡便に改修できる本実施例の
実装構造と製造方法によってＣＯＢ化メモリモジュール
を低コストで実現できる。
【００１８】図５のＣＯＢ化メモリモジュールの製造方
法 図７は、図５のＣＯＢ化メモリモジュールの製造方法を
示す製造工程フローの図である。以下、図を参照しつ
つ、図５のＣＯＢ化メモリモジュールの製造方法を説明
する。まず、図３のステップＳ１〜Ｓ１５の工程により
経て完成検査でパスしたメインメモリモジュールの良品
とサブメモリモジュールの良品とを用意する。ただし、
図３のステップＳ１の前工程においてメインメモリモシ
ュールとサブメモリモジュールのガラエポ基板に位置出
し用基準穴及びスルーホールを開けておく。ステップＳ
２１において、メインメモリモジュールの位置出し用基
準穴とサブメモリモジュールの位置出し用基準穴とを上
下に重ね合わせたた後、両モジュールのスルーホールに
接続ピンを上から圧入して、両モジュール間の電気的・
機械的な接続を行う。ステップＳ２２において、完成検
査を行う。完成検査の結果、フェイルであれば、廃棄し
て、パスであれば完成メモリモジュールとする。以上説
明したように、本実施例では、非塩素系フラックス入り
半田を使用し、接続ビンを圧入接続したので、メモリモ
ジュール全体の洗浄が不要となる。
法 図７は、図５のＣＯＢ化メモリモジュールの製造方法を
示す製造工程フローの図である。以下、図を参照しつ
つ、図５のＣＯＢ化メモリモジュールの製造方法を説明
する。まず、図３のステップＳ１〜Ｓ１５の工程により
経て完成検査でパスしたメインメモリモジュールの良品
とサブメモリモジュールの良品とを用意する。ただし、
図３のステップＳ１の前工程においてメインメモリモシ
ュールとサブメモリモジュールのガラエポ基板に位置出
し用基準穴及びスルーホールを開けておく。ステップＳ
２１において、メインメモリモジュールの位置出し用基
準穴とサブメモリモジュールの位置出し用基準穴とを上
下に重ね合わせたた後、両モジュールのスルーホールに
接続ピンを上から圧入して、両モジュール間の電気的・
機械的な接続を行う。ステップＳ２２において、完成検
査を行う。完成検査の結果、フェイルであれば、廃棄し
て、パスであれば完成メモリモジュールとする。以上説
明したように、本実施例では、非塩素系フラックス入り
半田を使用し、接続ビンを圧入接続したので、メモリモ
ジュール全体の洗浄が不要となる。
【００１９】第３の実施例 図８は、本発明の第３の実施例のＣＯＢ化メモリモジュ
ールの断面図である。本第３の実施例のＣＯＢ化メモリ
モジュールでは、凹部の深さを搭載するメモリチップ厚
の２〜３倍として、この凹部の底面（Ｃ面）に配線パタ
ーンを形成したガラエポ基板２０１を用いている。ガラ
エポ基板２０１の凹部には、ベアなメモリチップ２０３
をエポキシ接着剤によって固定し、ボンディングワイヤ
２０４によりメモリチップ２０３と配線パターンとを電
気的に接続している。メモリチップ２０３は、エポキシ
封止樹脂２０５により、エポキシ樹脂２０５の表面がエ
ポキシ基板２０１の上面（Ａ面）より突出しない様に封
止されている。エポキシ基板２０１のＡ面にも配線パタ
ーンが形成されている。Ａ面にプラスティク封止された
メモリＩＣ２０６のリードと表面のランド（配線パター
ン）とが半田付けによって接続されている。メモリチッ
プ２０３のパッドと配線パターンとのボンディグワイヤ
２０４による接続、及びメモリＩＣ２０６のリードと配
線パターンとの半田付けによる接続によって、これらの
メモリチップ２０２とメモリＩＣ２０６が電気的に接続
される。メモリチップ２０３とメモリＩＣ２０６は、実
装上のネライなどに応じてどのようなタイプのものを使
用することができる。Ａ面の配線パターンとＣ面の配線
パターンを変更するだけでよい。例えば、アドレスライ
ン、ＲＡＳライン、ＣＡＳライン、ＷＥラインなどのコ
ントロールラインはメモリチップ２０２とメモリＩＣ２
０６で共用して、データラインのみを別にすることもで
きる。さらに、１Ｍ×３６（４Ｍｂ）の構成でビット０
〜３１はガラエポ基板２０１に搭載されたメモリチップ
２０２で構成して、ビット３２〜３５のパリティビット
が必要な場合はメモリＩＣ２０６を使用することができ
る。これによって、同一のガラエポ基板２０１で後加工
により別のタイプのメモリモジュールに変更することが
できる。
ールの断面図である。本第３の実施例のＣＯＢ化メモリ
モジュールでは、凹部の深さを搭載するメモリチップ厚
の２〜３倍として、この凹部の底面（Ｃ面）に配線パタ
ーンを形成したガラエポ基板２０１を用いている。ガラ
エポ基板２０１の凹部には、ベアなメモリチップ２０３
をエポキシ接着剤によって固定し、ボンディングワイヤ
２０４によりメモリチップ２０３と配線パターンとを電
気的に接続している。メモリチップ２０３は、エポキシ
封止樹脂２０５により、エポキシ樹脂２０５の表面がエ
ポキシ基板２０１の上面（Ａ面）より突出しない様に封
止されている。エポキシ基板２０１のＡ面にも配線パタ
ーンが形成されている。Ａ面にプラスティク封止された
メモリＩＣ２０６のリードと表面のランド（配線パター
ン）とが半田付けによって接続されている。メモリチッ
プ２０３のパッドと配線パターンとのボンディグワイヤ
２０４による接続、及びメモリＩＣ２０６のリードと配
線パターンとの半田付けによる接続によって、これらの
メモリチップ２０２とメモリＩＣ２０６が電気的に接続
される。メモリチップ２０３とメモリＩＣ２０６は、実
装上のネライなどに応じてどのようなタイプのものを使
用することができる。Ａ面の配線パターンとＣ面の配線
パターンを変更するだけでよい。例えば、アドレスライ
ン、ＲＡＳライン、ＣＡＳライン、ＷＥラインなどのコ
ントロールラインはメモリチップ２０２とメモリＩＣ２
０６で共用して、データラインのみを別にすることもで
きる。さらに、１Ｍ×３６（４Ｍｂ）の構成でビット０
〜３１はガラエポ基板２０１に搭載されたメモリチップ
２０２で構成して、ビット３２〜３５のパリティビット
が必要な場合はメモリＩＣ２０６を使用することができ
る。これによって、同一のガラエポ基板２０１で後加工
により別のタイプのメモリモジュールに変更することが
できる。
【００２０】以上説明したように、本第３の実施例によ
れば以下の利点がある。 （ａ）メモリチップを凹部に埋め込む構造として事によ
り基板表面に封止樹脂などの凸部が無いため表面実装部
品の搭載が可能となり同一基板寸法でプラスティク封止
のメモリチップを実装することにより２倍のメモリ容量
が実現できる。 （ｂ）パリティビットを表面実装のメモリＩＣで分担す
ることにより同一基板サイズでパリティビットを追加で
きる。
れば以下の利点がある。 （ａ）メモリチップを凹部に埋め込む構造として事によ
り基板表面に封止樹脂などの凸部が無いため表面実装部
品の搭載が可能となり同一基板寸法でプラスティク封止
のメモリチップを実装することにより２倍のメモリ容量
が実現できる。 （ｂ）パリティビットを表面実装のメモリＩＣで分担す
ることにより同一基板サイズでパリティビットを追加で
きる。
【００２１】第４の実施例 図９は、本発明の第４の実施例のＣＯＢ化メモリモジュ
ールの断面図である。本第４の実施例のＣＯＢ化メモリ
モジュールでは、エポキシ基板２１１の上面及び下面に
第１の実施例のエポキシ基板の凹部の深さをメモリチッ
プ厚の２〜３倍の凹部が設けられている。上面と下面の
凹部の表面に配線パターンが形成されている。上面と下
面の凹部にメモリチップ２１３ａ、２１３ｂがエポキシ
接着剤によって固定され、ボンディングワイヤ２１４
ａ、２１４ｂによりメモリチップ２１３ａ、２１３ｂと
配線パターンとを電気的に接続している。エポキシ封止
樹脂２１５ａ、２１５ｂでエポキシ基板２１１の上面
（Ａ面）、下面（Ｂ面）より突出しない様に封止されて
いる。エポキシ基板２１１のＡ、Ｂ面にも配線パターン
が形成されている。Ａ、Ｂ面にブラスティック封止され
たメモリＩＣ２１６ａ、２１６ｂのリードとランド（配
線パターン）とを半田付けして接続している。
ールの断面図である。本第４の実施例のＣＯＢ化メモリ
モジュールでは、エポキシ基板２１１の上面及び下面に
第１の実施例のエポキシ基板の凹部の深さをメモリチッ
プ厚の２〜３倍の凹部が設けられている。上面と下面の
凹部の表面に配線パターンが形成されている。上面と下
面の凹部にメモリチップ２１３ａ、２１３ｂがエポキシ
接着剤によって固定され、ボンディングワイヤ２１４
ａ、２１４ｂによりメモリチップ２１３ａ、２１３ｂと
配線パターンとを電気的に接続している。エポキシ封止
樹脂２１５ａ、２１５ｂでエポキシ基板２１１の上面
（Ａ面）、下面（Ｂ面）より突出しない様に封止されて
いる。エポキシ基板２１１のＡ、Ｂ面にも配線パターン
が形成されている。Ａ、Ｂ面にブラスティック封止され
たメモリＩＣ２１６ａ、２１６ｂのリードとランド（配
線パターン）とを半田付けして接続している。
【００２２】以上説明したように、本第４の実施例によ
れば以下の利点がある。 （ａ）ガラエポ基板の両面にメモリチップを搭載するの
で、同一基板サイズで４倍のメモリ容量が実現できる。 （ｂ）容量を同一にしてガラエポ基板サイズを縮小する
ことができる。
れば以下の利点がある。 （ａ）ガラエポ基板の両面にメモリチップを搭載するの
で、同一基板サイズで４倍のメモリ容量が実現できる。 （ｂ）容量を同一にしてガラエポ基板サイズを縮小する
ことができる。
【００２３】第５の実施例 図１０は、第５の実施例のＣＯＢ化メモリモジュールの
断面図である。本第５の実施例のＣＯＢ化メモリモジュ
ールでは、第４の実施例のＣＯＢ化メモリモジュールに
おいてエポキシ基板２１１の上面と下面上にはプラステ
ィク封止されたメモリＩＣを搭載せずに厚みを小さくし
てある。以上説明したように、本第５の実施例によれば
厚み寸法を小さくでき、さらに第２の実施例と同様に２
枚以上のモジュールを接続ピンで圧入接続することによ
り大容量化が容易に実現できるという利点がある。
断面図である。本第５の実施例のＣＯＢ化メモリモジュ
ールでは、第４の実施例のＣＯＢ化メモリモジュールに
おいてエポキシ基板２１１の上面と下面上にはプラステ
ィク封止されたメモリＩＣを搭載せずに厚みを小さくし
てある。以上説明したように、本第５の実施例によれば
厚み寸法を小さくでき、さらに第２の実施例と同様に２
枚以上のモジュールを接続ピンで圧入接続することによ
り大容量化が容易に実現できるという利点がある。
【００２４】第６の実施例 図１１は、本発明の第６の実施例を示すＣＯＢ化メモリ
モジュールの斜視図である。図１２は、図１１中のＣ−
Ｃ断面図であり、図１３は図１１の拡大図である。本第
６の実施例のメモリモジュールでは、２枚のメモリモジ
ュールがそれぞれモジュール単品で検査良品となったも
のであり、表裏対象構造となるように重ね合わせられて
いる。下側のメモリモジュールは第１のガラエポ基板３
０１及びその裏面上の部品により構成されている。上側
のメモリモジュールは第２のガラエポ基板３２１及びそ
の表面上の部品により構成されている。ガラエポ基板３
０１の裏面には、第１の実施例と同様に凹部内に搭載さ
れ、第１のボンディングワイヤによって第１の配線パタ
ーンに接続された第１のベアなメモリチップ、第１のエ
ポキシ封止樹脂、第１のＩ／Ｏ端子３０９、第１のデカ
ップリング用コンデンサなどにより構成されている。ガ
ラエポ基板３２１の表面には、第１の実施例と同様に凹
部内に搭載され、第２のボンディングワイヤによって第
２の配線パターンに接続された第２のベアなメモリチッ
プ、第２のエポキシ封止樹脂３２５、第２のＩ／Ｏ端子
３２９、第２のデカップリング用コンデンサ３２８など
により構成されている。
モジュールの斜視図である。図１２は、図１１中のＣ−
Ｃ断面図であり、図１３は図１１の拡大図である。本第
６の実施例のメモリモジュールでは、２枚のメモリモジ
ュールがそれぞれモジュール単品で検査良品となったも
のであり、表裏対象構造となるように重ね合わせられて
いる。下側のメモリモジュールは第１のガラエポ基板３
０１及びその裏面上の部品により構成されている。上側
のメモリモジュールは第２のガラエポ基板３２１及びそ
の表面上の部品により構成されている。ガラエポ基板３
０１の裏面には、第１の実施例と同様に凹部内に搭載さ
れ、第１のボンディングワイヤによって第１の配線パタ
ーンに接続された第１のベアなメモリチップ、第１のエ
ポキシ封止樹脂、第１のＩ／Ｏ端子３０９、第１のデカ
ップリング用コンデンサなどにより構成されている。ガ
ラエポ基板３２１の表面には、第１の実施例と同様に凹
部内に搭載され、第２のボンディングワイヤによって第
２の配線パターンに接続された第２のベアなメモリチッ
プ、第２のエポキシ封止樹脂３２５、第２のＩ／Ｏ端子
３２９、第２のデカップリング用コンデンサ３２８など
により構成されている。
【００２５】上下のメモリモジュールを重ね合わすため
にガラエポ基板３０１，３２１の端部に基準穴３３１
ａ，３３１ｂが開けられ、上下の基準穴３３１ａ、３３
１ｂが一致するように二つのガラエポ基板３０１、３２
１が重ね合わされている。また、ガラエポ基板３２１の
短手方向及び長手方向の端部には、ガラエポ基板３０１
と電気的・機械的に接続するために、半円筒形状の端面
スルーホール３３２ａ、３３２ｂ、３３２ｃが開けられ
ている。端面スルーホール３３２ａ、３３２ｂ、３３２
ｃ内に溶着され、外側に裾が広がった半田３３３ａによ
って、ガラエポ基板３０１のランド（配線パターン）と
ガラエポ基板３２１のランド（配線パターン）とが電気
的・機械的に接続されている。ガラエポ基板３０１と３
２１のＩ／Ｏ端子３０９と３１９には別信号が入力され
るために、ガラエポ基板３０１と３２１に搭載されたメ
モリチップを、端面スルーホール３３２ａ、３３２ｂ、
３３２ｃ内の半田３３３ａ、配線パターンを通して電気
的に接続している。以上のように、本第６の実施例で
は、メモリモジュールの基板厚（コネクタ部）寸法が規
定されていて厚み寸法を薄くしたい場合に有効でありメ
モリカードなどをローコストで容易に実現することがで
きるという利点がある。
にガラエポ基板３０１，３２１の端部に基準穴３３１
ａ，３３１ｂが開けられ、上下の基準穴３３１ａ、３３
１ｂが一致するように二つのガラエポ基板３０１、３２
１が重ね合わされている。また、ガラエポ基板３２１の
短手方向及び長手方向の端部には、ガラエポ基板３０１
と電気的・機械的に接続するために、半円筒形状の端面
スルーホール３３２ａ、３３２ｂ、３３２ｃが開けられ
ている。端面スルーホール３３２ａ、３３２ｂ、３３２
ｃ内に溶着され、外側に裾が広がった半田３３３ａによ
って、ガラエポ基板３０１のランド（配線パターン）と
ガラエポ基板３２１のランド（配線パターン）とが電気
的・機械的に接続されている。ガラエポ基板３０１と３
２１のＩ／Ｏ端子３０９と３１９には別信号が入力され
るために、ガラエポ基板３０１と３２１に搭載されたメ
モリチップを、端面スルーホール３３２ａ、３３２ｂ、
３３２ｃ内の半田３３３ａ、配線パターンを通して電気
的に接続している。以上のように、本第６の実施例で
は、メモリモジュールの基板厚（コネクタ部）寸法が規
定されていて厚み寸法を薄くしたい場合に有効でありメ
モリカードなどをローコストで容易に実現することがで
きるという利点がある。
【００２６】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図５のメモリモジュールでは、メインメモリモ
ジュールのスルーホール１２２とサブメモリモジュール
のスルーホール１４２に接続ピンを圧入して機械的に接
続したが、メモリメモリモジュールのＩ／Ｏ端子１１９
のスルーホール１２２に接続ピンを圧入しておき、サブ
メモリモジュール側にメスソケットを設けることにより
サブメモリモジュールが容易に着脱できるようになる。
これにより、サブメモリモジュールを取り替えることに
よりメモリモジュールの容量を容易に変更でき、エンド
ユーザが一度投資したメインメモリモジュールのコスト
を無駄にすることなくエンドユーザ自身により容易にメ
モリ容量を増設することができる。 （２） 第３と第４の実施例では、メモリモジュールに
適用したが、基板内にベアチップＩＣを埋め込み表面実
装部品と組み合わせる事により多くの応用例がある。例
えば、プラスティック封止ＩＣをゲートアレイ、ＣＰＵ
などのディジタルＩＣとし、ベアチップをオペアンプ、
コンパレータなどのアナログＩＣとし、抵抗、コンデン
サなどの面実装部品を実装することにより高実装密度の
機能モジュールが実現するとができる。また、面実装部
品をＥＰＲＯＭ、ベアチップをＣＰＵ、Ｇ／Ａなどのカ
スタム回路とすることによりＭＣＭなどへ適用すればユ
ーザでプログラミング可能な機能モジュールとして実現
することができる。 （３） 本実施例では、ダム枠を用いた構成を説明した
が、エポキシ封止樹脂にチクソ性を有したものを用いる
場合にはダム枠がなくてもベアなメモリチップを封止す
ることが可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図５のメモリモジュールでは、メインメモリモ
ジュールのスルーホール１２２とサブメモリモジュール
のスルーホール１４２に接続ピンを圧入して機械的に接
続したが、メモリメモリモジュールのＩ／Ｏ端子１１９
のスルーホール１２２に接続ピンを圧入しておき、サブ
メモリモジュール側にメスソケットを設けることにより
サブメモリモジュールが容易に着脱できるようになる。
これにより、サブメモリモジュールを取り替えることに
よりメモリモジュールの容量を容易に変更でき、エンド
ユーザが一度投資したメインメモリモジュールのコスト
を無駄にすることなくエンドユーザ自身により容易にメ
モリ容量を増設することができる。 （２） 第３と第４の実施例では、メモリモジュールに
適用したが、基板内にベアチップＩＣを埋め込み表面実
装部品と組み合わせる事により多くの応用例がある。例
えば、プラスティック封止ＩＣをゲートアレイ、ＣＰＵ
などのディジタルＩＣとし、ベアチップをオペアンプ、
コンパレータなどのアナログＩＣとし、抵抗、コンデン
サなどの面実装部品を実装することにより高実装密度の
機能モジュールが実現するとができる。また、面実装部
品をＥＰＲＯＭ、ベアチップをＣＰＵ、Ｇ／Ａなどのカ
スタム回路とすることによりＭＣＭなどへ適用すればユ
ーザでプログラミング可能な機能モジュールとして実現
することができる。 （３） 本実施例では、ダム枠を用いた構成を説明した
が、エポキシ封止樹脂にチクソ性を有したものを用いる
場合にはダム枠がなくてもベアなメモリチップを封止す
ることが可能である。
【００２７】
【発明の効果】以上詳細に説明したように、第１〜第１
２の発明によれば、ベアなメモリチップを基板上に搭載
して、メモリチップのパッドと基板の配線パターンとを
接続したＣＯＢ化メモリモジュールとしたので、小型化
・薄型が容易に実現することができ、コストが低減す
る。
２の発明によれば、ベアなメモリチップを基板上に搭載
して、メモリチップのパッドと基板の配線パターンとを
接続したＣＯＢ化メモリモジュールとしたので、小型化
・薄型が容易に実現することができ、コストが低減す
る。
【図１】本発明の第１の実施例を示すＣＯＢ化メモリモ
ジュールの斜視図である。
ジュールの斜視図である。
【図２】図１中のＡ−Ａ断面図である。
【図３】図１のＣＯＢ化メモリモジュールの製造方法を
示す製造工程図である。
示す製造工程図である。
【図４】検査装置の主要部を示す図である。
【図５】本発明の第２の実施例を示すＣＯＢ化メモリモ
ジュールの斜視図である。
ジュールの斜視図である。
【図６】図５中のＢ−Ｂ断面図である。
【図７】図５のＣＯＢ化メモリモジュールの製造方法を
示す製造工程図である。
示す製造工程図である。
【図８】本発明の第３の実施例を示すＣＯＢ化メモリモ
ジュールの断面図である。
ジュールの断面図である。
【図９】本発明の第４の実施例を示すＣＯＢ化メモリモ
ジュールの断面図である。
ジュールの断面図である。
【図１０】本発明の第５の実施例を示すＣＯＢ化メモリ
モジュールの断面図である。
モジュールの断面図である。
【図１１】本発明の第６の実施例を示すＣＯＢ化メモリ
モジュールの断面図である。
モジュールの断面図である。
【図１２】図１１のＣ−Ｃ断面図である。
【図１３】図１１の拡大図である。
１，１１１，１３１，２０１，２１１，３０１ ガ
ラエポ基板 ３２１ ガ
ラエポ基板 ２，１１２，１３２ ダ
ム枠 ３ａ〜３ｅ，１１３，１３３，２０３ メ
モリチップ ２０６，２１６ａ，２１６ｂ メ
モリＩＣ ２１３ａ，２１３ｂ，３２３ メ
モリチップ ４，１１４，１３４，２０４，２１４ａ，２１４ｂ ボ
ンディングワイヤ ５，１１５，１３５，２０５ エ
ポキシ封止樹脂 ２１５ａ，２１５ｂ，３２５ エ
ポキシ封止樹脂 ６ 銅
箔 ７ａ，７ｂ 保
持部 ９，１１９，３０９，３２９ Ｉ
／Ｏ端子 １２１ａ，１２１ｂ，１４１ａ，１４１ｂ 基
準穴 ３３１ｂ，３３１ａ 基
準穴 １２２，１４２ ス
ルーホール １５１ 接
続ピン １５２，１５３ 突
起部 ２０６，２１６ａ，２１６ｂ メ
モリＩＣ ３３２ａ，３３２ｂ，３３２ｃ 端
面スルーホール ３３３ａ 半
田
ラエポ基板 ３２１ ガ
ラエポ基板 ２，１１２，１３２ ダ
ム枠 ３ａ〜３ｅ，１１３，１３３，２０３ メ
モリチップ ２０６，２１６ａ，２１６ｂ メ
モリＩＣ ２１３ａ，２１３ｂ，３２３ メ
モリチップ ４，１１４，１３４，２０４，２１４ａ，２１４ｂ ボ
ンディングワイヤ ５，１１５，１３５，２０５ エ
ポキシ封止樹脂 ２１５ａ，２１５ｂ，３２５ エ
ポキシ封止樹脂 ６ 銅
箔 ７ａ，７ｂ 保
持部 ９，１１９，３０９，３２９ Ｉ
／Ｏ端子 １２１ａ，１２１ｂ，１４１ａ，１４１ｂ 基
準穴 ３３１ｂ，３３１ａ 基
準穴 １２２，１４２ ス
ルーホール １５１ 接
続ピン １５２，１５３ 突
起部 ２０６，２１６ａ，２１６ｂ メ
モリＩＣ ３３２ａ，３３２ｂ，３３２ｃ 端
面スルーホール ３３３ａ 半
田
Claims (12)
- 【請求項１】 複数のＩ／Ｏ端子と配線パターンとを有
する基板と、 前記基板上の所定の部位に搭載されたベアなメモリチッ
プと、 前記ベアなメモリチップのパッドと前記配線パターンと
を接続するボンディングワイヤと、 前記ベアなメモリチップを封止する封止樹脂とを、 備えたことを特徴とするＣＯＢ化メモリモジュール。 - 【請求項２】 複数のＩ／Ｏ端子と配線パターンと前記
Ｉ／Ｏ端子に開けられた第１のスルーホールとを有する
第１の基板と、 前記第１の基板の所定の部位に搭載された第１のベアな
メモリチップと、 前記第１のベアなメモリチップのパッドと前記配線パタ
ーンとを接続する第１のボンディングワイヤと、 前記第１のベアメモリチップを封止する第１の封止樹脂
と、 配線パターンと第２のスルーホールとを有する第２の基
板と、 前記第２の基板の所定の部位に搭載された第２のベアな
メモリチップと、 前記第２のベアメモリチップのパッドと前記配線パター
ンとを接続する第２のボンディングワイヤと、 前記第２のベアなメモリチップを封止する第２の封止樹
脂とを備え、 前記第１と第２の基板を電気的・機械的に接続するため
に前記第１と第２のスルーホールに接続ピンを貫通し
た、 ことを特徴とするＣＯＢ化メモリモジュール。 - 【請求項３】 複数のＩ／Ｏ端子と配線パターンと前記
Ｉ／Ｏ端子に開けられた第１のスルーホールとを有する
第１の基板と、 前記第１の基板の所定の部位に搭載された第１のベアな
メモリチップと、 前記第１のベアなメモリチップのパッドと前記配線パタ
ーンとを接続する第１のボンディングワイヤと、 前記第１のベアなメモリチップを封止する第１の封止樹
脂と、 配線パターンを有する第２の基板と、 前記第２の基板の所定の部位に搭載された第２のベアな
メモリチップと、 前記第２のベアメモリチップのパッドと前記配線パター
ンとを接続する第２のボンディングワイヤと、 前記第２のベアなメモリチップを封止する第２の封止樹
脂とを備え、 前記第１のスルーホールに接続ピンを圧入し、 前記接続ピンと電気的に接続するために前記第２の基板
側にソケットを設けた、 ことを特徴とするＣＯＢ化メモリモジュール。 - 【請求項４】 第１の複数のＩ／Ｏ端子と第１の配線パ
ターンとを有する第１の基板と、 前記第１の基板の所定の部位に搭載された第１のベアな
メモリチップと、 前記第１のベアなメモリチップのパッドと前記第１の配
線パターンとを接続する第１のボンディングワイヤと、 前記第１のベアなメモリチップを封止する第１の封止樹
脂と、 第２の複数のＩ／Ｏ端子と第２の配線パターンと端面ス
ルーホールとを有する第２の基板と、 前記第２の基板の所定の部位に搭載された第２のベアな
メモリチップと、 前記第２のベアなメモリチップのパッドと前記第２の配
線パターンとを接続する第２のボンディングワイヤと、 前記第２のベアなメモリチップを封止する第２の封止樹
脂とを備え、 前記端面スルーホール内に半田を溶着して前記第１と第
２の基板との電気的・機械的な接続をしたを、 ことを特徴とするＣＯＢ化メモリモジュール。 - 【請求項５】 前記ベアなメモリチップが、 その長手方向と前記基板の長手方向とが直交するように
搭載した、 ことを特徴とする請求項１記載のＣＯＢ化メモリモジュ
ール。 - 【請求項６】 前記ベアなメモリチップを囲むダム枠を
設けたことを特徴とする請求項１記載のＣＯＢ化メモリ
モジュール。 - 【請求項７】 前記基板の所定の部位に凹部を設け、 該凹部内に前記ベアなメモリチップを搭載するようにし
た、 ことを特徴とする請求項１記載のＣＯＢ化メモリモジュ
ール。 - 【請求項８】 前記凹部内面に銅箔を形成したことを特
徴とする請求項７記載のＣＯＢ化メモリモジュール。 - 【請求項９】 前記凹部の深さを搭載するベアなチップ
厚よりも深くして、前記封止樹脂が前記基板表面上で突
起しないようにしたことを請求項７記載のＣＯＢ化メモ
リモジュール。 - 【請求項１０】 前記基板の表と裏の両面に請求項９記
載の凹部を設け、 該両面の凹部内に前記ベアなメモリチップを搭載したこ
とを特徴とする請求項９記載のＣＯＢ化メモリモジュー
ル。 - 【請求項１１】 前記基板の片面又は両面に封止された
メモリＩＣを面実装半田付けしたことを特徴とする請求
項９又は１０記載のＣＯＢ化メモリモジュール。 - 【請求項１２】 第１の基板材料を抜き加工する工程
と、 前記抜き加工した第１の基板材料と第２の基板材料とを
積層する工程と、 前記積層した基板材料にＩ／Ｏ端子及び配線パターンを
形成する工程と、 前記第１の基板材料の前記抜き加工された部位内部にベ
アなメモリチップを搭載する工程と、 前記ベアなメモリチップをワイヤボンディングする工程
と、 遮光板及び加熱用ヒータを有する検査装置を用いて前記
ベアなメモリチップの中間検査をする工程と、 前記中間検査により不良メモリチップが検出された場合
に、その不良メモリチップのボンディングワイヤを除去
する工程と、 前記不良メモリチップ上にベアなメモリチップを搭載す
る工程と、 前記中間検査を再び行う工程と、 前記中間検査により不良メモリチップが検出されない場
合は、ベアなメモリチップを封止する工程とを、 施すことを特徴とするＣＯＢ化メモリモジュールの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305994A JP3535905B2 (ja) | 1994-11-28 | 1994-11-28 | Ｃｏｂ化メモリモジュール及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29305994A JP3535905B2 (ja) | 1994-11-28 | 1994-11-28 | Ｃｏｂ化メモリモジュール及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153846A true JPH08153846A (ja) | 1996-06-11 |
| JP3535905B2 JP3535905B2 (ja) | 2004-06-07 |
Family
ID=17789939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29305994A Expired - Fee Related JP3535905B2 (ja) | 1994-11-28 | 1994-11-28 | Ｃｏｂ化メモリモジュール及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535905B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727584B2 (en) | 2002-04-03 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
| US6727581B2 (en) | 2002-04-02 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
-
1994
- 1994-11-28 JP JP29305994A patent/JP3535905B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727581B2 (en) | 2002-04-02 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
| US6727584B2 (en) | 2002-04-03 | 2004-04-27 | Renesas Technology Corp. | Semiconductor module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3535905B2 (ja) | 2004-06-07 |
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