JPH08148574A - 半導体集積回路装置とその設計方法 - Google Patents
半導体集積回路装置とその設計方法Info
- Publication number
- JPH08148574A JPH08148574A JP6283721A JP28372194A JPH08148574A JP H08148574 A JPH08148574 A JP H08148574A JP 6283721 A JP6283721 A JP 6283721A JP 28372194 A JP28372194 A JP 28372194A JP H08148574 A JPH08148574 A JP H08148574A
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- JP
- Japan
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- current amplification
- transistor
- amplification factor
- integrated circuit
- vertical pnp
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 デバイスのパターン設計のみで異なる電流増
幅率を有する、複数の縦型ＰＮＰトランジスタを同一チ
ップ上に備えた半導体集積回路装置を提供する。 【構成】 エミッタ面積（６）に対するコンタクト面積
（１０Ａ，１０Ｂ）の比率が異なることにより、電流増
幅率（ｈFE）の異なる複数の縦型ＰＮＰトランジスタを
同一チップ上に備えた。
幅率を有する、複数の縦型ＰＮＰトランジスタを同一チ
ップ上に備えた半導体集積回路装置を提供する。 【構成】 エミッタ面積（６）に対するコンタクト面積
（１０Ａ，１０Ｂ）の比率が異なることにより、電流増
幅率（ｈFE）の異なる複数の縦型ＰＮＰトランジスタを
同一チップ上に備えた。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に複数の縦型ＰＮＰトランジスタを含む、バイポ
ーラ型或いはＣＭＯＳ型の半導体集積回路装置の設計方
法に関する。
り、特に複数の縦型ＰＮＰトランジスタを含む、バイポ
ーラ型或いはＣＭＯＳ型の半導体集積回路装置の設計方
法に関する。
【０００２】
【従来の技術】従来、同一チップ上の縦型ＰＮＰトラン
ジスタの電流増幅率（ｈFE）は、エミッタ拡散領域の深
さ、エピタキシャル層の厚み、エピタキシャル層の不純
物濃度、Ｎ型ウエルのドーズ量等のプロセス工程条件で
決定されていた。このため、同一サイズの縦型ＰＮＰト
ランジスタは、チップ上でほぼ同一の電流増幅率とな
り、同一チップ上で異なる電流増幅率を有する縦型ＰＮ
Ｐトランジスタを配置することは、パターン設計による
平面的な構造設計ではできなかった。一方で横型ＰＮＰ
トランジスタは、エミッタとコレクタ間の距離が可変で
ある事により、同一チップ上で異なる電流増幅率を有す
るトランジスタがパターン設計で実現できる。
ジスタの電流増幅率（ｈFE）は、エミッタ拡散領域の深
さ、エピタキシャル層の厚み、エピタキシャル層の不純
物濃度、Ｎ型ウエルのドーズ量等のプロセス工程条件で
決定されていた。このため、同一サイズの縦型ＰＮＰト
ランジスタは、チップ上でほぼ同一の電流増幅率とな
り、同一チップ上で異なる電流増幅率を有する縦型ＰＮ
Ｐトランジスタを配置することは、パターン設計による
平面的な構造設計ではできなかった。一方で横型ＰＮＰ
トランジスタは、エミッタとコレクタ間の距離が可変で
ある事により、同一チップ上で異なる電流増幅率を有す
るトランジスタがパターン設計で実現できる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＰＮＰ
トランジスタとＮＰＮトランジスタとが混在するような
アナログ集積回路等において、縦型ＰＮＰトランジスタ
を用い、しかもそのトランジスタの電流増幅率を一部の
トランジスタでは通常の値でよいが、一部のトランジス
タでは通常の値より高くとりたい場合がある。
トランジスタとＮＰＮトランジスタとが混在するような
アナログ集積回路等において、縦型ＰＮＰトランジスタ
を用い、しかもそのトランジスタの電流増幅率を一部の
トランジスタでは通常の値でよいが、一部のトランジス
タでは通常の値より高くとりたい場合がある。
【０００４】このような場合には、前述の横型（ラテラ
ル）ＰＮＰトランジスタでは電流増幅率の制御がパター
ン設計上で可能であるが、横型ＰＮＰトランジスタは、
電流増幅率、電流容量等に限界があり、縦型ＰＮＰトラ
ンジスタとしたい場合がある。
ル）ＰＮＰトランジスタでは電流増幅率の制御がパター
ン設計上で可能であるが、横型ＰＮＰトランジスタは、
電流増幅率、電流容量等に限界があり、縦型ＰＮＰトラ
ンジスタとしたい場合がある。
【０００５】本発明は上記事情に鑑みて為されたもので
あり、デバイスのパターン設計のみで異なる電流増幅率
を有する、複数の縦型ＰＮＰトランジスタを同一チップ
上に備えた半導体集積回路装置を提供することを目的と
する。
あり、デバイスのパターン設計のみで異なる電流増幅率
を有する、複数の縦型ＰＮＰトランジスタを同一チップ
上に備えた半導体集積回路装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、エミッタ面積（Ｓｅ）に対するコンタクト面積
（Ｓｃ）の比率（Ｓｃ／Ｓｅ）が異なることにより、電
流増幅率（ｈFE）の異なる複数の縦型ＰＮＰトランジス
タを同一チップ上に備えたことを特徴とする。
装置は、エミッタ面積（Ｓｅ）に対するコンタクト面積
（Ｓｃ）の比率（Ｓｃ／Ｓｅ）が異なることにより、電
流増幅率（ｈFE）の異なる複数の縦型ＰＮＰトランジス
タを同一チップ上に備えたことを特徴とする。
【０００７】本発明の半導体集積回路装置の設計方法
は、複数の縦型ＰＮＰトランジスタを含む集積回路の設
計方法であって、該複数の縦型ＰＮＰトランジスタは、
エミッタ面積を共通とし、そのエミッタ面積に対するコ
ンタクト面積の比率を変えることにより、異なる電流増
幅率を持たせることを特徴とする。
は、複数の縦型ＰＮＰトランジスタを含む集積回路の設
計方法であって、該複数の縦型ＰＮＰトランジスタは、
エミッタ面積を共通とし、そのエミッタ面積に対するコ
ンタクト面積の比率を変えることにより、異なる電流増
幅率を持たせることを特徴とする。
【０００８】
【作用】縦型ＰＮＰトランジスタのエミッタ拡散領域の
面積を同一とし、エミッタ電極のエミッタ拡散領域に対
するコンタクト面積を変えることにより、縦型ＰＮＰト
ランジスタの電流増幅率を変えることができる。このた
め、同一チップ上の縦型ＰＮＰトランジスタの電流増幅
率を、プロセス工程条件以外の方法で、即ちパターン設
計で制御できるようになる。
面積を同一とし、エミッタ電極のエミッタ拡散領域に対
するコンタクト面積を変えることにより、縦型ＰＮＰト
ランジスタの電流増幅率を変えることができる。このた
め、同一チップ上の縦型ＰＮＰトランジスタの電流増幅
率を、プロセス工程条件以外の方法で、即ちパターン設
計で制御できるようになる。
【０００９】従って、同一チップ上において異なる電流
増幅率の縦型ＰＮＰトランジスタを同一サイズで配置す
ることができるようになる。
増幅率の縦型ＰＮＰトランジスタを同一サイズで配置す
ることができるようになる。
【００１０】
【実施例】以下、本発明の一実施例について添付図面を
参照しながら説明する。尚、各図中同一符号は同一又は
その相当部分を示す。
参照しながら説明する。尚、各図中同一符号は同一又は
その相当部分を示す。
【００１１】図１は、本発明の一実施例の縦型ＰＮＰト
ランジスタの説明図である。（Ａ）と（Ｂ）は、縦型Ｐ
ＮＰトランジスタのパターン図を示し、（Ｃ）は縦型Ｐ
ＮＰトランジスタの断面図である。（Ａ）と（Ｂ）のト
ランジスタは、コンタクト面積以外はすべて同一のサイ
ズを有し、共通の（Ｃ）に示す断面構造を有している。
そして、（Ａ）と（Ｂ）のトランジスタは、同一チップ
上に搭載されている。
ランジスタの説明図である。（Ａ）と（Ｂ）は、縦型Ｐ
ＮＰトランジスタのパターン図を示し、（Ｃ）は縦型Ｐ
ＮＰトランジスタの断面図である。（Ａ）と（Ｂ）のト
ランジスタは、コンタクト面積以外はすべて同一のサイ
ズを有し、共通の（Ｃ）に示す断面構造を有している。
そして、（Ａ）と（Ｂ）のトランジスタは、同一チップ
上に搭載されている。
【００１２】この（Ａ）及び（Ｂ）に示す縦型ＰＮＰト
ランジスタは、Ｐ型基板１上に設けられたＮ型エピタキ
シャル層１２中に設けられており、Ｐ型アイソレーショ
ン領域８，９によって、分離されたＮ型アイランド中に
配置されている。そして、この縦型ＰＮＰトランジスタ
は、Ｐ+ 型エミッタ拡散領域６と、ベース領域となるＮ
型ウエル５と、コレクタ領域となるＰ+ 型拡散領域４及
びＰ+ 型埋め込み拡散領域３とから構成される。
ランジスタは、Ｐ型基板１上に設けられたＮ型エピタキ
シャル層１２中に設けられており、Ｐ型アイソレーショ
ン領域８，９によって、分離されたＮ型アイランド中に
配置されている。そして、この縦型ＰＮＰトランジスタ
は、Ｐ+ 型エミッタ拡散領域６と、ベース領域となるＮ
型ウエル５と、コレクタ領域となるＰ+ 型拡散領域４及
びＰ+ 型埋め込み拡散領域３とから構成される。
【００１３】尚、Ｐ+ 型埋め込み拡散領域３の下部に
は、Ｎ+ 型埋め込み拡散領域２が設けられ、Ｎ型エピタ
キシャル層１２に連通し、Ｐ型基板１から絶縁分離した
縦型ＰＮＰトランジスタを収納するＮ型のアイランドを
形成している。ベースコンタクト拡散領域７は、Ｎ型の
ベースにオーミック接触するためのＮ+ 型拡散領域であ
る。又、エミッタ、ベース、コレクタの各電極の図示は
省略されている。
は、Ｎ+ 型埋め込み拡散領域２が設けられ、Ｎ型エピタ
キシャル層１２に連通し、Ｐ型基板１から絶縁分離した
縦型ＰＮＰトランジスタを収納するＮ型のアイランドを
形成している。ベースコンタクト拡散領域７は、Ｎ型の
ベースにオーミック接触するためのＮ+ 型拡散領域であ
る。又、エミッタ、ベース、コレクタの各電極の図示は
省略されている。
【００１４】このＰＮＰトランジスタは、エミッタ電極
（図示しない）とエミッタ拡散領域６とが接触するコン
タクト面積が（Ａ）と（Ｂ）のトランジスタのパターン
で異なる。即ち、トランジスタ（Ａ）及び（Ｂ）におい
て、エミッタ拡散領域６のサイズは同じであるが、コン
タクトパターンは（Ａ）のトランジスタでは符号１０Ａ
で示し、（Ｂ）のトランジスタでは符号１０Ｂで示す。
このように、エミッタ拡散領域６の面積（Ｓｅ）に対し
てコンタクト面積（Ｓｃ）はそれぞれ異なる。ここで、
トランジスタ（Ｂ）は、集積回路チップ内部で縦型ＰＮ
Ｐトランジスタとして標準の電流増幅率を有する。
（図示しない）とエミッタ拡散領域６とが接触するコン
タクト面積が（Ａ）と（Ｂ）のトランジスタのパターン
で異なる。即ち、トランジスタ（Ａ）及び（Ｂ）におい
て、エミッタ拡散領域６のサイズは同じであるが、コン
タクトパターンは（Ａ）のトランジスタでは符号１０Ａ
で示し、（Ｂ）のトランジスタでは符号１０Ｂで示す。
このように、エミッタ拡散領域６の面積（Ｓｅ）に対し
てコンタクト面積（Ｓｃ）はそれぞれ異なる。ここで、
トランジスタ（Ｂ）は、集積回路チップ内部で縦型ＰＮ
Ｐトランジスタとして標準の電流増幅率を有する。
【００１５】（Ａ）に示すパターンではコンタクト面積
（Ｓｃ）が小さく、（Ｂ）に示すパターンではコンタク
ト面積（Ｓｃ）が大きい。このコンタクト面積の相違に
より、この縦型ＰＮＰトランジスタの電流増幅率（ｈF
E）が異なったものとなる。（Ａ）のように、エミッタ
面積（Ｓｅ）に対するコンタクト面積（Ｓｃ）が小さい
と電流増幅率（ｈFE）が大きくなり、（Ｂ）のようにエ
ミッタ面積（Ｓｅ）に対するコンタクト面積（Ｓｃ）が
大きくなると電流増幅率（ｈFE）は小さくなる。
（Ｓｃ）が小さく、（Ｂ）に示すパターンではコンタク
ト面積（Ｓｃ）が大きい。このコンタクト面積の相違に
より、この縦型ＰＮＰトランジスタの電流増幅率（ｈF
E）が異なったものとなる。（Ａ）のように、エミッタ
面積（Ｓｅ）に対するコンタクト面積（Ｓｃ）が小さい
と電流増幅率（ｈFE）が大きくなり、（Ｂ）のようにエ
ミッタ面積（Ｓｅ）に対するコンタクト面積（Ｓｃ）が
大きくなると電流増幅率（ｈFE）は小さくなる。
【００１６】図２は、本発明の第２実施例の縦型ＰＮＰ
トランジスタのパターン図を示す。（Ａ）は電流増幅率
（ｈFE）の高い縦型ＰＮＰトランジスタを示し、（Ｂ）
は標準の電流増幅率（ｈFE）の縦型ＰＮＰトランジスタ
を示し、（Ｃ）は両トランジスタに共通の断面構造を示
す。図２に示すパターンでも同様に、（Ａ）のトランジ
スタのコンタクト面積を小さくすることにより（Ｂ）の
パターンのトランジスタに比べて高い電流増幅率が得ら
れる。
トランジスタのパターン図を示す。（Ａ）は電流増幅率
（ｈFE）の高い縦型ＰＮＰトランジスタを示し、（Ｂ）
は標準の電流増幅率（ｈFE）の縦型ＰＮＰトランジスタ
を示し、（Ｃ）は両トランジスタに共通の断面構造を示
す。図２に示すパターンでも同様に、（Ａ）のトランジ
スタのコンタクト面積を小さくすることにより（Ｂ）の
パターンのトランジスタに比べて高い電流増幅率が得ら
れる。
【００１７】図３は、本発明の第３実施例の縦型ＰＮＰ
トランジスタのパターン図を示す。（Ａ）は電流増幅率
の高い縦型ＰＮＰトランジスタを示し、（Ｂ）は標準の
電流増幅率の縦型ＰＮＰトランジスタを示し、（Ｃ）は
両トランジスタに共通の断面構造を示す。図３（Ａ）
（Ｂ）に示したように、リングエミッタ形状を持つパワ
ー形のトランジスタにおいても、例えばコンタクトの線
幅を符号１０Ａで示すように狭めることにより、（Ｂ）
のパターンのトランジスタに比べて（Ａ）のパターンの
トランジスタの電流増幅率（ｈFE）を大きくできる。つ
まり、エミッタ領域の大きさと形状、及びコンタクトの
形状には殆ど依存しないで、エミッタ面積（Ｓｅ）に対
するコンタクト面積（Ｓｃ）の比（Ｓｃ／Ｓｅ）によ
り、縦型ＰＮＰトランジスタの電流増幅率を調整するこ
とができる。
トランジスタのパターン図を示す。（Ａ）は電流増幅率
の高い縦型ＰＮＰトランジスタを示し、（Ｂ）は標準の
電流増幅率の縦型ＰＮＰトランジスタを示し、（Ｃ）は
両トランジスタに共通の断面構造を示す。図３（Ａ）
（Ｂ）に示したように、リングエミッタ形状を持つパワ
ー形のトランジスタにおいても、例えばコンタクトの線
幅を符号１０Ａで示すように狭めることにより、（Ｂ）
のパターンのトランジスタに比べて（Ａ）のパターンの
トランジスタの電流増幅率（ｈFE）を大きくできる。つ
まり、エミッタ領域の大きさと形状、及びコンタクトの
形状には殆ど依存しないで、エミッタ面積（Ｓｅ）に対
するコンタクト面積（Ｓｃ）の比（Ｓｃ／Ｓｅ）によ
り、縦型ＰＮＰトランジスタの電流増幅率を調整するこ
とができる。
【００１８】このエミッタ面積に対するコンタクト面積
の比率により電流増幅率（ｈFE）が制御できるという事
実は必ずしも理論的に十分に解明されてはいない。しか
しながら、図４に示すように、エミッタ面積（Ｓｅ）に
対するコンタクト面積（Ｓｃ）の比率（Ｓｃ／Ｓｅ）に
対して電流増幅率（ｈFE）がほぼ直線的に変化すること
が、発明者等により実験的に確認されている。
の比率により電流増幅率（ｈFE）が制御できるという事
実は必ずしも理論的に十分に解明されてはいない。しか
しながら、図４に示すように、エミッタ面積（Ｓｅ）に
対するコンタクト面積（Ｓｃ）の比率（Ｓｃ／Ｓｅ）に
対して電流増幅率（ｈFE）がほぼ直線的に変化すること
が、発明者等により実験的に確認されている。
【００１９】又、この現象は、エミッタ拡散領域６の濃
度分布に依存しており、図４に示すように、エミッタ領
域６のシート抵抗（Ｒｓ）が比較的大きな領域、即ちエ
ミッタ拡散領域の濃度が比較的低い領域でトランジスタ
の電流増幅率（ｈFE）が小さくなり、この領域で電流増
幅率（ｈFE）のコンタクト面積依存性が顕著となる。こ
の電流増幅率（ｈFE）のコンタクト面積依存性は、上述
の実験で確認された事実からコンタクト面積の大小によ
り、エミッタ拡散領域に逆注入するベース電流の大きさ
が変化することに依存するものと考えられる。
度分布に依存しており、図４に示すように、エミッタ領
域６のシート抵抗（Ｒｓ）が比較的大きな領域、即ちエ
ミッタ拡散領域の濃度が比較的低い領域でトランジスタ
の電流増幅率（ｈFE）が小さくなり、この領域で電流増
幅率（ｈFE）のコンタクト面積依存性が顕著となる。こ
の電流増幅率（ｈFE）のコンタクト面積依存性は、上述
の実験で確認された事実からコンタクト面積の大小によ
り、エミッタ拡散領域に逆注入するベース電流の大きさ
が変化することに依存するものと考えられる。
【００２０】図５は、本発明の一実施例の設計方法に基
づいた回路例を示す。図５（Ａ）に示す回路例におい
て、出力段のＰＮＰトランジスタ２０の電流増幅率（ｈ
FE）が低く、ＮＰＮトランジスタ２２の電流増幅率（ｈ
FE）が高い場合はよいが、ＰＮＰトランジスタ２０の電
流増幅率（ｈFE）が高く、ＮＰＮトランジスタ２０の電
流増幅率（ｈFE）が低いと、トランジスタ２２で負荷電
流を引ききれず、ドライブ電流不足となる問題が生じ
る。
づいた回路例を示す。図５（Ａ）に示す回路例におい
て、出力段のＰＮＰトランジスタ２０の電流増幅率（ｈ
FE）が低く、ＮＰＮトランジスタ２２の電流増幅率（ｈ
FE）が高い場合はよいが、ＰＮＰトランジスタ２０の電
流増幅率（ｈFE）が高く、ＮＰＮトランジスタ２０の電
流増幅率（ｈFE）が低いと、トランジスタ２２で負荷電
流を引ききれず、ドライブ電流不足となる問題が生じ
る。
【００２１】ここで、ＰＮＰトランジスタ２１の電流増
幅率（ｈFE）を、ＰＮＰトランジスタ２０の電流増幅率
（ｈFE）よりも大きくすることにより、このようなドラ
イブ電流不足という問題が生じなくなり、工程ばらつき
に対する不良率の低減に寄与することができる。このよ
うな改良が、トランジスタ全体の構造を変えることな
く、単にエミッタコンタクトのパターンを小さくするこ
とのみによって行える。
幅率（ｈFE）を、ＰＮＰトランジスタ２０の電流増幅率
（ｈFE）よりも大きくすることにより、このようなドラ
イブ電流不足という問題が生じなくなり、工程ばらつき
に対する不良率の低減に寄与することができる。このよ
うな改良が、トランジスタ全体の構造を変えることな
く、単にエミッタコンタクトのパターンを小さくするこ
とのみによって行える。
【００２２】図５（Ｂ）に示す回路例においては、この
カレントミラー型ドライブ回路のＰＮＰトランジスタ２
４，２５の電流増幅率（ｈFE）を大きくすることによ
り、小さなドライブ電流Ｉで、Ｉ＊β（ｈFE）の負荷電
流Ｉ0 が取れる。このため、ＰＮＰトランジスタ２４，
２５の電流増幅率（ｈFE）を図示しない他のＰＮＰトラ
ンジスタの電流増幅率（ｈFE）より大きくすることによ
り、小さい電流で今までよりも大きな負荷が取れるよう
になり、ドライブ回路を低消費電力化することができ
る。
カレントミラー型ドライブ回路のＰＮＰトランジスタ２
４，２５の電流増幅率（ｈFE）を大きくすることによ
り、小さなドライブ電流Ｉで、Ｉ＊β（ｈFE）の負荷電
流Ｉ0 が取れる。このため、ＰＮＰトランジスタ２４，
２５の電流増幅率（ｈFE）を図示しない他のＰＮＰトラ
ンジスタの電流増幅率（ｈFE）より大きくすることによ
り、小さい電流で今までよりも大きな負荷が取れるよう
になり、ドライブ回路を低消費電力化することができ
る。
【００２３】尚、以上に述べた実施例においては、エミ
ッタ拡散領域及びコレクタ領域等のサイズを同一とした
場合であるが、トランジスタのパターン形状及び構造が
異なる縦型ＰＮＰトランジスタに対しても本発明を適用
できるのは勿論のことである。又、本発明の設計手法
を、横型ＰＮＰトランジスタと組み合わせて用いること
により、更に多様性のあるＰＮＰトランジスタを半導体
集積回路上に搭載することが可能であり、設計の自由度
が著しく拡大する。
ッタ拡散領域及びコレクタ領域等のサイズを同一とした
場合であるが、トランジスタのパターン形状及び構造が
異なる縦型ＰＮＰトランジスタに対しても本発明を適用
できるのは勿論のことである。又、本発明の設計手法
を、横型ＰＮＰトランジスタと組み合わせて用いること
により、更に多様性のあるＰＮＰトランジスタを半導体
集積回路上に搭載することが可能であり、設計の自由度
が著しく拡大する。
【００２４】
【発明の効果】以上に説明したように本発明によれば、
エミッタ面積に対してコンタクト面積を変更するだけ
で、同一チップ上に電流増幅率の異なる縦型ＰＮＰトラ
ンジスタを同一工程条件で作ることができる。従って、
半導体集積回路の出力段にこの縦型ＰＮＰトランジスタ
を配置することにより、出力トランジスタの駆動電流
（ベース電流）を小さくすることができ、消費電流を小
さくすることができる。
エミッタ面積に対してコンタクト面積を変更するだけ
で、同一チップ上に電流増幅率の異なる縦型ＰＮＰトラ
ンジスタを同一工程条件で作ることができる。従って、
半導体集積回路の出力段にこの縦型ＰＮＰトランジスタ
を配置することにより、出力トランジスタの駆動電流
（ベース電流）を小さくすることができ、消費電流を小
さくすることができる。
【００２５】このように、本発明の設計手法を用いるこ
とにより、集積回路の設計の自由度が拡大し、チップの
特性改善及び歩留向上に貢献することができる。
とにより、集積回路の設計の自由度が拡大し、チップの
特性改善及び歩留向上に貢献することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の縦型ＰＮＰトランジスタ
の構造を示す説明図。
の構造を示す説明図。
【図２】本発明の第２実施例の縦型ＰＮＰトランジスタ
の構造を示す説明図。
の構造を示す説明図。
【図３】本発明の第３実施例の縦型ＰＮＰトランジスタ
の構造を示す説明図。
の構造を示す説明図。
【図４】上記トランジスタの特性を示す説明図。
【図５】上記トランジスタを用いた回路例の説明図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (2)
- 【請求項１】 エミッタ面積（Ｓｅ）に対するコンタク
ト面積（Ｓｃ）の比率（Ｓｃ／Ｓｅ）が異なることによ
り、電流増幅率（ｈFE）の異なる複数の縦型ＰＮＰトラ
ンジスタを同一チップ上に備えたことを特徴とする半導
体集積回路装置。 - 【請求項２】 複数の縦型ＰＮＰトランジスタを含む集
積回路の設計方法であって、該複数の縦型ＰＮＰトラン
ジスタは、エミッタ面積を共通とし、そのエミッタ面積
に対するコンタクト面積の比率を変えることにより、異
なる電流増幅率を持たせることを特徴とする半導体集積
回路装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283721A JPH08148574A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置とその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283721A JPH08148574A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置とその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148574A true JPH08148574A (ja) | 1996-06-07 |
Family
ID=17669234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6283721A Pending JPH08148574A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置とその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072259A (ja) * | 2014-09-26 | 2016-05-09 | 株式会社東芝 | 半導体装置 |
| JP2016157731A (ja) * | 2015-02-23 | 2016-09-01 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1994
- 1994-11-17 JP JP6283721A patent/JPH08148574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016072259A (ja) * | 2014-09-26 | 2016-05-09 | 株式会社東芝 | 半導体装置 |
| JP2016157731A (ja) * | 2015-02-23 | 2016-09-01 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
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