JPH08148533A - Method and equipment for testing semiconductor wafer - Google Patents
Method and equipment for testing semiconductor waferInfo
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- JPH08148533A JPH08148533A JP30422194A JP30422194A JPH08148533A JP H08148533 A JPH08148533 A JP H08148533A JP 30422194 A JP30422194 A JP 30422194A JP 30422194 A JP30422194 A JP 30422194A JP H08148533 A JPH08148533 A JP H08148533A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体チップの試験装置
及び試験方法に関し、特にウェハ状態で半導体チップを
試験及びバーンイン試験する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip testing apparatus and testing method, and more particularly to a method for testing and burning in semiconductor chips in a wafer state.
【０００２】[0002]
【従来の技術】従来、半導体デバイスは、シリコンウェ
ハ上にフォトリソグラフィー工程等により多数個のチッ
プを形成し、ダイシングと称する切断・分離工程を経て
１個ずつペレットに分割し、ワイヤボンディング工程、
樹脂封止工程を経てパッケージ品として完成する。2. Description of the Related Art Conventionally, a semiconductor device has a large number of chips formed on a silicon wafer by a photolithography process or the like, divided into pellets one by one through a cutting / separating process called dicing, and a wire bonding process,
Completed as a packaged product through a resin sealing process.
【０００３】個々のパッケージ品は高温度雰囲気（例え
ば１２５℃）で短時間通電され、初期不良となるデバイ
スを検出して不良デバイスの排除が行われる。Each package product is energized for a short time in a high temperature atmosphere (for example, 125 ° C.) to detect an initial defective device and eliminate the defective device.
【０００４】この工程はバーンイン工程と呼ばれ、ほと
んどの半導体製品の製造工程の中に組み込まれている。This process is called a burn-in process, and is incorporated in most semiconductor product manufacturing processes.
【０００５】一方、近年になってＭＣＭ（Multi Chip M
odule、マルチチップモジュール）等のように裸チップ
で用いられる用途が増えると共に、ダイシングする前の
段階のウェハ状態でユーザーに提供される例が増えてき
た。On the other hand, in recent years, MCM (Multi Chip M
As the use of bare chips such as odules, multi-chip modules), etc. has increased, the number of cases in which the wafer state before dicing is provided to users has increased.
【０００６】これに対応して、ウェハ状態でバーンイン
したり試験・測定する方法が検討されている。In response to this, a method of performing burn-in or testing / measuring in a wafer state has been studied.
【０００７】ウェハ状態でのバーンイン試験方法とし
て、従来、例えば被試験ウェハの各パッドに対応したパ
ッドを有するテスティング基板を異方性導電膜等を介し
て被試験ウェハと接続し、テスティング基板と被試験ウ
ェハとが向かい合うテスティング基板上の面から外部測
定回路への接続を行う技術が知られている。Conventionally, as a burn-in test method in a wafer state, for example, a testing substrate having pads corresponding to respective pads of the wafer under test is connected to the wafer under test through an anisotropic conductive film or the like, and the testing substrate is tested. There is known a technique for connecting the external test circuit from the surface of the testing substrate where the test wafer and the wafer under test face each other.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のウェハ状態でのバーンイン及び測定方法で
は、外部測定回路への接続がテスティング基板と被試験
ウェハとの間隙からの配線となるため、配線の取り回し
が容易でないという問題があった。However, in such a conventional burn-in and measurement method in a wafer state, since the connection to the external measurement circuit is the wiring from the gap between the testing substrate and the wafer under test, There was a problem that it was not easy to handle the wiring.
【０００９】より詳細には、被試験ウェハから外部測定
回路への配線接続はテスティング基板と被試験ウェハと
の間隙に設けられた異方性導電膜の厚さ、高々０．５ｍ
ｍ程度を利用するしかなく、配線材料の断面積を十分に
小さくしなければならないこと、及び、テスティング基
板への接続も厚みを極力必要としないような接続方法が
要請されるため、線材をテスティング基板に直接的に超
音波ボンディングする等の技術を適用することも制限さ
れる。More specifically, the wiring connection from the wafer under test to the external measuring circuit has a thickness of the anisotropic conductive film provided in the gap between the testing substrate and the wafer under test, which is at most 0.5 m.
Since it is necessary to use about m, the cross-sectional area of the wiring material must be made sufficiently small, and a connection method that requires as little thickness as possible for connection to the testing board is required. Applying techniques such as ultrasonic bonding directly to the testing substrate is also limited.
【００１０】また、配線は被試験ウェハの外周部からし
か引き出せないため、被試験ウェハの中央部の電気信号
もテスティング基板上で被試験ウェハの外周部まで配線
を引き回したうえで外部測定回路への接続が行われる。Further, since the wiring can be drawn only from the outer peripheral portion of the wafer under test, the electric signal at the central portion of the wafer under test is also routed to the outer peripheral portion of the wafer under test on the testing substrate, and then the external measurement circuit. Connection is made.
【００１１】即ち、被試験ウェハの中央部にあるチップ
の電気信号は、テスティング基板上の細くて長い配線を
経ることになるため、配線抵抗や配線容量が大きくな
り、半導体チップを高速動作させて試験することが困難
になるという欠点を有している。That is, since the electric signal of the chip in the central portion of the wafer under test passes through the thin and long wiring on the testing substrate, the wiring resistance and wiring capacitance increase, and the semiconductor chip operates at high speed. However, it has the drawback that it is difficult to test.
【００１２】また、前述したように被試験ウェハ上の中
央部のチップへの接続のみならず、全チップのパッドへ
の接続をテスティング基板上に形成した配線を経由して
被試験ウェハの外周部から外部に取り出すようにテステ
ィング基板に高密度な配線を形成しなければならず、配
線間の干渉の問題も起こり易いという欠点があった。Further, as described above, not only the connection to the chip at the central portion of the wafer under test but also the connection to the pads of all the chips is connected through the wiring formed on the testing substrate to the outer periphery of the wafer under test. Since it is necessary to form high-density wiring on the testing substrate so that the wiring is taken out from the part to the outside, there is a drawback that a problem of interference between wirings easily occurs.
【００１３】本発明はこのような問題点に鑑みてなされ
たものであって、本発明の目的は、ウェハ上に配列され
た複数の半導体チップをウェハ状態のままで試験した
り、あるいはバーンインする際に、配線の取り回しを容
易化すると共に配線接続の自由度を増大し、さらに配線
抵抗、配線容量の増大を抑止して高速・高精度試験を可
能とする半導体ウェハの試験装置及び試験方法を提供す
ることにある。The present invention has been made in view of the above problems, and an object of the present invention is to test or burn-in a plurality of semiconductor chips arranged on a wafer in a wafer state. In this case, a semiconductor wafer test apparatus and test method that facilitate wiring and increase the degree of freedom in wiring connection, and further suppress wiring resistance and wiring capacitance to enable high-speed and high-precision testing are provided. To provide.
【００１４】[0014]
【課題を解決するための手段】前記目的を達成するため
本発明は、ウェハ上に配列された複数の半導体チップを
ウェハ状態にて試験する半導体ウェハの試験装置におい
て、テスティング基板上に被試験ウェハの半導体チップ
の試験動作を制御するための所定の配線及び回路群を備
えると共に、前記被試験ウェハの半導体チップのパッド
に対応した位置にパッドを設け、前記テスティング基板
に設けられた前記パッド上には導電膜が形成され、更
に、前記テスティング基板にスルーホールを設け、前記
テスティング基板からの外部取り出し配線を前記スルー
ホールを介して前記被試験ウェハと対向する側とは反対
の側から取り出すことを特徴とする半導体ウェハの試験
装置を提供する。In order to achieve the above object, the present invention is a semiconductor wafer testing apparatus for testing a plurality of semiconductor chips arranged on a wafer in a wafer state. The pad provided on the testing substrate is provided with a predetermined wiring and a circuit group for controlling the test operation of the semiconductor chip of the wafer, and the pad is provided at a position corresponding to the pad of the semiconductor chip of the wafer under test. A conductive film is formed on the upper surface of the testing substrate, and a through hole is formed in the testing substrate. An external lead wire from the testing substrate is opposite to the side facing the wafer under test through the through hole. Provided is a semiconductor wafer testing apparatus, which is characterized in that it is taken out from a semiconductor wafer.
【００１５】本発明の試験装置においては、前記テステ
ィング基板上に設けられた所定の回路群が、外部信号に
基づき被試験ウェハ上の半導体チップを選択するチップ
選択デコーダ回路を含むと共に、更に、電源供給回路、
電源電流制限回路等の能動回路から成ることを特徴とす
る。In the testing apparatus of the present invention, the predetermined circuit group provided on the testing substrate includes a chip selection decoder circuit for selecting a semiconductor chip on a wafer under test based on an external signal, and further, Power supply circuit,
It is characterized by comprising an active circuit such as a power supply current limiting circuit.
【００１６】また、本発明の試験装置においては、前記
テスティング基板が、熱膨張率が予め定められた所定値
以下の材料よりなることを特徴とする。Further, in the testing apparatus of the present invention, the testing substrate is made of a material having a coefficient of thermal expansion of a predetermined value or less.
【００１７】さらに、本発明の試験装置においては、好
ましくは、前記テスティング基板が、熱膨張率が所定値
以下とされるシリコン材料からなることを特徴とする。Further, in the test apparatus of the present invention, preferably, the testing substrate is made of a silicon material having a coefficient of thermal expansion of a predetermined value or less.
【００１８】そして、本発明の試験装置においては、好
ましくは、前記テスティング基板にガラス基板が接着さ
れる。In the test apparatus of the present invention, preferably, a glass substrate is bonded to the testing substrate.
【００１９】また、本発明の試験装置においては、好ま
しくは、前記導電膜が異方性導電膜からなり、前記テス
ティング基板と前記被試験ウェハとが押圧されて、前記
テスティング基板と前記被試験ウェハとのそれぞれのパ
ッド間の電気的接続が行なわれることを特徴とする。In the testing apparatus of the present invention, preferably, the conductive film is an anisotropic conductive film, and the testing substrate and the wafer to be tested are pressed so that the testing substrate and the testing target are pressed. An electrical connection between each pad and the test wafer is made.
【００２０】さらに、本発明の試験装置においては、好
ましくは、前記テスティング基板に前記被試験ウェハと
の位置合わせ用の微小孔が形成される。Further, in the test apparatus of the present invention, preferably, the testing substrate is provided with micro holes for alignment with the wafer under test.
【００２１】この場合、前記微小孔は、好ましくは、
（１００）面のシリコンウェハを異方性エッチングし、
（１１１）面が略四角錐状に現れたものから成る。In this case, the micropores are preferably
Anisotropically etching a (100) plane silicon wafer,
The (111) plane appears in a substantially quadrangular pyramid shape.
【００２２】そして、本発明は別の視点において、テス
ティング基板上に被試験ウェハの半導体チップの試験動
作を制御するための所定の配線及び回路群を備えると共
に、前記テスティング基板にスルーホールを設けて前記
テスティング基板からの外部取り出し線を前記スルーホ
ールを介して前記被試験ウェハと対向する側とは反対の
側から取り出すものとし、前記テスティング基板には前
記被試験ウェハの半導体チップのパッドに対応した位置
にパッドを設け、ウェハ試験の際に、平坦なステージ上
に載置した被試験ウェハ上に、異方性導電膜を介して各
パッド同士の導通をとるようにテスティング基板を配設
し、前記テスティング基板と前記被試験ウェハとを押圧
固定するとともに、外部信号により前記被試験ウェハ上
の選択されたチップを活性化し、出力を得ることを特徴
とする半導体ウェハの試験方法を提供する。According to another aspect of the present invention, a predetermined wiring and a circuit group for controlling a test operation of a semiconductor chip of a wafer under test are provided on a testing substrate, and a through hole is provided on the testing substrate. It is assumed that an external lead line from the testing substrate is taken out from the side opposite to the side facing the wafer under test through the through hole, and the testing substrate has a semiconductor chip of the wafer under test. The testing board is provided with a pad at a position corresponding to the pad, and at the time of the wafer test, the pads are electrically connected to each other through the anisotropic conductive film on the wafer under test mounted on the flat stage. To fix the testing substrate and the wafer under test by pressure, and to select a chip on the wafer under test by an external signal. The activated to provide a method testing a semiconductor wafer, characterized by obtaining an output.
【００２３】本発明の半導体ウェハの試験方法におい
て、好ましくは、前記テスティング基板が熱膨張率が予
め定められた所定値以下の材料よりなることを特徴とす
る。In the semiconductor wafer testing method of the present invention, preferably, the testing substrate is made of a material having a coefficient of thermal expansion of a predetermined value or less.
【００２４】本発明の半導体ウェハの試験方法におい
て、好ましくは、前記被試験ウェハが、複数の孔が設け
られたステージ上に載置され、前記孔の内部の圧力を前
記被試験ウェハの前記ステージに接触していない面側の
圧力に比べて低く設定して前記被試験ウェハを前記ステ
ージに吸着することを特徴とする。In the semiconductor wafer testing method of the present invention, preferably, the wafer under test is placed on a stage provided with a plurality of holes, and the pressure inside the holes is controlled by the stage of the wafer under test. It is characterized in that the pressure is set lower than the pressure on the surface side not in contact with the wafer to be adsorbed to the stage.
【００２５】[0025]
【作用】本発明によれば、熱膨張率が所定の値（例えば
１３＊１０-6／℃以下）の材料、例えばシリコンウェハ
をテスティング基板として用いることにより、試験しよ
うとする半導体チップをダイシングすることなく、ウェ
ハ状態で試験及びバーンインすることが出来る。According to the present invention, a semiconductor chip to be tested is diced by using a material having a predetermined coefficient of thermal expansion (for example, 13 * 10 −6 / ° C. or less), for example, a silicon wafer as a testing substrate. It is possible to perform a test and burn-in in a wafer state without doing so.
【００２６】また、本発明によれば、テスティング基板
としてシリコンウェハを用いることにより、シリコンウ
ェハ上に半導体回路を形成し試験しようとするウェハ上
の個々の半導体チップに電源を供給したり、特定のチッ
プからの出力を取り出したりする等の試験及びバーンイ
ン条件の設定が行なえる。Further, according to the present invention, by using a silicon wafer as a testing substrate, power is supplied to individual semiconductor chips on a wafer to be tested by forming a semiconductor circuit on the silicon wafer, It is possible to perform tests such as taking out the output from the chip and set burn-in conditions.
【００２７】さらに、本発明によれば、異方性導電膜を
用いてテスティング基板となるウェハと被試験ウェハと
の電気的接続を行っているため、プローブ針等による複
雑な接続手段は不要とされ、またこの接続は両者を押圧
固定する手段を用いることによって一層確実になる。Further, according to the present invention, since the wafer to be tested is electrically connected to the wafer under test by using the anisotropic conductive film, a complicated connecting means such as a probe needle is unnecessary. This connection is made more secure by using a means for pressing and fixing the two.
【００２８】そして、本発明によれば、テスティング基
板はガラス基板に接着することにより、機械的強度を補
強し、通常の取扱いに十分耐えるものにすることが出来
る。According to the present invention, the testing substrate can be adhered to the glass substrate so as to reinforce the mechanical strength and sufficiently endure normal handling.
【００２９】また、本発明によれば、被試験ウェハを平
坦なステージに真空チャックすることにより、ウェハが
反っていた場合、反りを矯正し、テスティング基板とな
るウェハのパターンとの位置ずれを防止することが出来
る。Further, according to the present invention, when the wafer under test is warped by vacuum chucking the wafer under test on a flat stage, the warp is corrected and the positional deviation from the pattern of the wafer serving as the testing substrate is corrected. It can be prevented.
【００３０】さらに、本発明によれば、テスティング基
板となるウェハに微小孔をあけることにより、被試験ウ
ェハのパターンをテスティング基板の上から観察でき、
ウェハの重ね合わせの際、目合わせマークとして使用で
きる。Further, according to the present invention, the pattern of the wafer to be tested can be observed from above the testing substrate by forming micro holes in the wafer to be the testing substrate.
It can be used as an alignment mark when stacking wafers.
【００３１】本発明において、テスティング基板として
（１００）のシリコンウェハを用いると、異方性エッチ
ングにより（１１１）面が四角錐状に現れるエッチング
ができ、微小な正方形の穴をあけることが出来る。In the present invention, when a (100) silicon wafer is used as the testing substrate, etching in which the (111) plane appears in a quadrangular pyramid shape can be performed by anisotropic etching, and a fine square hole can be formed. .
【００３２】また、本発明によれば、外部配線の引き出
しをテスティング基板に形成したスルーホールによりテ
スティング基板と被試験ウェハとが面する側と反対側の
面に引き出せるためテスティング基板と被試験ウェハと
の間の狭い間隙に限定された接続方法に限ることなく、
テスティング基板の開放面を有効に使った接続方法が採
用できることになり、接続方法に関する自由度が増す。Further, according to the present invention, the external wiring can be pulled out to the side opposite to the side where the testing substrate and the wafer under test face by the through hole formed in the testing substrate, so that the testing substrate and the testing substrate can be pulled out. Not limited to the connection method limited to the narrow gap with the test wafer,
A connection method that effectively uses the open surface of the testing board can be adopted, which increases the degree of freedom regarding the connection method.
【００３３】さらに、本発明によれば、従来例のように
外部配線の引き出しをテスティング基板上で被試験ウェ
ハの外周部のみから引き出すのではなく、スルーホール
を用いることによりテスティングウェハ上の短い配線の
後にスルーホールを介して外部配線に接続することが出
来るため、テスティング基板上の配線抵抗や配線容量を
低減することが可能となり、高速の動作にも対応するこ
とが可能となる。Further, according to the present invention, instead of drawing out the external wiring from only the outer peripheral portion of the wafer under test on the testing substrate as in the conventional example, by using the through hole, the testing on the testing wafer is performed. Since the short wiring can be connected to the external wiring through the through hole, the wiring resistance and wiring capacitance on the testing substrate can be reduced, and high-speed operation can be supported.
【００３４】[0034]
【実施例】図面を参照して、本発明の実施例を以下に説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３５】[0035]
【実施例１】図１は本発明の一実施例に係る試験装置の
一例を説明するための斜視図であり、図２は断面図であ
る。図３は試験しようとするウェハ（被試験ウェハ）を
示す斜視図である。Embodiment 1 FIG. 1 is a perspective view for explaining an example of a test apparatus according to an embodiment of the present invention, and FIG. 2 is a sectional view. FIG. 3 is a perspective view showing a wafer to be tested (wafer under test).
【００３６】図３を参照して、被試験ウェハ１上には、
フォトリソグラフィー工程等を含む一連の半導体製造工
程を経て複数個の半導体チップが形成されている。被試
験ウェハ１の各々の半導体チップにはボンディング用の
パッド３がそれぞれ設けられている。Referring to FIG. 3, on the wafer under test 1,
A plurality of semiconductor chips are formed through a series of semiconductor manufacturing processes including a photolithography process and the like. Each semiconductor chip of the wafer under test 1 is provided with a pad 3 for bonding.
【００３７】図１を参照して、試験装置において、テス
ティング基板２は、被試験ウェハ１と同じ材質のシリコ
ンウェハから形成され、その裏面にはガラス基板１３が
例えば静電接着法等により接着され機械的強度の補強が
されている。Referring to FIG. 1, in the test apparatus, the testing substrate 2 is formed of a silicon wafer of the same material as the wafer under test 1, and the glass substrate 13 is bonded to the back surface of the testing substrate 2 by, for example, electrostatic bonding. The mechanical strength is reinforced.
【００３８】図２を参照して、テスティング基板２の被
試験被ウェハに対向する側には、試験ウェハ１の各々の
半導体チップのパッド３に対応した位置に、表面に異方
性導電膜５を有するパッド４が形成されている。Referring to FIG. 2, on the side of testing substrate 2 facing the wafer under test, an anisotropic conductive film is formed on the surface at a position corresponding to pad 3 of each semiconductor chip of test wafer 1. Pads 4 having 5 are formed.
【００３９】テスティング基板２上にはパッド４から配
線が施され、半導体チップの機能に従って、例えば電源
線７、グランド線８、Ｉ／Ｏ線９、チップ選択線１０等
が配線される。そして、図１に示すように、電源線７は
試験されるチップが不良などで短絡状態となっても過電
流が流れないよう電源供給を遮断するための電源供給遮
断回路１１が形成されている。Wiring is provided from the pads 4 on the testing substrate 2, and for example, a power supply line 7, a ground line 8, an I / O line 9, a chip selection line 10 and the like are wired according to the function of the semiconductor chip. As shown in FIG. 1, the power supply line 7 is provided with a power supply cutoff circuit 11 for cutting off the power supply so that an overcurrent does not flow even if a chip to be tested is short-circuited due to a defect or the like. .
【００４０】本実施例に於いては、トランジスタのゲー
ト電圧を制御することによりトランジスタを非導通状態
にして電源供給を遮断する例を示しているが、その他に
も、電源線７に拡散抵抗を直列に接続することによって
も過電流の発生をある程度抑止することができることは
いうまでもない。In this embodiment, an example is shown in which the transistor is turned off by controlling the gate voltage of the transistor to cut off the power supply. It goes without saying that the generation of overcurrent can be suppressed to some extent also by connecting in series.
【００４１】また、テスティング基板２の各チップから
のチップ選択線１０はチップ選択デコーダ１２に接続さ
れ、チップ選択デコーダ１２は外部信号を入力してこれ
をデコードし、特定のチップを活性化し、選択されたチ
ップの出力を得ることが出来る。Further, the chip selection line 10 from each chip of the testing substrate 2 is connected to the chip selection decoder 12, and the chip selection decoder 12 inputs an external signal and decodes it to activate a specific chip, The output of the selected chip can be obtained.
【００４２】テスティング基板２上に形成された電源線
７や、グランド線８、Ｉ／Ｏ線９、チップ選択線１０等
の被試験ウェハ１のチップに負荷や信号を加えたり出力
を引き出したりするのに必要な配線は、テスティング基
板２の適当な位置からテスティング基板の開放面側にス
ルーホール１６を介して導通されている。A load or a signal is applied to the chips of the wafer under test 1 such as the power supply line 7, the ground line 8, the I / O line 9 and the chip selection line 10 formed on the testing substrate 2 and the output is extracted. The wiring required for this is conducted from an appropriate position of the testing board 2 to the open side of the testing board through the through hole 16.
【００４３】このスルーホールの形成方法としては、例
えばフォトリソグラフィーの工程を利用し、シリコンウ
ェハをエッチングしてスルーホールを形成し、その後ス
ルーホールにアルミニウム等の導電性物質を埋め込む方
法がある。As a method of forming this through hole, for example, there is a method of utilizing a photolithography process to form a through hole by etching a silicon wafer and then burying a conductive substance such as aluminum in the through hole.
【００４４】さらには、レーザーによる孔あけ方法も考
えられる。あるいは、温度グラディエントメルティング
法（Temperature gradient melting process）と称し、
図４に示すように、アルミニウム１７をシリコンウェハ
１８の片側に形成し、その反対側からランプ等によって
急速加熱し、シリコンウェハの断面に温度勾配を生じさ
せることにより、瞬間アニール現象によりシリコンとア
ルミニウムの共晶合金２０がシリコンウェハの厚さ方向
に形成されることを利用しても、スルーホールが形成す
ることができる。Further, a method of punching with a laser is also conceivable. Alternatively, it is called the temperature gradient melting process,
As shown in FIG. 4, aluminum 17 is formed on one side of a silicon wafer 18, and is rapidly heated from the opposite side by a lamp or the like to generate a temperature gradient in the cross section of the silicon wafer, so that silicon and aluminum are instantaneously annealed. The through holes can be formed by utilizing the fact that the eutectic alloy 20 is formed in the thickness direction of the silicon wafer.
【００４５】スルーホールによりテスティングウェハの
開放面側にでた電極は、後に説明するように配線材料２
４を半田付けしてもよいし（図５参照）、プローブ針や
半田バンプ状のアレイなどで電気的接触をとっても良い
ことはいうまでもない。The electrodes formed on the open surface side of the testing wafer by the through holes are the wiring material 2 as described later.
It is needless to say that 4 may be soldered (see FIG. 5) or may be electrically contacted with a probe needle or a solder bump array.
【００４６】本発明に係る試験方法を実施するに当たっ
ては、図２にその断面図を示すように、複数の孔１５の
あいたステージ１４上に被試験ウェハ１を載置し、その
上に、図１に示したテスティング基板２をガラス基板１
３が上になるように重ね合わせる。そして、好ましく
は、ステージ１４に設けられた孔１５の内部の圧力を被
試験ウェハ１のステージ１４に接触していない面側の圧
力に比べて低く設定して被試験ウェハ１はステージ１４
に吸着される。In carrying out the test method according to the present invention, as shown in the sectional view of FIG. 2, the wafer to be tested 1 is placed on the stage 14 having a plurality of holes 15, and the wafer The testing substrate 2 shown in 1 is replaced with the glass substrate 1
Stack so that 3 is on top. Then, preferably, the pressure inside the hole 15 provided in the stage 14 is set lower than the pressure on the surface side of the wafer under test 1 that is not in contact with the stage 14 so that the wafer under test 1 is held in the stage 14
Is adsorbed on.
【００４７】被試験ウェハ１の反りは真空チャックする
ことで除去される。The warp of the wafer under test 1 is removed by vacuum chucking.
【００４８】そして、被試験ウェハ１とテスティング基
板２の周囲を押圧固定治具６により押圧固定すると、被
試験ウェハ１のパッド３とテスティング基板のパッド４
とは異方性導電膜５を介して接続し、導通をとることが
出来る。Then, when the periphery of the wafer under test 1 and the testing substrate 2 is pressed and fixed by the pressing fixing jig 6, the pad 3 of the wafer under test 1 and the pad 4 of the testing substrate are pressed.
Can be electrically connected to each other through the anisotropic conductive film 5.
【００４９】その後、テスティング基板２上に設けられ
たチップ選択デコーダ１２を介して外部信号により被試
験ウェハの特定のチップを選択し活性化することで、選
択されたチップの出力を得ることが出来る。After that, a specific chip of the wafer under test is selected and activated by an external signal through the chip selection decoder 12 provided on the testing substrate 2, so that the output of the selected chip can be obtained. I can.
【００５０】[0050]
【実施例２】図５は、本発明の第２の実施例に係る試験
装置を説明するための断面図である。[Embodiment 2] FIG. 5 is a sectional view for explaining a test apparatus according to a second embodiment of the present invention.
【００５１】図５を参照して、テスティング基板２１は
（１００）面のシリコンウェハとされ、窒化珪素膜をマ
スクとして２ヵ所に正方形の開口をあけ、異方性エッチ
ングを施すことにより、ウェハを貫通し、（１１１）面
が四角錐状に現れた微小孔２２が形成されている。Referring to FIG. 5, the testing substrate 21 is a (100) -faced silicon wafer, and a square opening is made at two locations using the silicon nitride film as a mask, and anisotropic etching is performed to obtain a wafer. Through which the (111) plane appears in the shape of a quadrangular pyramid.
【００５２】テスティング基板２１には、被試験ウェハ
２３の各チップのパッド２５に対応してパッド２６が形
成され、両者の間は異方性導電膜２７によって導通され
ている。Pads 26 are formed on the testing substrate 21 so as to correspond to the pads 25 of each chip of the wafer under test 23, and an anisotropic conductive film 27 connects between them.
【００５３】微小孔２２を目合わせマークとして使用す
ることにより、テスティング基板２１と被試験ウェハ２
３との位置合わせを容易に行うことが出来る。By using the micro holes 22 as alignment marks, the testing substrate 21 and the wafer under test 2 are
Positioning with 3 can be easily performed.
【００５４】本実施例においては、前記第１の実施例１
と同様に、テスティング基板２１に形成された回路は、
スルーホール２８によってテスティング基板２１と被試
験ウェハ２３が対向する面と反対の面に連通され、例え
ばフレキシブルプリント基板のような配線材料２４に接
続されている。In this embodiment, the first embodiment 1
Similarly, the circuit formed on the testing substrate 21 is
The testing board 21 and the wafer under test 23 are connected to the surface opposite to the facing surface by the through hole 28, and are connected to the wiring material 24 such as a flexible printed board.
【００５５】以上、本発明を上記各実施例に即して説明
したが、本発明は、上記態様にのみ限定されず、本発明
の原理に準ずる各種態様を含む。Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above embodiments, but includes various embodiments according to the principle of the present invention.
【００５６】[0056]
【発明の効果】以上説明したように、本発明（請求項
１）によれば、ウェハ上に配列された多数の半導体チッ
プをウェハ状態にて試験したり、バーンインするに際し
て、テスティング基板上の配線をテスティング基板と被
試験ウェハとが対向する面と反対側の開放面側にスルー
ホールを介して連通させ、これを外部配線と接続するこ
とにより、配線の取り回しを極めて簡易化する共に、外
部配線との配線接続を確実なものとする。As described above, according to the present invention (Claim 1), when a large number of semiconductor chips arrayed on a wafer are tested in the wafer state or burned in, a test substrate is tested. The wiring is made to communicate with the open surface side opposite to the surface where the testing substrate and the wafer under test are opposite to each other through a through hole, and by connecting this with an external wire, the wiring can be extremely easily handled. Secure the wiring connection with the external wiring.
【００５７】また、本発明（請求項１、２）によれば、
テスティング基板上の電源線やグランド線、Ｉ／Ｏ線、
チップ選択線等を被試験ウェハの外周部に相当する位置
まで引き延ばす必要がなくなるため、配線を長く引き延
ばすことによる配線抵抗及び配線容量の増大を防ぐこと
が出来ると共に、被試験ウェハのチップを高速に動作さ
せて試験することができ、試験精度が向上すると共に試
験効率を向上させることが出来る。According to the present invention (claims 1 and 2),
Power lines, ground lines, I / O lines, etc. on the testing board
Since it is not necessary to extend the chip selection line to the position corresponding to the outer peripheral portion of the wafer under test, it is possible to prevent an increase in wiring resistance and wiring capacitance due to the long wiring, and to increase the speed of the chips on the wafer under test. It can be operated and tested, and the test accuracy can be improved and the test efficiency can be improved.
【００５８】また、本発明（請求項１）によれば、スル
ーホールによりテスティング基板の開放面側に電極を形
成できるため外部配線との接続方法の自由度が増し、配
線材料やフレキシブルプリント基板を半田接続する方法
のほか、プローブ針や半田バンプ状のアレイを接触して
電気的導通をとる方法も採用することが出来る。Further, according to the present invention (Claim 1), since the electrode can be formed on the open surface side of the testing board by the through hole, the degree of freedom of the connection method with the external wiring is increased, and the wiring material and the flexible printed board are increased. In addition to the method of solder-connecting, a method of contacting a probe needle or a solder bump-shaped array to establish electrical conduction can be adopted.
【００５９】本発明（請求項３）によれば、テスティン
グ基板が熱膨張率が所定値以下とされ、高温雰囲気にお
けるバーンイン試験に対応できる。According to the present invention (claim 3), the coefficient of thermal expansion of the testing substrate is set to a predetermined value or less, and it is possible to cope with a burn-in test in a high temperature atmosphere.
【００６０】本発明（請求項４）によれば、テスティン
グ基板が熱膨張率が所定値以下のシリコン材料から成
り、該シリコン材料上に試験で必要とされる回路群、配
線が形成され、ウェハ試験と共にウェハ状態でのバーン
イン試験においても、高精度・高速試験を可能とする。According to the present invention (claim 4), the testing substrate is made of a silicon material having a coefficient of thermal expansion of a predetermined value or less, and a circuit group and wiring required for the test are formed on the silicon material. High accuracy and high speed testing are possible not only in the wafer test but also in the burn-in test in the wafer state.
【００６１】また、本発明（請求項４）によれば、テス
ティング基板の裏面側にガラス基板を接着したことによ
り、テスティング基板の機械的強度が補強され、このた
め、ウェハ試験時に被試験ウェハと押圧固定する際の安
全性を増大している。Further, according to the present invention (Claim 4), the mechanical strength of the testing substrate is reinforced by adhering the glass substrate to the back surface side of the testing substrate, and therefore the test substrate is subjected to the test during the wafer test. The safety when pressing and fixing the wafer is increased.
【００６２】さらに、本発明（請求項５）によれば、テ
スティング基板に設けられたパッドと被試験ウェハの半
導体チップのパッドとは異方性導電膜を介して押圧され
ることにより電気的に接続され、パッドを保護すると共
に電気的接続を確実なものとしている。Further, according to the present invention (Claim 5), the pad provided on the testing substrate and the pad of the semiconductor chip of the wafer under test are electrically pressed by the anisotropic conductive film. To protect the pads and ensure electrical connection.
【００６３】そして、本発明（請求項７）によれば、テ
スティング基板と被試験ウェハとの位置合わせを容易化
している。また、本発明（請求項８）によれば、テステ
ィング基板として（１００）のシリコンウェハを用いる
と、異方性エッチングにより（１１１）面が四角錐状に
現れ、微小な正方形の穴をあけることが出来る。According to the present invention (Claim 7), alignment between the testing substrate and the wafer under test is facilitated. Further, according to the present invention (Claim 8), when a (100) silicon wafer is used as the testing substrate, the (111) plane appears in a quadrangular pyramid shape by anisotropic etching and a minute square hole is formed. You can
【００６４】本発明（請求項９）の試験方法によれば、
配線の引き回しを極めて簡易化すると共に、配線長の増
大による配線容量、配線抵抗の増大を抑止し、半導体チ
ップをウェハ状態にて精度よく高速動作試験することを
可能とする。According to the test method of the present invention (claim 9),
Wiring is extremely simplified, and wiring capacitance and wiring resistance are prevented from increasing due to an increase in wiring length, and a semiconductor chip can be accurately tested at high speed in a wafer state.
【００６５】本発明（請求項１０）の試験方法によれ
ば、バーンイン試験をウェハ試験と共にウェハ状態での
バーンイン試験においても、高精度・高速試験を可能と
する。According to the test method of the present invention (claim 10), the burn-in test as well as the wafer test can be performed with high accuracy and high speed in the burn-in test in the wafer state.
【００６６】また、本発明（請求項１１）によれば、被
試験ウェハを平坦なステージに真空チャックすることに
より、ウェハが反っていた場合、反りを矯正し、テステ
ィング基板となるウェハのパターンとの位置ずれを防止
することが出来る。According to the present invention (Claim 11), when the wafer under test is warped by vacuum chucking the wafer under test on a flat stage, the warp is corrected and the pattern of the wafer serving as the testing substrate is obtained. It is possible to prevent the positional deviation from.
【図１】本発明の第１の実施例に係る試験装置の斜視図
である。FIG. 1 is a perspective view of a test apparatus according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係る試験装置の断面図
である。FIG. 2 is a sectional view of the test apparatus according to the first embodiment of the present invention.
【図３】被試験ウェハの一例を説明する斜視図である。FIG. 3 is a perspective view illustrating an example of a wafer under test.
【図４】本発明の一実施例において、テスティング基板
としてシリコンウェハを使用した場合のスルーホールの
形成方法の一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of a method of forming a through hole when a silicon wafer is used as a testing substrate in one embodiment of the present invention.
【図５】本発明の第２の実施例による試験装置の断面図
である。FIG. 5 is a sectional view of a test apparatus according to a second embodiment of the present invention.
１、２３ 被試験ウェハ ２、２１ テスティング基板 ３、４、２５、２６ パッド ５、２７ 異方性導電膜 ６ 押圧固定治具 ７ 電源線 ８ グランド線 ９ Ｉ／Ｏ線 １０ チップ選択線 １１ 電源供給遮断回路 １２ チップ選択デコーダ １３ ガラス基板 １４ ステージ １５ 穴 １６、２８ スルーホール １７ アルミニウム １８ シリコンウェハ １９ ランプ ２０ 共晶合金 ２４ 配線材料 1, 23 Test wafer 2, 21 Testing substrate 3, 4, 25, 26 Pad 5, 27 Anisotropic conductive film 6 Press fixing jig 7 Power supply line 8 Ground line 9 I / O line 10 Chip selection line 11 Power supply Supply cutoff circuit 12 Chip selection decoder 13 Glass substrate 14 Stage 15 Holes 16 and 28 Through hole 17 Aluminum 18 Silicon wafer 19 Lamp 20 Eutectic alloy 24 Wiring material
Claims (11)
をウェハ状態にて試験する半導体ウェハの試験装置にお
いて、 テスティング基板上に被試験ウェハの半導体チップの試
験動作を制御するための所定の配線及び回路群を備える
と共に、前記被試験ウェハの半導体チップのパッドに対
応した位置にパッドを設け、 前記テスティング基板に設けられた前記パッド上には導
電膜が形成され、更に、 前記テスティング基板にスルーホールを設け、前記テス
ティング基板からの外部取り出し配線を前記スルーホー
ルを介して前記被試験ウェハと対向する側とは反対の側
から取り出すことを特徴とする半導体ウェハの試験装
置。1. A semiconductor wafer testing apparatus for testing a plurality of semiconductor chips arranged on a wafer in a wafer state, wherein a predetermined operation for controlling a test operation of a semiconductor chip of a wafer under test on a testing substrate. A wiring and a circuit group are provided, a pad is provided at a position corresponding to a pad of a semiconductor chip of the wafer under test, a conductive film is formed on the pad provided on the testing substrate, and the testing is further performed. A semiconductor wafer testing apparatus characterized in that a through hole is provided in a substrate, and an external lead-out wiring from the testing substrate is taken out from a side opposite to a side facing the wafer under test through the through hole.
の回路群が、外部信号に基づき被試験ウェハ上の半導体
チップを選択するチップ選択デコーダ回路を含むと共
に、更に、電源供給回路、電源電流制限回路等の能動回
路から成ることを特徴とする請求項１記載の半導体ウェ
ハの試験装置。2. A predetermined circuit group provided on the testing substrate includes a chip selection decoder circuit that selects a semiconductor chip on a wafer under test based on an external signal, and further includes a power supply circuit and a power supply current. 2. The semiconductor wafer testing apparatus according to claim 1, wherein the testing apparatus comprises an active circuit such as a limiting circuit.
定められた所定値以下の材料よりなることを特徴とする
請求項１記載の半導体ウェハの試験装置。3. The semiconductor wafer testing apparatus according to claim 1, wherein the testing substrate is made of a material having a coefficient of thermal expansion of a predetermined value or less.
値以下とされるシリコン材料からなることを特徴とする
請求項１記載の半導体ウェハの試験装置。4. The semiconductor wafer testing apparatus according to claim 1, wherein the testing substrate is made of a silicon material having a coefficient of thermal expansion of a predetermined value or less.
されてなる請求項１ないし３のいずれか一に記載の半導
体ウェハの試験装置。5. The semiconductor wafer testing apparatus according to claim 1, wherein a glass substrate is bonded to the testing substrate.
テスティング基板と前記被試験ウェハとが押圧されて、
前記テスティング基板と前記被試験ウェハとのそれぞれ
のパッド間の電気的接続が行なわれることを特徴とする
請求項１ないし３のいずれか一に記載の半導体ウェハの
試験装置。6. The conductive film is an anisotropic conductive film, and the testing substrate and the wafer under test are pressed against each other,
4. The semiconductor wafer testing apparatus according to claim 1, wherein electrical connections are made between pads of the testing substrate and the wafer under test.
との位置合わせ用の微小孔が形成されている請求項１〜
４のいずれか一に記載の半導体ウェハの試験装置。7. The micro holes for alignment with the wafer under test are formed in the testing substrate.
4. The semiconductor wafer test apparatus according to any one of 4 above.
ェハを異方性エッチングし、（１１１）面が略四角錐状
に現れたものから成る請求項６記載の半導体ウェハの試
験装置。8. A semiconductor wafer testing apparatus according to claim 6, wherein said micropores are formed by anisotropically etching a (100) -plane silicon wafer and exposing (111) planes in a substantially quadrangular pyramid shape.
体チップの試験動作を制御するための所定の配線及び回
路群を備えると共に、前記テスティング基板にスルーホ
ールを設けて前記テスティング基板からの外部取り出し
線を前記スルーホールを介して前記被試験ウェハと対向
する側とは反対の側から取り出すものとし、 前記テスティング基板には前記被試験ウェハの半導体チ
ップのパッドに対応した位置にパッドを設け、 ウェハ試験の際に、平坦なステージ上に載置した被試験
ウェハ上に、異方性導電膜を介して各パッド同士の導通
をとるようにテスティング基板を配設し、 前記テスティング基板と前記被試験ウェハとを押圧固定
するとともに、外部信号により前記被試験ウェハ上の選
択されたチップを活性化し、出力を得ることを特徴とす
る半導体ウェハの試験方法。9. A testing board is provided with a predetermined wiring and a circuit group for controlling a test operation of a semiconductor chip of a wafer to be tested, and a through hole is provided in the testing board to remove the wiring from the testing board. The external extraction line is taken out from the side opposite to the side facing the wafer under test through the through hole, and the testing substrate is provided with a pad at a position corresponding to the pad of the semiconductor chip of the wafer under test. When a wafer test is performed, a testing substrate is arranged on the wafer to be tested mounted on a flat stage so that the pads are electrically connected to each other through the anisotropic conductive film. The substrate and the wafer under test are pressed and fixed, and the selected chip on the wafer under test is activated by an external signal to obtain an output. Method of testing a semiconductor wafer to be.
定められた所定値以下の材料よりなることを特徴とする
請求項９記載の半導体ウェハの試験方法。10. The method of testing a semiconductor wafer according to claim 9, wherein the testing substrate is made of a material having a coefficient of thermal expansion of a predetermined value or less.
れたステージ上に載置され、前記孔の内部の圧力を前記
被試験ウェハの前記ステージに接触していない面側の圧
力に比べて低く設定して前記被試験ウェハを前記ステー
ジに吸着することを特徴とする請求項９記載の半導体ウ
ェハの試験方法。11. The wafer under test is placed on a stage having a plurality of holes, and the pressure inside the holes is compared with the pressure on the surface side of the wafer under test that is not in contact with the stage. 10. The method for testing a semiconductor wafer according to claim 9, wherein the wafer to be tested is sucked onto the stage by setting it to a low value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30422194A JPH08148533A (en) | 1994-11-15 | 1994-11-15 | Method and equipment for testing semiconductor wafer |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30422194A JPH08148533A (en) | 1994-11-15 | 1994-11-15 | Method and equipment for testing semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148533A true JPH08148533A (en) | 1996-06-07 |
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| JP30422194A Pending JPH08148533A (en) | 1994-11-15 | 1994-11-15 | Method and equipment for testing semiconductor wafer |
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| Country | Link |
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