JPH08136749A - 半導体ｐｉｎ型光導波路及びその製造方法 - Google Patents
半導体ｐｉｎ型光導波路及びその製造方法Info
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- JPH08136749A JPH08136749A JP27412594A JP27412594A JPH08136749A JP H08136749 A JPH08136749 A JP H08136749A JP 27412594 A JP27412594 A JP 27412594A JP 27412594 A JP27412594 A JP 27412594A JP H08136749 A JPH08136749 A JP H08136749A
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- waveguide
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Abstract
(57)【要約】
【目的】 導波路の高帯域化を効果的に行うことができ
る構造の半導体ＰＩＮ型光導波路を実現する。 【構成】 ｎ−ＩｎＰ基板１０１上のｎ−ＩｎＰバッフ
ァ層１０２の上には断面が三角形状の２本のＦｅドープ
ＩｎＰ層１０８が形成されている。これらＦｅドープＩ
ｎＰ層１０８間にはｎ−ＩｎＰクラッド層１０３と、ｉ
−ＩｎＧａＡｓＰ吸収層１０４と、ｐ−ＩｎＰクラッド
層１０５と、ｐ−ＩｎＧａＡｓキャップ層１０６とが順
次積層され、逆テーパ状の導波層が形成される。
る構造の半導体ＰＩＮ型光導波路を実現する。 【構成】 ｎ−ＩｎＰ基板１０１上のｎ−ＩｎＰバッフ
ァ層１０２の上には断面が三角形状の２本のＦｅドープ
ＩｎＰ層１０８が形成されている。これらＦｅドープＩ
ｎＰ層１０８間にはｎ−ＩｎＰクラッド層１０３と、ｉ
−ＩｎＧａＡｓＰ吸収層１０４と、ｐ−ＩｎＰクラッド
層１０５と、ｐ−ＩｎＧａＡｓキャップ層１０６とが順
次積層され、逆テーパ状の導波層が形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体ＰＩＮ型光導波路
及びその製造方法に関し、特に光通信システムや光情報
処理システムにおいて重要なエレメントとなる半導体Ｐ
ＩＮ型光導波路の構造及び製造方法に関する。
及びその製造方法に関し、特に光通信システムや光情報
処理システムにおいて重要なエレメントとなる半導体Ｐ
ＩＮ型光導波路の構造及び製造方法に関する。
【０００２】
【従来の技術】導波路型半導体光デバイスには半導体レ
ーザ、半導体光変調器、半導体光スイッチ、半導体光ア
ンプ等があり、これらの導波路型半導体光デバイスは光
通信システムや光情報処理システムのキーエレメントと
して各所で活発な研究開発が行われている。
ーザ、半導体光変調器、半導体光スイッチ、半導体光ア
ンプ等があり、これらの導波路型半導体光デバイスは光
通信システムや光情報処理システムのキーエレメントと
して各所で活発な研究開発が行われている。
【０００３】光通信システムにおいては、近年、マルチ
メディアやＬＡＮ（ローカルエリアネットワーク）等の
需要拡大に伴って各種光デバイスの高速化への要請が高
まりつつある。半導体レーザの高速化に関してはＰＩＮ
型導波路の素子容量を低減するために、導波路の狭幅化
が検討されている。
メディアやＬＡＮ（ローカルエリアネットワーク）等の
需要拡大に伴って各種光デバイスの高速化への要請が高
まりつつある。半導体レーザの高速化に関してはＰＩＮ
型導波路の素子容量を低減するために、導波路の狭幅化
が検討されている。
【０００４】この導波路の狭幅化の例が、「ＷＩＤＥ
ＢＡＮＤＷＩＤＴＨ ＭＵＬＴＩＰＬＥ ＱＵＡＮＴＵ
Ｍ ＷＥＬＬ １．５５μｍ ＬＡＳＥＲＳ」（Ｉ．
Ｆ．ＬＥＡＬＭＡＮ，Ｍ．ＢＡＧＬＥＹ，Ｄ．Ｍ．ＣＯ
ＯＰＥＲ，Ｎ．ＦＬＥＴＣＨＥＲ，Ｍ．ＨＡＲＬＯＷ，
Ｓ．Ｄ．ＰＥＲＲＩＮ，Ｒ．Ｈ．ＷＡＬＬＩＮＧ，Ｌ．
Ｄ．ＷＥＳＴＢＲＯＯＫ，ＥＬＥＣＴＲＯＮＩＣＳ Ｌ
ＥＴＴＥＲＳ ２０ｔｈＪｕｎｅ １９９１ Ｖｏｌ．
２７ Ｎｏ．１３ Ｐ．１１９１〜１１９３）に報告さ
れている。
ＢＡＮＤＷＩＤＴＨ ＭＵＬＴＩＰＬＥ ＱＵＡＮＴＵ
Ｍ ＷＥＬＬ １．５５μｍ ＬＡＳＥＲＳ」（Ｉ．
Ｆ．ＬＥＡＬＭＡＮ，Ｍ．ＢＡＧＬＥＹ，Ｄ．Ｍ．ＣＯ
ＯＰＥＲ，Ｎ．ＦＬＥＴＣＨＥＲ，Ｍ．ＨＡＲＬＯＷ，
Ｓ．Ｄ．ＰＥＲＲＩＮ，Ｒ．Ｈ．ＷＡＬＬＩＮＧ，Ｌ．
Ｄ．ＷＥＳＴＢＲＯＯＫ，ＥＬＥＣＴＲＯＮＩＣＳ Ｌ
ＥＴＴＥＲＳ ２０ｔｈＪｕｎｅ １９９１ Ｖｏｌ．
２７ Ｎｏ．１３ Ｐ．１１９１〜１１９３）に報告さ
れている。
【０００５】この例では、ウェットエッチング及びドラ
イエッチングプロセスを用いて幅１μｍ、高さ３μｍの
Ｈｉ−ｍｅｓａを形成し、メサの両側をＦｅ−ＩｎＰの
高抵抗半導体層で埋め込んでいる。
イエッチングプロセスを用いて幅１μｍ、高さ３μｍの
Ｈｉ−ｍｅｓａを形成し、メサの両側をＦｅ−ＩｎＰの
高抵抗半導体層で埋め込んでいる。
【０００６】また、この例では共振器長が３５０μｍ、
ＩｎＧａＡｓＰ（８０Å）／ＩｎＧａＡｓ（８０Å）の
ＭＱＷ（Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌ
ｌ）（周期１６、バンドギャップ波長：１．３μｍ）構
造で３ｄＢ帯域として１７ＧＨｚ、素子抵抗として５Ω
の値が得られている。
ＩｎＧａＡｓＰ（８０Å）／ＩｎＧａＡｓ（８０Å）の
ＭＱＷ（Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌ
ｌ）（周期１６、バンドギャップ波長：１．３μｍ）構
造で３ｄＢ帯域として１７ＧＨｚ、素子抵抗として５Ω
の値が得られている。
【０００７】このように、光導波路幅を狭くすることで
高帯域化が可能となるが、同時に素子抵抗の主要因であ
る半導体キャップ層と電極との接触面積が減って接触抵
抗が増大する傾向にある。また、製造工程においてはド
ライエッチングを用いることでメサ側壁に荒れが生じ、
ウェットエッチングを用いることで形状均一性が低下す
ること等から歩留まりが悪化する。
高帯域化が可能となるが、同時に素子抵抗の主要因であ
る半導体キャップ層と電極との接触面積が減って接触抵
抗が増大する傾向にある。また、製造工程においてはド
ライエッチングを用いることでメサ側壁に荒れが生じ、
ウェットエッチングを用いることで形状均一性が低下す
ること等から歩留まりが悪化する。
【０００８】半導体外部変調器に関しても、導波路の狭
幅化で素子容量を低減し、高帯域化が図られている。こ
れに関する例として、ＩｎＧａＡｓ／ＩｎＡｌＡｓ多重
量子井戸を導波層としたＭａｃｈ−Ｚｅｈｎｄｅｒ変調
器が、「Ｈｉｇｈ−ｓｐｅｅｄ ＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＭＱＷ Ｍａｃｈ−Ｚｅｈｎｄｅｒ−Ｔｙｐｅ
ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ」（Ｈｉｒｏｈ
ｉｓａ Ｓａｎｏ，Ｈｉｒｏａｋｉ Ｉｎｏｕｅ，Ｓｈ
ｉｇｅｈｉｓａ Ｔａｎａｋａ，ａｎｄ Ｋｏｊｉ Ｉ
ｓｈｉｄａ，ＯＦＣ／ＩＯＯＣ’９３ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ ＴｈＫ５，Ｐ．２１５〜２１７）
に報告されている。
幅化で素子容量を低減し、高帯域化が図られている。こ
れに関する例として、ＩｎＧａＡｓ／ＩｎＡｌＡｓ多重
量子井戸を導波層としたＭａｃｈ−Ｚｅｈｎｄｅｒ変調
器が、「Ｈｉｇｈ−ｓｐｅｅｄ ＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ ＭＱＷ Ｍａｃｈ−Ｚｅｈｎｄｅｒ−Ｔｙｐｅ
ｏｐｔｉｃａｌ ｍｏｄｕｌａｔｏｒ」（Ｈｉｒｏｈ
ｉｓａ Ｓａｎｏ，Ｈｉｒｏａｋｉ Ｉｎｏｕｅ，Ｓｈ
ｉｇｅｈｉｓａ Ｔａｎａｋａ，ａｎｄ Ｋｏｊｉ Ｉ
ｓｈｉｄａ，ＯＦＣ／ＩＯＯＣ’９３ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ ＴｈＫ５，Ｐ．２１５〜２１７）
に報告されている。
【０００９】この例では、１．５５μｍの入射光に対
し、６ｎｍのＩｎＧａＡｓウェルと６ｎｍのＩｎＡｌＡ
ｓバリアでＭＱＷを構成し、そのバンドギャップ波長を
１．４７μｍとしている。導波層はこのＩｎＧａＡｓ／
ＩｎＡｌＡｓ３０周期ＭＱＷよりなり、導波層幅は２．
０μｍである。
し、６ｎｍのＩｎＧａＡｓウェルと６ｎｍのＩｎＡｌＡ
ｓバリアでＭＱＷを構成し、そのバンドギャップ波長を
１．４７μｍとしている。導波層はこのＩｎＧａＡｓ／
ＩｎＡｌＡｓ３０周期ＭＱＷよりなり、導波層幅は２．
０μｍである。
【００１０】尚、この素子ではドライエッチングプロセ
スを用いてメサ形状を形成し、両側をポリミドで埋め込
んだ構造となっており、３ｄＢの変調帯域として１２Ｇ
Ｈｚ、素子抵抗として１０Ωの値が得られている。この
１０Ωの素子抵抗によって実際の周波数帯域は理想的な
場合（素子抵抗が０Ω）に比べて約２０％低下している
と記されている。上記のように、導波路の狭幅化に伴う
素子抵抗の増大は周波数帯域を劣化させる要因となって
いる。
スを用いてメサ形状を形成し、両側をポリミドで埋め込
んだ構造となっており、３ｄＢの変調帯域として１２Ｇ
Ｈｚ、素子抵抗として１０Ωの値が得られている。この
１０Ωの素子抵抗によって実際の周波数帯域は理想的な
場合（素子抵抗が０Ω）に比べて約２０％低下している
と記されている。上記のように、導波路の狭幅化に伴う
素子抵抗の増大は周波数帯域を劣化させる要因となって
いる。
【００１１】上述した如く、周波数帯域を向上させるた
めに素子の導波路を狭幅化することは、電極と半導体キ
ャップ層との接触面積を減少させ、素子抵抗を増大させ
ることになり、この素子抵抗の増大によって周波数帯域
が劣化することとなる。
めに素子の導波路を狭幅化することは、電極と半導体キ
ャップ層との接触面積を減少させ、素子抵抗を増大させ
ることになり、この素子抵抗の増大によって周波数帯域
が劣化することとなる。
【００１２】この問題を解決するためには半導体キャッ
プ装置電極との接触幅を減らさずに導波層を狭幅化する
必要があるので、導波層構造を逆テーパ型とすればよい
が、この逆テーパ構造をエッチング工程で制御よく高均
一に形成することは困難である。
プ装置電極との接触幅を減らさずに導波層を狭幅化する
必要があるので、導波層構造を逆テーパ型とすればよい
が、この逆テーパ構造をエッチング工程で制御よく高均
一に形成することは困難である。
【００１３】
【発明が解決しようとする課題】上述した従来の導波路
型半導体光デバイスでは、素子容量を低減して周波数帯
域を向上させるために導波路の狭幅化を行っているの
で、半導体キャップ層と電極との接触面積が小さくなっ
て素子抵抗の増大を招いている。この素子抵抗の増大は
高周波変調時の帯域を劣化させ、導波路の狭幅化による
周波数帯域向上の効果を抑制してしまう。
型半導体光デバイスでは、素子容量を低減して周波数帯
域を向上させるために導波路の狭幅化を行っているの
で、半導体キャップ層と電極との接触面積が小さくなっ
て素子抵抗の増大を招いている。この素子抵抗の増大は
高周波変調時の帯域を劣化させ、導波路の狭幅化による
周波数帯域向上の効果を抑制してしまう。
【００１４】この問題を解決するためには半導体キャッ
プ層幅を狭くせずに、導波層幅を狭くする逆テーパ型導
波路構造を採用すればよい。しかながら、エッチングプ
ロセスを用いて逆テーパ形状を制御よく高均一に形成す
ることは困難であり、歩留まりが悪化してしまう。
プ層幅を狭くせずに、導波層幅を狭くする逆テーパ型導
波路構造を採用すればよい。しかながら、エッチングプ
ロセスを用いて逆テーパ形状を制御よく高均一に形成す
ることは困難であり、歩留まりが悪化してしまう。
【００１５】そこで、本発明の目的は上記の問題点を解
消し、導波路の高帯域化を効果的に行うことができる構
造の半導体ＰＩＮ型光導波路を提供することにある。
消し、導波路の高帯域化を効果的に行うことができる構
造の半導体ＰＩＮ型光導波路を提供することにある。
【００１６】また、本発明の他の目的は、導波路の高帯
域化を効果的に行うことができる構造を制御性・再現性
・均一性よく実現することができ、周波数帯域の高い半
導体ＰＩＮ型光導波路を歩留まりよく製造することがで
きる半導体ＰＩＮ型光導波路の製造方法を提供すること
にある。
域化を効果的に行うことができる構造を制御性・再現性
・均一性よく実現することができ、周波数帯域の高い半
導体ＰＩＮ型光導波路を歩留まりよく製造することがで
きる半導体ＰＩＮ型光導波路の製造方法を提供すること
にある。
【００１７】
【課題を解決するための手段】本発明による半導体ＰＩ
Ｎ型光導波路は、半導体基板上に互いに近接して形成さ
れかつ断面形状が三角形状の第１及び第２の半導体クラ
ッド層と、前記第１及び第２の半導体クラッド層間の前
記半導体基板上に順次積層されて形成されかつ断面形状
が上部に向かうにしたがって広くなる逆テーパ形状の光
導波路とを備えている。
Ｎ型光導波路は、半導体基板上に互いに近接して形成さ
れかつ断面形状が三角形状の第１及び第２の半導体クラ
ッド層と、前記第１及び第２の半導体クラッド層間の前
記半導体基板上に順次積層されて形成されかつ断面形状
が上部に向かうにしたがって広くなる逆テーパ形状の光
導波路とを備えている。
【００１８】本発明による半導体ＰＩＮ型光導波路の製
造方法は、半導体基板上に互いに近接して第１及び第２
のストライプ状の空隙部を形成する工程と、前記第１及
び第２のストライプ状の空隙部各々の上に断面形状が三
角形状の第１及び第２の半導体クラッド層を形成する工
程と、前記第１及び第２の半導体クラッド層間の前記半
導体基板上に光導波路を順次積層して形成する工程とか
らなっている。
造方法は、半導体基板上に互いに近接して第１及び第２
のストライプ状の空隙部を形成する工程と、前記第１及
び第２のストライプ状の空隙部各々の上に断面形状が三
角形状の第１及び第２の半導体クラッド層を形成する工
程と、前記第１及び第２の半導体クラッド層間の前記半
導体基板上に光導波路を順次積層して形成する工程とか
らなっている。
【００１９】本発明による他の半導体ＰＩＮ型光導波路
の製造方法は、半導体基板上に少なくとも３本のストラ
イプ状の選択成長用誘電体マスクを互いに近接して形成
する工程と、前記３本の選択成長用誘電体マスクによっ
て形成された互いに近接する２本のストライプ状の空隙
部各々に半導体クラッド層を断面形状が三角形状となる
ように積層する工程と、前記半導体クラッド層間の選択
成長用誘電体マスクを除去する工程と、前記選択成長用
誘電体マスクを除去した領域に少なくとも半導体バッフ
ァ層と半導体導波層と半導体クラッド層と半導体キャッ
プ層とを順次選択成長させる工程と、前記半導体基板上
の全面に誘電体保護膜を形成する工程と、前記誘電体保
護膜上に第２の誘電体膜を形成する工程と、前記半導体
キャップ層上の前記誘電体保護膜及び前記第２の誘電体
膜を除去する工程と、前記誘電体保護膜及び前記第２の
誘電体膜が除去された半導体キャップ層上に前記半導体
導波層に電界を印加するための電極を形成する工程と、
前記電極の下部以外の前記第２の誘電体膜を除去する工
程とからなっている。
の製造方法は、半導体基板上に少なくとも３本のストラ
イプ状の選択成長用誘電体マスクを互いに近接して形成
する工程と、前記３本の選択成長用誘電体マスクによっ
て形成された互いに近接する２本のストライプ状の空隙
部各々に半導体クラッド層を断面形状が三角形状となる
ように積層する工程と、前記半導体クラッド層間の選択
成長用誘電体マスクを除去する工程と、前記選択成長用
誘電体マスクを除去した領域に少なくとも半導体バッフ
ァ層と半導体導波層と半導体クラッド層と半導体キャッ
プ層とを順次選択成長させる工程と、前記半導体基板上
の全面に誘電体保護膜を形成する工程と、前記誘電体保
護膜上に第２の誘電体膜を形成する工程と、前記半導体
キャップ層上の前記誘電体保護膜及び前記第２の誘電体
膜を除去する工程と、前記誘電体保護膜及び前記第２の
誘電体膜が除去された半導体キャップ層上に前記半導体
導波層に電界を印加するための電極を形成する工程と、
前記電極の下部以外の前記第２の誘電体膜を除去する工
程とからなっている。
【００２０】
【作用】本発明による半導体ＰＩＮ型光導波路では、半
導体路キャップ層の幅が光導波層の幅よりも大きな逆テ
ーパ状となっている。このため、半導体キャップ層と電
極との接触幅を低減させることなく、導波層幅を狭める
ことができる。したがって、素子抵抗を増大させること
なく、素子容量を低減することができるので、周波数帯
域をより効果的に向上させることが可能な構造となって
いる。
導体路キャップ層の幅が光導波層の幅よりも大きな逆テ
ーパ状となっている。このため、半導体キャップ層と電
極との接触幅を低減させることなく、導波層幅を狭める
ことができる。したがって、素子抵抗を増大させること
なく、素子容量を低減することができるので、周波数帯
域をより効果的に向上させることが可能な構造となって
いる。
【００２１】この構造を実現するために、本発明では選
択ＭＯＶＰＥ（Ｍｅｔａｌ−ｏｒｇａｎｉｃｓ Ｖａｐ
ｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）結晶成長法を用い
ている。［１１０］あるいはそれと等価な方向に沿った
ストライプ空隙に選択ＭＯＶＰＥ成長を用いると、均一
性・再現性よく三角形状の半導体クラッド層を積層する
ことができる。本発明はこの性質を利用したものであ
る。
択ＭＯＶＰＥ（Ｍｅｔａｌ−ｏｒｇａｎｉｃｓ Ｖａｐ
ｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）結晶成長法を用い
ている。［１１０］あるいはそれと等価な方向に沿った
ストライプ空隙に選択ＭＯＶＰＥ成長を用いると、均一
性・再現性よく三角形状の半導体クラッド層を積層する
ことができる。本発明はこの性質を利用したものであ
る。
【００２２】すなわち、２本の平行したストライプ空隙
を誘電体膜をマスクとしてウエハ上に形成し、これらス
トライプ空隙上に選択ＭＯＶＰＥ成長を行って断面が三
角形状の２本の高抵抗クラッド層を積層し、これら２本
の高抵抗クラッド層間の誘電体膜を除去する。続いて、
２本の高抵抗クラッド層間に選択ＭＯＶＰＥ成長を行う
ことで、逆テーパ状の導波層を形成する。
を誘電体膜をマスクとしてウエハ上に形成し、これらス
トライプ空隙上に選択ＭＯＶＰＥ成長を行って断面が三
角形状の２本の高抵抗クラッド層を積層し、これら２本
の高抵抗クラッド層間の誘電体膜を除去する。続いて、
２本の高抵抗クラッド層間に選択ＭＯＶＰＥ成長を行う
ことで、逆テーパ状の導波層を形成する。
【００２３】よって、本発明では半導体のエッチング工
程を一切用いずに選択ＭＯＶＰＥ成長を採用しているの
で、均一性・再現性・制御性よく逆テーパ型の半導体Ｐ
ＩＮ型光導波路を形成することができる。
程を一切用いずに選択ＭＯＶＰＥ成長を採用しているの
で、均一性・再現性・制御性よく逆テーパ型の半導体Ｐ
ＩＮ型光導波路を形成することができる。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２５】図１は本発明の一実施例の斜視図である。
図においては、本発明の一実施例による半導体ＰＩＮ型
光導波路を用いた電界吸収型半導体光変調器の一例を示
している。
図においては、本発明の一実施例による半導体ＰＩＮ型
光導波路を用いた電界吸収型半導体光変調器の一例を示
している。
【００２６】この電界吸収型半導体光変調器ではｎ−Ｉ
ｎＰ基板１０１上のｎ−ＩｎＰバッファ層１０２の上に
断面が三角形状の２本のＦｅドープＩｎＰ層１０８が形
成され、それら２本のＦｅドープＩｎＰ層１０８の間に
逆テーパ状の導波層を形成している。ここで、逆テーパ
状の導波層はｎ−ＩｎＰクラッド層１０３と、ｉ−Ｉｎ
ＧａＡｓＰ吸収層１０４と、ｐ−ＩｎＰクラッド層１０
５と、ｐ−ＩｎＧａＡｓキャップ層１０６とが順次積層
されて形成されている。
ｎＰ基板１０１上のｎ−ＩｎＰバッファ層１０２の上に
断面が三角形状の２本のＦｅドープＩｎＰ層１０８が形
成され、それら２本のＦｅドープＩｎＰ層１０８の間に
逆テーパ状の導波層を形成している。ここで、逆テーパ
状の導波層はｎ−ＩｎＰクラッド層１０３と、ｉ−Ｉｎ
ＧａＡｓＰ吸収層１０４と、ｐ−ＩｎＰクラッド層１０
５と、ｐ−ＩｎＧａＡｓキャップ層１０６とが順次積層
されて形成されている。
【００２７】また、２本のＦｅドープＩｎＰ層１０８及
び逆テーパ状の導波層が形成された領域以外のｎ−Ｉｎ
Ｐバッファ層１０２上と、２本のＦｅドープＩｎＰ層１
０８各々の外側側壁とにはＳｉＯ2 保護膜１０７が形成
されている。
び逆テーパ状の導波層が形成された領域以外のｎ−Ｉｎ
Ｐバッファ層１０２上と、２本のＦｅドープＩｎＰ層１
０８各々の外側側壁とにはＳｉＯ2 保護膜１０７が形成
されている。
【００２８】さらに、ｎ−ＩｎＰ基板１０１の裏面には
ｎ側電極１１１が形成され、ｐ−ＩｎＧａＡｓキャップ
層１０６上にはｐ側電極１１０が形成されている。この
ｐ側電極１１０下部のｐ−ＩｎＧａＡｓキャップ層１０
６以外の部分にはポリミド膜１０９が形成されている。
ｎ側電極１１１が形成され、ｐ−ＩｎＧａＡｓキャップ
層１０６上にはｐ側電極１１０が形成されている。この
ｐ側電極１１０下部のｐ−ＩｎＧａＡｓキャップ層１０
６以外の部分にはポリミド膜１０９が形成されている。
【００２９】図２（ａ）〜（ｄ）及び図３（ａ）〜
（ｃ）は本発明の一実施例による半導体ＰＩＮ型光導波
路を用いた電界吸収型半導体光変調器の製造工程を示す
各工程の断面図であり、図４は図２（ｂ）の工程におけ
る平面図である。これら図１と図２（ａ）〜（ｄ）と図
３（ａ）〜（ｃ）と図４とを用いて本発明の一実施例に
よる電界吸収型半導体光変調器の製造方法について説明
する。
（ｃ）は本発明の一実施例による半導体ＰＩＮ型光導波
路を用いた電界吸収型半導体光変調器の製造工程を示す
各工程の断面図であり、図４は図２（ｂ）の工程におけ
る平面図である。これら図１と図２（ａ）〜（ｄ）と図
３（ａ）〜（ｃ）と図４とを用いて本発明の一実施例に
よる電界吸収型半導体光変調器の製造方法について説明
する。
【００３０】まず、（１００）面方位のｎ−ＩｎＰ基板
１０１上全面に、ＭＯＶＰＥ成長を用いて膜厚０．５μ
ｍ、キャリア濃度が１×１０18ｃｍ-3のｎ−ＩｎＰバッ
ファ層１０２を積層する［図２（ａ）参照］。このｎ−
ＩｎＰバッファ層１０２上全面に選択成長用の誘電体マ
スクとなる膜厚１２００ÅのＳｉＯ2 膜を形成する。
１０１上全面に、ＭＯＶＰＥ成長を用いて膜厚０．５μ
ｍ、キャリア濃度が１×１０18ｃｍ-3のｎ−ＩｎＰバッ
ファ層１０２を積層する［図２（ａ）参照］。このｎ−
ＩｎＰバッファ層１０２上全面に選択成長用の誘電体マ
スクとなる膜厚１２００ÅのＳｉＯ2 膜を形成する。
【００３１】続いて、通常のフォトリソグラフィ技術を
用いてｎ−ＩｎＰバッファ層１０２上のＳｉＯ2 膜をパ
ターンニングし、ｎ−ＩｎＰバッファ層１０２上に３本
の選択成長用ＳｉＯ2 マスク２０１と２本の空隙部２０
２とを作成する［図２（ｂ）参照］。
用いてｎ−ＩｎＰバッファ層１０２上のＳｉＯ2 膜をパ
ターンニングし、ｎ−ＩｎＰバッファ層１０２上に３本
の選択成長用ＳｉＯ2 マスク２０１と２本の空隙部２０
２とを作成する［図２（ｂ）参照］。
【００３２】これら選択成長用ＳｉＯ2 マスク２０１及
び空隙部２０２のパターンは、図４に示すように、互い
に平行して形成されている。これらのうちの空隙部２０
２各々の幅Ｗ1 は２．０μｍであり、空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１の幅Ｗ2 は０．
５μｍであり、空隙部２０２を挟む両側の選択成長用Ｓ
ｉＯ2 マスク２０１各々の幅Ｗ3 は３０μｍである。
び空隙部２０２のパターンは、図４に示すように、互い
に平行して形成されている。これらのうちの空隙部２０
２各々の幅Ｗ1 は２．０μｍであり、空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１の幅Ｗ2 は０．
５μｍであり、空隙部２０２を挟む両側の選択成長用Ｓ
ｉＯ2 マスク２０１各々の幅Ｗ3 は３０μｍである。
【００３３】これら２本の空隙部２０２上に選択ＭＯＶ
ＰＥ成長を用いて高抵抗のＦｅドープＩｎＰ層１０８を
膜厚１．４３μｍ積層する［図２（ｃ）参照］。積層さ
れたＦｅドープＩｎＰ層１０８は断面が三角形状で、
（１１１）面方位の側壁を有する半導体層となる。
ＰＥ成長を用いて高抵抗のＦｅドープＩｎＰ層１０８を
膜厚１．４３μｍ積層する［図２（ｃ）参照］。積層さ
れたＦｅドープＩｎＰ層１０８は断面が三角形状で、
（１１１）面方位の側壁を有する半導体層となる。
【００３４】次に、ＦｅドープＩｎＰ層１０８間の選択
成長用ＳｉＯ2 マスク２０１、つまり空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１を除去し、その
部分で露出したｎ−ＩｎＰバッファ層１０２上に選択Ｍ
ＯＶＰＥ成長を用いてｎ−ＩｎＰクラッド層１０３（膜
厚０．２μｍ、キャリア濃度５×１０17ｃｍ-3）と、ｉ
−ＩｎＧａＡｓＰ吸収層１０４（バンドギャップ波長
１．４５μｍ、膜厚０．３μｍ、キャリア濃度５×１０
15ｃｍ-3）と、ｐ−ＩｎＰクラッド層１０５（膜厚０．
８μｍ、キャリア濃度５×１０17ｃｍ-3）と、ｐ−Ｉｎ
ＧａＡｓキャップ層１０６（膜厚０．１３μｍ、キャリ
ア濃度１×１０19ｃｍ-3）とを順次積層し、Ｆｅドープ
ＩｎＰ層１０８間の谷状領域に導波層を形成する［図２
（ｄ）参照］。
成長用ＳｉＯ2 マスク２０１、つまり空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１を除去し、その
部分で露出したｎ−ＩｎＰバッファ層１０２上に選択Ｍ
ＯＶＰＥ成長を用いてｎ−ＩｎＰクラッド層１０３（膜
厚０．２μｍ、キャリア濃度５×１０17ｃｍ-3）と、ｉ
−ＩｎＧａＡｓＰ吸収層１０４（バンドギャップ波長
１．４５μｍ、膜厚０．３μｍ、キャリア濃度５×１０
15ｃｍ-3）と、ｐ−ＩｎＰクラッド層１０５（膜厚０．
８μｍ、キャリア濃度５×１０17ｃｍ-3）と、ｐ−Ｉｎ
ＧａＡｓキャップ層１０６（膜厚０．１３μｍ、キャリ
ア濃度１×１０19ｃｍ-3）とを順次積層し、Ｆｅドープ
ＩｎＰ層１０８間の谷状領域に導波層を形成する［図２
（ｄ）参照］。
【００３５】導波層の形成後、基板全面にＳｉＯ2 保護
膜１０７及びポリミド膜１０９を順次積層し、ｐ−Ｉｎ
ＧａＡｓキャップ層１０６が露出するまで導波層上のポ
リミド膜１０９とＳｉＯ2 保護膜１０７とを除去する
［図３（ａ）参照］。
膜１０７及びポリミド膜１０９を順次積層し、ｐ−Ｉｎ
ＧａＡｓキャップ層１０６が露出するまで導波層上のポ
リミド膜１０９とＳｉＯ2 保護膜１０７とを除去する
［図３（ａ）参照］。
【００３６】露出したｐ−ＩｎＧａＡｓキャップ層１０
６上部にＣｒ／Ａｕからなるｐ側電極１１０を形成し
［図３（ｂ）参照］、ｐ側電極１１０下部以外のポリミ
ド膜１０９を除去してｎ−ＩｎＰ基板１０１の裏面にＣ
ｒ／Ａｕからなるｎ側電極１１１を形成する［図３
（ｃ）参照］。最後に、素子をへき開し、入出射端面に
無反射コーティングを施して素子製作を終了する。
６上部にＣｒ／Ａｕからなるｐ側電極１１０を形成し
［図３（ｂ）参照］、ｐ側電極１１０下部以外のポリミ
ド膜１０９を除去してｎ−ＩｎＰ基板１０１の裏面にＣ
ｒ／Ａｕからなるｎ側電極１１１を形成する［図３
（ｃ）参照］。最後に、素子をへき開し、入出射端面に
無反射コーティングを施して素子製作を終了する。
【００３７】上述したような工程を経て製作された電界
吸収型半導体光変調器の動作について以下説明する。
吸収型半導体光変調器の動作について以下説明する。
【００３８】光変調器のｐ側電極１１０とｎ側電極１１
との逆バイアス電圧が０Ｖの時、入射端から入射された
波長１．５５μｍの光波は組成成長１．４５μｍのバル
ク導波層に対して十分な難調を有しており、ほとんど吸
収されずに出射端から出力され、オン状態となる。
との逆バイアス電圧が０Ｖの時、入射端から入射された
波長１．５５μｍの光波は組成成長１．４５μｍのバル
ク導波層に対して十分な難調を有しており、ほとんど吸
収されずに出射端から出力され、オン状態となる。
【００３９】これに対して、逆バイアス電圧を印加する
と、フランツケルディッシュ効果によってバルク導波層
の基礎吸収端が長波側にシフトするので、波長１．５５
μｍの光波は大幅に吸収されるようになり、出力光は減
衰し、オフ状態となる。
と、フランツケルディッシュ効果によってバルク導波層
の基礎吸収端が長波側にシフトするので、波長１．５５
μｍの光波は大幅に吸収されるようになり、出力光は減
衰し、オフ状態となる。
【００４０】ところで、一般に、電界吸収型半導体光変
調器の３ｄＢ周波数帯域ｆは、素子容量をＣとし、イン
ピーダンスマッチング抵抗をＲとすると、ｆ＝Ｄｆ／
（πＲＣ）となる。但し、Ｄｆは素子抵抗に依存した因
子である。この素子抵抗に依存した因子Ｄｆ値は、図５
に示すように、素子抵抗値が増大するにしたがってＤｆ
値が減少することが分かる。すなわち、素子抵抗が増大
するにしたがって、３ｄＢ周波数帯域ｆは劣化する。
調器の３ｄＢ周波数帯域ｆは、素子容量をＣとし、イン
ピーダンスマッチング抵抗をＲとすると、ｆ＝Ｄｆ／
（πＲＣ）となる。但し、Ｄｆは素子抵抗に依存した因
子である。この素子抵抗に依存した因子Ｄｆ値は、図５
に示すように、素子抵抗値が増大するにしたがってＤｆ
値が減少することが分かる。すなわち、素子抵抗が増大
するにしたがって、３ｄＢ周波数帯域ｆは劣化する。
【００４１】そこで、本発明の一実施例においては周波
数帯域の向上を図るために、素子容量を増やさずに、素
子抵抗の主な要因であるｐ側電極１１０とｐ−ＩｎＧａ
Ａｓキャップ層１０６とのコンタクト抵抗を低減できる
構造となっている。
数帯域の向上を図るために、素子容量を増やさずに、素
子抵抗の主な要因であるｐ側電極１１０とｐ−ＩｎＧａ
Ａｓキャップ層１０６とのコンタクト抵抗を低減できる
構造となっている。
【００４２】つまり、逆テーパ型の導波路構造を採用す
ることで、ＰＩＮ構造におけるＩ層幅（ｉ−ＩｎＧａＡ
ｓＰ吸収層１０４の幅）を広げずに、ｐ−ＩｎＧａＡｓ
キャップ層１０６の幅を広げることができるので、効果
的に電界吸収型半導体光変調器の周波数帯域ｆを向上さ
せることが可能となる。
ることで、ＰＩＮ構造におけるＩ層幅（ｉ−ＩｎＧａＡ
ｓＰ吸収層１０４の幅）を広げずに、ｐ−ＩｎＧａＡｓ
キャップ層１０６の幅を広げることができるので、効果
的に電界吸収型半導体光変調器の周波数帯域ｆを向上さ
せることが可能となる。
【００４３】また、本発明の一実施例では逆テーパ状に
形成するのに、均一性・制御性に優れた選択ＭＯＶＰＥ
結晶成長技術を採用しており、エッチング工程を用いる
よりも大幅に歩留まりを向上させることができる。
形成するのに、均一性・制御性に優れた選択ＭＯＶＰＥ
結晶成長技術を採用しており、エッチング工程を用いる
よりも大幅に歩留まりを向上させることができる。
【００４４】尚、図１に示す電界吸収型半導体光変調器
ではパッド下部にポリミド膜１０９を厚く埋め込んだ構
造となっており、パッド電極部の容量を低減することが
可能である。このように、電極容量低減化の手法を用い
ることによって、本発明の一実施例による電界吸収型半
導体光変調器は１０Ｇｂ／ｓオーダの高速変調も可能と
なる。
ではパッド下部にポリミド膜１０９を厚く埋め込んだ構
造となっており、パッド電極部の容量を低減することが
可能である。このように、電極容量低減化の手法を用い
ることによって、本発明の一実施例による電界吸収型半
導体光変調器は１０Ｇｂ／ｓオーダの高速変調も可能と
なる。
【００４５】図６は本発明の他の実施例の斜視図であ
る。図においては、本発明の他の実施例による半導体Ｐ
ＩＮ型光導波路を用いた半導体レーザダイオードの一例
を示している。
る。図においては、本発明の他の実施例による半導体Ｐ
ＩＮ型光導波路を用いた半導体レーザダイオードの一例
を示している。
【００４６】この半導体レーザダイオードではｎ−Ｉｎ
Ｐ基板１０１上のｎ−ＩｎＰバッファ層１０２の上に断
面が三角形状の２本のＦｅドープＩｎＰ層１０８が形成
され、それら２本のＦｅドープＩｎＰ層１０８の間に逆
テーパ状の導波層を形成している。ここで、逆テーパ状
の導波層はｉ−ＩｎＧａＡｓＰ活性層３０１と、ｐ−Ｉ
ｎＰクラッド層１０５と、ｐ−ＩｎＧａＡｓキャップ層
１０６とが順次積層されて形成されている。
Ｐ基板１０１上のｎ−ＩｎＰバッファ層１０２の上に断
面が三角形状の２本のＦｅドープＩｎＰ層１０８が形成
され、それら２本のＦｅドープＩｎＰ層１０８の間に逆
テーパ状の導波層を形成している。ここで、逆テーパ状
の導波層はｉ−ＩｎＧａＡｓＰ活性層３０１と、ｐ−Ｉ
ｎＰクラッド層１０５と、ｐ−ＩｎＧａＡｓキャップ層
１０６とが順次積層されて形成されている。
【００４７】また、２本のＦｅドープＩｎＰ層１０８及
び逆テーパ状の導波層が形成された領域以外のｎ−Ｉｎ
Ｐバッファ層１０２上と、２本のＦｅドープＩｎＰ層１
０８各々の外側側壁とにはＳｉＯ2 保護膜１０７が形成
されている。
び逆テーパ状の導波層が形成された領域以外のｎ−Ｉｎ
Ｐバッファ層１０２上と、２本のＦｅドープＩｎＰ層１
０８各々の外側側壁とにはＳｉＯ2 保護膜１０７が形成
されている。
【００４８】さらに、ｎ−ＩｎＰ基板１０１の裏面には
ｎ側電極１１１が形成され、ｐ−ＩｎＧａＡｓキャップ
層１０６上にはｐ側電極１１０が形成されている。この
ｐ側電極１１０下部のｐ−ＩｎＧａＡｓキャップ層１０
６以外の部分にはポリミド膜１０９が形成されている。
ｎ側電極１１１が形成され、ｐ−ＩｎＧａＡｓキャップ
層１０６上にはｐ側電極１１０が形成されている。この
ｐ側電極１１０下部のｐ−ＩｎＧａＡｓキャップ層１０
６以外の部分にはポリミド膜１０９が形成されている。
【００４９】図７（ａ）〜（ｄ）及び図８（ａ）〜
（ｃ）は本発明の他の実施例による半導体ＰＩＮ型光導
波路を用いた半導体レーザダイオードの製造工程を示す
各工程の断面図である。これら図６と図７（ａ）〜
（ｄ）と図８（ａ）〜（ｃ）とを用いて本発明の他の実
施例による半導体レーザダイオードの製造方法について
説明する。
（ｃ）は本発明の他の実施例による半導体ＰＩＮ型光導
波路を用いた半導体レーザダイオードの製造工程を示す
各工程の断面図である。これら図６と図７（ａ）〜
（ｄ）と図８（ａ）〜（ｃ）とを用いて本発明の他の実
施例による半導体レーザダイオードの製造方法について
説明する。
【００５０】まず、（１００）面方位のｎ−ＩｎＰ基板
１０１上全面に、ＭＯＶＰＥ成長を用いてキャリア濃度
が１×１０18ｃｍ-3のｎ−ＩｎＰバッファ層１０２を膜
厚０．５μｍ積層する［図７（ａ）参照］。このｎ−Ｉ
ｎＰバッファ層１０２上全面に選択成長用の誘電体マス
クとなる膜厚１２００ÅのＳｉＯ2 膜を形成する。
１０１上全面に、ＭＯＶＰＥ成長を用いてキャリア濃度
が１×１０18ｃｍ-3のｎ−ＩｎＰバッファ層１０２を膜
厚０．５μｍ積層する［図７（ａ）参照］。このｎ−Ｉ
ｎＰバッファ層１０２上全面に選択成長用の誘電体マス
クとなる膜厚１２００ÅのＳｉＯ2 膜を形成する。
【００５１】続いて、通常のフォトリソグラフィ技術を
用いてｎ−ＩｎＰバッファ層１０２上のＳｉＯ2 膜をパ
ターンニングし、ｎ−ＩｎＰバッファ層１０２上に３本
の選択成長用ＳｉＯ2 マスク２０１と２本の空隙部２０
２とを作成する［図７（ｂ）参照］。
用いてｎ−ＩｎＰバッファ層１０２上のＳｉＯ2 膜をパ
ターンニングし、ｎ−ＩｎＰバッファ層１０２上に３本
の選択成長用ＳｉＯ2 マスク２０１と２本の空隙部２０
２とを作成する［図７（ｂ）参照］。
【００５２】これら選択成長用ＳｉＯ2 マスク２０１及
び空隙部２０２のパターンは互いに平行して形成されて
いる。これらのうちの空隙部２０２各々の幅Ｗ1 は２．
０μｍであり、空隙部２０２に挟まれた選択成長用Ｓｉ
Ｏ2 マスク２０１の幅Ｗ2 は０．５μｍであり、空隙部
２０２を挟む両側の選択成長用ＳｉＯ2 マスク２０１各
々の幅Ｗ3 は３０μｍである。
び空隙部２０２のパターンは互いに平行して形成されて
いる。これらのうちの空隙部２０２各々の幅Ｗ1 は２．
０μｍであり、空隙部２０２に挟まれた選択成長用Ｓｉ
Ｏ2 マスク２０１の幅Ｗ2 は０．５μｍであり、空隙部
２０２を挟む両側の選択成長用ＳｉＯ2 マスク２０１各
々の幅Ｗ3 は３０μｍである。
【００５３】これら２本の空隙部２０２上に選択ＭＯＶ
ＰＥ成長を用いて高抵抗のＦｅドープＩｎＰ層１０８を
膜厚１．４３μｍ積層する［図７（ｃ）参照］。積層さ
れたＦｅドープＩｎＰ層１０８は断面が三角形状で、
（１１１）面方位の側壁を有する半導体層となる。
ＰＥ成長を用いて高抵抗のＦｅドープＩｎＰ層１０８を
膜厚１．４３μｍ積層する［図７（ｃ）参照］。積層さ
れたＦｅドープＩｎＰ層１０８は断面が三角形状で、
（１１１）面方位の側壁を有する半導体層となる。
【００５４】次に、ＦｅドープＩｎＰ層１０８間の選択
成長用ＳｉＯ2 マスク２０１、つまり空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１を除去し、その
部分で露出したｎ−ＩｎＰバッファ層１０２上に選択Ｍ
ＯＶＰＥ成長を用いてｉ−ＩｎＧａＡｓＰ活性層３０１
（バンドギャップ波長１．３μｍ、膜厚０．４μｍ、キ
ャリア濃度５×１０17ｃｍ-3）と、ｐ−ＩｎＰクラッド
層１０５（膜厚０．８μｍ、キャリア濃度５×１０17ｃ
ｍ-3）と、ｐ−ＩｎＧａＡｓキャップ層１０６（膜厚
０．２３μｍ、キャリア濃度１×１０19ｃｍ-3）とを順
次積層し、ＦｅドープＩｎＰ層１０８間の谷状領域に導
波層を形成する［図７（ｄ）参照］。
成長用ＳｉＯ2 マスク２０１、つまり空隙部２０２に挟
まれた選択成長用ＳｉＯ2 マスク２０１を除去し、その
部分で露出したｎ−ＩｎＰバッファ層１０２上に選択Ｍ
ＯＶＰＥ成長を用いてｉ−ＩｎＧａＡｓＰ活性層３０１
（バンドギャップ波長１．３μｍ、膜厚０．４μｍ、キ
ャリア濃度５×１０17ｃｍ-3）と、ｐ−ＩｎＰクラッド
層１０５（膜厚０．８μｍ、キャリア濃度５×１０17ｃ
ｍ-3）と、ｐ−ＩｎＧａＡｓキャップ層１０６（膜厚
０．２３μｍ、キャリア濃度１×１０19ｃｍ-3）とを順
次積層し、ＦｅドープＩｎＰ層１０８間の谷状領域に導
波層を形成する［図７（ｄ）参照］。
【００５５】導波層の形成後、基板全面に膜厚１０００
ÅのＳｉＯ2 保護膜１０７及びポリミド膜１０９を順次
積層し、ｐ−ＩｎＧａＡｓキャップ層１０６が露出する
まで導波層上のポリミド膜１０９とＳｉＯ2 保護膜１０
７とを一様に除去する［図８（ａ）参照］。
ÅのＳｉＯ2 保護膜１０７及びポリミド膜１０９を順次
積層し、ｐ−ＩｎＧａＡｓキャップ層１０６が露出する
まで導波層上のポリミド膜１０９とＳｉＯ2 保護膜１０
７とを一様に除去する［図８（ａ）参照］。
【００５６】露出したｐ−ＩｎＧａＡｓキャップ層１０
６上部にＣｒ／Ａｕからなるｐ側電極１１０を形成し
［図８（ｂ）参照］、ｐ側電極１１０下部以外のポリミ
ド膜１０９を除去してｎ−ＩｎＰ基板１０１の裏面にＣ
ｒ／Ａｕからなるｎ側電極１１１を形成する［図８
（ｃ）参照］。最後に、素子をへき開し、素子製作を終
了する。
６上部にＣｒ／Ａｕからなるｐ側電極１１０を形成し
［図８（ｂ）参照］、ｐ側電極１１０下部以外のポリミ
ド膜１０９を除去してｎ−ＩｎＰ基板１０１の裏面にＣ
ｒ／Ａｕからなるｎ側電極１１１を形成する［図８
（ｃ）参照］。最後に、素子をへき開し、素子製作を終
了する。
【００５７】本発明の他の実施例によるＰＩＮ型半導体
光導波路構造を有する半導体レーザダイオードにおいて
は周波数帯域の向上の図るために、素子容量を増やさず
に、素子抵抗の主な要因であるｐ側電極１１０とｐ−Ｉ
ｎＧａＡｓキャップ層１０６とのコンタクト抵抗を低減
できる構造となっている。
光導波路構造を有する半導体レーザダイオードにおいて
は周波数帯域の向上の図るために、素子容量を増やさず
に、素子抵抗の主な要因であるｐ側電極１１０とｐ−Ｉ
ｎＧａＡｓキャップ層１０６とのコンタクト抵抗を低減
できる構造となっている。
【００５８】つまり、逆テーパ型の導波路構造を採用す
ることで、ＰＩＮ構造におけるＩ層幅（ｉ−ＩｎＧａＡ
ｓＰ活性層３０１の幅）を広げずに、ｐ−ＩｎＧａＡｓ
キャップ層１０６の幅を広げることができるので、効果
的に半導体レーザダイオードの周波数帯域を向上させる
ことが可能となる。
ることで、ＰＩＮ構造におけるＩ層幅（ｉ−ＩｎＧａＡ
ｓＰ活性層３０１の幅）を広げずに、ｐ−ＩｎＧａＡｓ
キャップ層１０６の幅を広げることができるので、効果
的に半導体レーザダイオードの周波数帯域を向上させる
ことが可能となる。
【００５９】また、本発明の一実施例では逆テーパ上を
形成するのに、均一性・制御性に優れた選択ＭＯＶＰＥ
結晶成長技術を採用しており、アレイ化構造も容易に形
成することができる。
形成するのに、均一性・制御性に優れた選択ＭＯＶＰＥ
結晶成長技術を採用しており、アレイ化構造も容易に形
成することができる。
【００６０】尚、図５に示す半導体レーザダイオードで
はパッド下部にポリミド膜１０９を厚く埋め込んだ構造
となっており、パッド電極部の容量を低減することが可
能である。このように、電極容量低減化の手法を用いる
ことによって、本発明の他の実施例による半導体レーザ
ダイオードは１０Ｇｂ／ｓオーダの高速変調も可能とな
る。
はパッド下部にポリミド膜１０９を厚く埋め込んだ構造
となっており、パッド電極部の容量を低減することが可
能である。このように、電極容量低減化の手法を用いる
ことによって、本発明の他の実施例による半導体レーザ
ダイオードは１０Ｇｂ／ｓオーダの高速変調も可能とな
る。
【００６１】また、本発明の一実施例では電界吸収型半
導体光変調器について、本発明の他の実施例では半導体
レーザダイオードについて夫々説明したが、ＰＩＮ型半
導体光導波構造を有する半導体光スイッチや半導体光ア
ンプ、及び半導体Ｍａｃｈ−Ｚｅｈｎｄｅｒ変調器等に
も同様に適用可能である。
導体光変調器について、本発明の他の実施例では半導体
レーザダイオードについて夫々説明したが、ＰＩＮ型半
導体光導波構造を有する半導体光スイッチや半導体光ア
ンプ、及び半導体Ｍａｃｈ−Ｚｅｈｎｄｅｒ変調器等に
も同様に適用可能である。
【００６２】さらに、半導体ＰＩＮ構造におけるｉ層と
してはバルク半導体層だけではなく、多重量子井戸層を
用いることもできる。さらにまた、上記の本発明の一実
施例及び他の実施例の説明において、素子形状、つまり
各層の厚さや各層の組成、及び導波路寸法等を特定して
いるが、これらに限定されるものではない。
してはバルク半導体層だけではなく、多重量子井戸層を
用いることもできる。さらにまた、上記の本発明の一実
施例及び他の実施例の説明において、素子形状、つまり
各層の厚さや各層の組成、及び導波路寸法等を特定して
いるが、これらに限定されるものではない。
【００６３】このように、ｎ−ＩｎＰ基板１０１上に互
いに近接して形成されかつ断面形状が三角形状の２本の
ＦｅドープＩｎＰ層１０８間に断面形状が上部に向かう
にしたがって広くなる逆テーパ形状の導波層を順次積層
して形成することによって、本発明のＰＩＮ型光導波路
構造を有する光デバイスの周波数帯域を効果的に向上さ
せることができ、簡便な方法で歩留まりよく実現するこ
とができる。
いに近接して形成されかつ断面形状が三角形状の２本の
ＦｅドープＩｎＰ層１０８間に断面形状が上部に向かう
にしたがって広くなる逆テーパ形状の導波層を順次積層
して形成することによって、本発明のＰＩＮ型光導波路
構造を有する光デバイスの周波数帯域を効果的に向上さ
せることができ、簡便な方法で歩留まりよく実現するこ
とができる。
【００６４】また、逆テーパ状のＰＩＮ型光導波路を製
作する際に半導体のエッチング工程を一切用いずに、選
択成長の際のマスクとなる薄い誘電体膜（例えば、Ｓｉ
Ｏ2）をエッチングによりパターンニングし、選択的な
結晶成長によって形成し、この結晶成長の手段として均
一性・制御性・再現性に優れた選択ＭＯＶＰＥ結晶成長
技術を用いているので、光デバイスのアレイ化や集積化
などを容易に実現することができる。
作する際に半導体のエッチング工程を一切用いずに、選
択成長の際のマスクとなる薄い誘電体膜（例えば、Ｓｉ
Ｏ2）をエッチングによりパターンニングし、選択的な
結晶成長によって形成し、この結晶成長の手段として均
一性・制御性・再現性に優れた選択ＭＯＶＰＥ結晶成長
技術を用いているので、光デバイスのアレイ化や集積化
などを容易に実現することができる。
【００６５】
【発明の効果】以上説明したように本発明の半導体ＰＩ
Ｎ型光導波路によれば、半導体基板上に互いに近接して
断面形状が三角形状の第１及び第２の半導体クラッド層
を形成し、これら第１及び第２の半導体クラッド層間に
断面形状が上部に向かうにしたがって広くなる逆テーパ
形状の光導波路を順次積層して形成することによって、
導波路の高帯域化を効果的に行うことができるという効
果がある。
Ｎ型光導波路によれば、半導体基板上に互いに近接して
断面形状が三角形状の第１及び第２の半導体クラッド層
を形成し、これら第１及び第２の半導体クラッド層間に
断面形状が上部に向かうにしたがって広くなる逆テーパ
形状の光導波路を順次積層して形成することによって、
導波路の高帯域化を効果的に行うことができるという効
果がある。
【００６６】また、本発明の半導体ＰＩＮ型光導波路の
製造方法によれば、半導体基板上に互いに近接して第１
及び第２のストライプ状の空隙部を形成する工程と、こ
れら第１及び第２のストライプ状の空隙部各々の上に断
面形状が三角形状の第１及び第２の半導体クラッド層を
形成する工程と、第１及び第２の半導体クラッド層間に
光導波路を順次積層して形成する工程とを含むことによ
って、導波路の高帯域化を効果的に行うことができる構
造を制御性・再現性・均一性よく実現することができ、
周波数帯域の高い半導体ＰＩＮ型光導波路を歩留まりよ
く製造することができるという効果がある。
製造方法によれば、半導体基板上に互いに近接して第１
及び第２のストライプ状の空隙部を形成する工程と、こ
れら第１及び第２のストライプ状の空隙部各々の上に断
面形状が三角形状の第１及び第２の半導体クラッド層を
形成する工程と、第１及び第２の半導体クラッド層間に
光導波路を順次積層して形成する工程とを含むことによ
って、導波路の高帯域化を効果的に行うことができる構
造を制御性・再現性・均一性よく実現することができ、
周波数帯域の高い半導体ＰＩＮ型光導波路を歩留まりよ
く製造することができるという効果がある。
【図１】本発明の一実施例の斜視図である。
【図２】（ａ）〜（ｄ）は本発明の一実施例による半導
体ＰＩＮ型光導波路を用いた電界吸収型半導体光変調器
の製造工程を示す各工程の断面図である。
体ＰＩＮ型光導波路を用いた電界吸収型半導体光変調器
の製造工程を示す各工程の断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施例による半導
体ＰＩＮ型光導波路を用いた電界吸収型半導体光変調器
の製造工程を示す各工程の断面図である。
体ＰＩＮ型光導波路を用いた電界吸収型半導体光変調器
の製造工程を示す各工程の断面図である。
【図４】図２（ｂ）の工程における平面図である。
【図５】素子抵抗増大に伴う３ｄＢ周波数帯域劣化を表
す計算結果を示す図である。
す計算結果を示す図である。
【図６】本発明の他の実施例の斜視図である。
【図７】（ａ）〜（ｄ）は本発明の他の実施例による半
導体ＰＩＮ型光導波路を用いた半導体レーザダイオード
の製造工程を示す各工程の断面図である。
導体ＰＩＮ型光導波路を用いた半導体レーザダイオード
の製造工程を示す各工程の断面図である。
【図８】（ａ）〜（ｃ）は本発明の他の実施例による半
導体ＰＩＮ型光導波路を用いた半導体レーザダイオード
の製造工程を示す各工程の断面図である。
導体ＰＩＮ型光導波路を用いた半導体レーザダイオード
の製造工程を示す各工程の断面図である。
１０１ ｎ−ＩｎＰ基板 １０２ ｎ−ＩｎＰバッファ層 １０３ ｎ−ＩｎＰクラッド層 １０４ ｉ−ＩｎＧａＡｓＰ吸収層 １０５ ｐ−ＩｎＰクラッド層 １０６ ｐ−ＩｎＧａＡｓキャップ層 １０７ ＳｉＯ2 保護膜 １０８ ＦｅドープＩｎＰ層 １０９ ポリミド層 １１０ ｐ側電極 １１１ ｎ側電極 ２０１ 選択成長用ＳｉＯ2 マスク ２０２ 空隙部 ３０１ ｉ−ＩｎＧａＡｓＰ活性層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０２Ｆ 1/015 ５０５ Ｈ０１Ｓ 3/18 Ｇ０２Ｂ 6/12 Ｊ
Claims (6)
- 【請求項１】 半導体基板上に互いに近接して形成され
かつ断面形状が三角形状の第１及び第２の半導体クラッ
ド層と、前記第１及び第２の半導体クラッド層間の前記
半導体基板上に順次積層されて形成されかつ断面形状が
上部に向かうにしたがって広くなる逆テーパ形状の光導
波路とを有することを特徴とする半導体ＰＩＮ型光導波
路。 - 【請求項２】 前記光導波路は、多重量子井戸構造から
なることを特徴とする請求項１記載の半導体ＰＩＮ型光
導波路。 - 【請求項３】 半導体基板上に互いに近接して第１及び
第２のストライプ状の空隙部を形成する工程と、前記第
１及び第２のストライプ状の空隙部各々の上に断面形状
が三角形状の第１及び第２の半導体クラッド層を形成す
る工程と、前記第１及び第２の半導体クラッド層間の前
記半導体基板上に光導波路を順次積層して形成する工程
とからなることを特徴とする半導体ＰＩＮ型光導波路の
製造方法。 - 【請求項４】 前記光導波路は、多重量子井戸構造とな
るよう形成されたことを特徴とする請求項３記載の半導
体ＰＩＮ型光導波路の製造方法。 - 【請求項５】 半導体基板上に少なくとも３本のストラ
イプ状の選択成長用誘電体マスクを互いに近接して形成
する工程と、前記３本の選択成長用誘電体マスクによっ
て形成された互いに近接する２本のストライプ状の空隙
部各々に半導体クラッド層を断面形状が三角形状となる
ように積層する工程と、前記半導体クラッド層間の選択
成長用誘電体マスクを除去する工程と、前記選択成長用
誘電体マスクを除去した領域に少なくとも半導体バッフ
ァ層と半導体導波層と半導体クラッド層と半導体キャッ
プ層とを順次選択成長させる工程と、前記半導体基板上
の全面に誘電体保護膜を形成する工程と、前記誘電体保
護膜上に第２の誘電体膜を形成する工程と、前記半導体
キャップ層上の前記誘電体保護膜及び前記第２の誘電体
膜を除去する工程と、前記誘電体保護膜及び前記第２の
誘電体膜が除去された半導体キャップ層上に前記半導体
導波層に電界を印加するための電極を形成する工程と、
前記電極の下部以外の前記第２の誘電体膜を除去する工
程とからなることを特徴とする半導体ＰＩＮ型光導波路
の製造方法。 - 【請求項６】 前記半導体導波層は、多重量子井戸構造
となるよう形成されたことを特徴とする請求項５記載の
半導体ＰＩＮ型光導波路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27412594A JPH08136749A (ja) | 1994-11-09 | 1994-11-09 | 半導体ｐｉｎ型光導波路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27412594A JPH08136749A (ja) | 1994-11-09 | 1994-11-09 | 半導体ｐｉｎ型光導波路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08136749A true JPH08136749A (ja) | 1996-05-31 |
Family
ID=17537376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27412594A Pending JPH08136749A (ja) | 1994-11-09 | 1994-11-09 | 半導体ｐｉｎ型光導波路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08136749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012028515A (ja) * | 2010-07-22 | 2012-02-09 | Sumitomo Electric Ind Ltd | 発光モジュール及びチップ部品実装用部材 |
| WO2022130454A1 (ja) * | 2020-12-14 | 2022-06-23 | 日本電信電話株式会社 | 光導波路の光入出力部分の付近を保護するための金属層 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149529A (ja) * | 1989-11-07 | 1991-06-26 | Nippon Telegr & Teleph Corp <Ntt> | 光デバイス |
| JPH06112595A (ja) * | 1992-09-25 | 1994-04-22 | Nec Corp | 半導体光機能素子の製造方法 |
-
1994
- 1994-11-09 JP JP27412594A patent/JPH08136749A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03149529A (ja) * | 1989-11-07 | 1991-06-26 | Nippon Telegr & Teleph Corp <Ntt> | 光デバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
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