JPH08125676A - シリアル通信方法及びシリアル通信回路 - Google Patents
シリアル通信方法及びシリアル通信回路Info
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- JPH08125676A JPH08125676A JP26368894A JP26368894A JPH08125676A JP H08125676 A JPH08125676 A JP H08125676A JP 26368894 A JP26368894 A JP 26368894A JP 26368894 A JP26368894 A JP 26368894A JP H08125676 A JPH08125676 A JP H08125676A
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Abstract
(57)【要約】
【目的】本発明の目的は、回路規模の増大を抑え、受信
するデータ量を増やすことができるシリアル通信方法及
びシリアル通信回路を提供することである。 【構成】通信用シリアル信号受信部３３は、シリアルデ
ータの転送先アドレスと、自己のアドレス設定部３４に
設定されているアドレスとを比較し、アドレスが一致し
た場合には、転送先アドレスに続くシリアルデータをパ
ラレルデータに変換してデータラッチ部３５−１、３５
−２・・・３５−ｎへ出力する。論理和部３６は、通信
用シリアル信号受信部３３から出力される制御情報
Ｓ1 、Ｓ2 ・・Ｓn と、ラッチタイミング信号ＷＥとか
ら、複数のデータラッチ部３５−１、３５−２・・・３
５−ｎの中のどのデータラッチ部でデータをラッチする
かを決めるラッチタイミング信号を出力する。有効なラ
ッチタイミング信号を供給されたデータラッチ部は、通
信用シリアル信号受信部３３から出力されるパラレルデ
ータをラッチする。
するデータ量を増やすことができるシリアル通信方法及
びシリアル通信回路を提供することである。 【構成】通信用シリアル信号受信部３３は、シリアルデ
ータの転送先アドレスと、自己のアドレス設定部３４に
設定されているアドレスとを比較し、アドレスが一致し
た場合には、転送先アドレスに続くシリアルデータをパ
ラレルデータに変換してデータラッチ部３５−１、３５
−２・・・３５−ｎへ出力する。論理和部３６は、通信
用シリアル信号受信部３３から出力される制御情報
Ｓ1 、Ｓ2 ・・Ｓn と、ラッチタイミング信号ＷＥとか
ら、複数のデータラッチ部３５−１、３５−２・・・３
５−ｎの中のどのデータラッチ部でデータをラッチする
かを決めるラッチタイミング信号を出力する。有効なラ
ッチタイミング信号を供給されたデータラッチ部は、通
信用シリアル信号受信部３３から出力されるパラレルデ
ータをラッチする。
Description
【０００１】
【産業上の利用分野】本発明は、装置間、あるいは装置
内のパッケージ間等のシリアル通信方法及びシリアル通
信回路に関する。
内のパッケージ間等のシリアル通信方法及びシリアル通
信回路に関する。
【０００２】
【従来の技術】装置間、あるいは装置内の基板間におい
てデータを転送する場合に、シリアルデータとして送信
する方法、パラレルデータとして送信する方法がある。
てデータを転送する場合に、シリアルデータとして送信
する方法、パラレルデータとして送信する方法がある。
【０００３】図８は、従来のシリアル通信方法で送信さ
れるシリアルデータの構成を示す図である。同図に示す
ようにするシリアルデータは、転送先アドレスと、デー
タ情報と、データの正常性をチェックするためのＣＲＣ
ビットとからからなっている。後述する通信用シリアル
信号受信部には、予めそれぞれ転送先アドレスが割り当
てられており、送信側は転送アドレスを指定することで
希望する転送先にデータを送信することができるように
なっている。
れるシリアルデータの構成を示す図である。同図に示す
ようにするシリアルデータは、転送先アドレスと、デー
タ情報と、データの正常性をチェックするためのＣＲＣ
ビットとからからなっている。後述する通信用シリアル
信号受信部には、予めそれぞれ転送先アドレスが割り当
てられており、送信側は転送アドレスを指定することで
希望する転送先にデータを送信することができるように
なっている。
【０００４】図９は、１つの装置が複数のパッケージ
（１枚の基板を構成単位とするもの）から構成され、パ
ッケージ間のデータの送信がシリアル方式で行われるシ
リアル通信回路の構成を示す図である。
（１枚の基板を構成単位とするもの）から構成され、パ
ッケージ間のデータの送信がシリアル方式で行われるシ
リアル通信回路の構成を示す図である。
【０００５】パッケージ１にはＣＰＵが搭載されてお
り、パッケージ１の通信用シリアル信号送信部３からか
らパッケージ２の通信用シリアル信号受信部４−１、４
−２・・・４−ｎへデータをシリアル送信するようにな
っている。
り、パッケージ１の通信用シリアル信号送信部３からか
らパッケージ２の通信用シリアル信号受信部４−１、４
−２・・・４−ｎへデータをシリアル送信するようにな
っている。
【０００６】通信用シリアル信号受信部４−１、４−２
・・・４−ｎは、ＬＳＩで構成され、シリアルデータを
Ｄn ビットのパラレルデータに変換して対応するデータ
ラッチ部５−１、３−２・・・５−ｎへ出力すると共
に、データのラッチタイミングを決めるラッチタイミン
グ信号をデータラッチ部５−１、５−２・・・５−ｎへ
出力する。この通信用シリアル信号受信部４−１、４−
２・・・４−ｎは、それぞれ固有なアドレスを設定する
アドレス設定部６−１、６−２・・・６−ｎを有し、こ
のアドレス設定部６−１、６−２・・・６−ｎに設定さ
れているアドレスと、受信した転送先アドレスとが一致
したとき、続いて送信されてくるデータを受信する。
・・・４−ｎは、ＬＳＩで構成され、シリアルデータを
Ｄn ビットのパラレルデータに変換して対応するデータ
ラッチ部５−１、３−２・・・５−ｎへ出力すると共
に、データのラッチタイミングを決めるラッチタイミン
グ信号をデータラッチ部５−１、５−２・・・５−ｎへ
出力する。この通信用シリアル信号受信部４−１、４−
２・・・４−ｎは、それぞれ固有なアドレスを設定する
アドレス設定部６−１、６−２・・・６−ｎを有し、こ
のアドレス設定部６−１、６−２・・・６−ｎに設定さ
れているアドレスと、受信した転送先アドレスとが一致
したとき、続いて送信されてくるデータを受信する。
【０００７】図９のパッケージ２は、ｎ個の通信用シリ
アル信号受信部４−１、４−２・・・４−ｎを有してお
り、Ｄn ×ｎビットのシリアルデータを受信することが
できる。
アル信号受信部４−１、４−２・・・４−ｎを有してお
り、Ｄn ×ｎビットのシリアルデータを受信することが
できる。
【０００８】
【発明が解決しようとする課題】上述した従来のシリア
ル通信方法及びシリアル通信回路では、１つのパッケー
ジで受信するデータ量を増やす場合、例えば、図９のパ
ケッージ２でＤn ×（ｎ＋１）ビットのデータを受信し
ようとする場合には、通信用シリアル信号受信部とデー
タラッチ部を新たに設ける必要があり、回路規模が増大
するという問題点があった。さらに、新たな転送先アド
レスを追加した通信用シリアル信号受信部に割り当て、
転送先アドレスの追加に対応するように通信用ソフトウ
ェアを変更する必要があり、受信するデータ量の変更を
柔軟に行えないという問題点があった。
ル通信方法及びシリアル通信回路では、１つのパッケー
ジで受信するデータ量を増やす場合、例えば、図９のパ
ケッージ２でＤn ×（ｎ＋１）ビットのデータを受信し
ようとする場合には、通信用シリアル信号受信部とデー
タラッチ部を新たに設ける必要があり、回路規模が増大
するという問題点があった。さらに、新たな転送先アド
レスを追加した通信用シリアル信号受信部に割り当て、
転送先アドレスの追加に対応するように通信用ソフトウ
ェアを変更する必要があり、受信するデータ量の変更を
柔軟に行えないという問題点があった。
【０００９】本発明の課題は、回路規模の増大を抑え、
受信するデータ量を増やすことができるシリアル通信方
法及びシリアル通信回路を提供することである。
受信するデータ量を増やすことができるシリアル通信方
法及びシリアル通信回路を提供することである。
【００１０】
【課題を解決するための手段】図１は、本発明のシリア
ル通信方法におけるシリアルデータの構成を示す図あ
る。
ル通信方法におけるシリアルデータの構成を示す図あ
る。
【００１１】送信側が転送先アドレスと所定ビット長の
データとをシリアルデータとして送信し、転送先アドレ
スと一致するアドレスを有する受信側が転送先アドレス
に続くデータを受信するシリアル通信方法において、本
発明のシリアル通信方法は、同図に示すように送信側が
所定ビット長のデータの一部として受信先を指定する制
御情報を送信する。そして、転送先アドレスと一致する
アドレスを有する受信側が、制御情報に基づいてデータ
の受信先を指定する切り換え信号を生成する。
データとをシリアルデータとして送信し、転送先アドレ
スと一致するアドレスを有する受信側が転送先アドレス
に続くデータを受信するシリアル通信方法において、本
発明のシリアル通信方法は、同図に示すように送信側が
所定ビット長のデータの一部として受信先を指定する制
御情報を送信する。そして、転送先アドレスと一致する
アドレスを有する受信側が、制御情報に基づいてデータ
の受信先を指定する切り換え信号を生成する。
【００１２】図２は本発明のシリアル通信回路の原理ブ
ロック図である。転送先アドレスと所定ビット長のデー
タとからなるシリアルデータを受信し、転送先アドレス
と一致するアドレスを有する受信回路が、転送先アドレ
スに続くデータを受信するシリアル通信回路において、
本発明のシリアル通信回路は以下の回路を備える。
ロック図である。転送先アドレスと所定ビット長のデー
タとからなるシリアルデータを受信し、転送先アドレス
と一致するアドレスを有する受信回路が、転送先アドレ
スに続くデータを受信するシリアル通信回路において、
本発明のシリアル通信回路は以下の回路を備える。
【００１３】シリアル／パラレル変換回路１は、転送先
アドレスが自己のアドレスと一致した場合に、転送先ア
ドレスに続くシリアルデータをパラレルデータに変換す
る。複数のラッチ回路２は、シリアル／パラレル変換回
路１から出力されるパラレルデータを切り換え信号に従
ってラッチする。
アドレスが自己のアドレスと一致した場合に、転送先ア
ドレスに続くシリアルデータをパラレルデータに変換す
る。複数のラッチ回路２は、シリアル／パラレル変換回
路１から出力されるパラレルデータを切り換え信号に従
ってラッチする。
【００１４】切り換え信号生成回路３は、送信側からデ
ータの一部として送信されてくる制御情報に基づいて複
数のラッチ回路２の中のどのラッチ回路２でパラレルデ
ータをラッチするかを決める切り換え信号を生成し、そ
の切り換え信号を複数のラッチ回路２に出力する。
ータの一部として送信されてくる制御情報に基づいて複
数のラッチ回路２の中のどのラッチ回路２でパラレルデ
ータをラッチするかを決める切り換え信号を生成し、そ
の切り換え信号を複数のラッチ回路２に出力する。
【００１５】
【作用】本発明のシリアル通信方法及びシリアル通信回
路では、受信するデータ量を増やしたい場合、送信側で
シリアルデータの中の制御情報を、増加するデータの受
信先を指定するように変更する。そして、受信側で、例
えばその制御情報に基づいて複数のラッチ回路２の中の
どのラッチ回路２でパラレルデータをラッチするかを決
める切り換え信号を生成し、その切り換え信号に従って
該当するラッチ回路２がパラレルデータをラッチする。
路では、受信するデータ量を増やしたい場合、送信側で
シリアルデータの中の制御情報を、増加するデータの受
信先を指定するように変更する。そして、受信側で、例
えばその制御情報に基づいて複数のラッチ回路２の中の
どのラッチ回路２でパラレルデータをラッチするかを決
める切り換え信号を生成し、その切り換え信号に従って
該当するラッチ回路２がパラレルデータをラッチする。
【００１６】従って、受信するデータ量を増やす場合に
も、従来のようにシリアル／パラレル変換回路１を増設
する必要がないので回路規模の増大を抑えることができ
る。また、従来のように転送先アドレスを新たに割り当
てる必要がないので、データ転送のためのソフトウェア
の変更が少なくてすみ、送信データ量の変更を柔軟に行
うことができる。
も、従来のようにシリアル／パラレル変換回路１を増設
する必要がないので回路規模の増大を抑えることができ
る。また、従来のように転送先アドレスを新たに割り当
てる必要がないので、データ転送のためのソフトウェア
の変更が少なくてすみ、送信データ量の変更を柔軟に行
うことができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図３は、本発明の実施例のシリアル通信回路
を有するデータ処理装置の全体構成を示す図である。
説明する。図３は、本発明の実施例のシリアル通信回路
を有するデータ処理装置の全体構成を示す図である。
【００１８】このデータ処理装置は、例えば交換機の一
部を構成する装置であり、それぞれプリント基板にＬＳ
Ｉ等が搭載された複数のパッケージ２１〜ｎからなる。
図４は、各パッケージの送受信回路の構成を示す図であ
る。同図に示すようにパッケージ２１にはＣＰＵ３１及
びデータの送受信を行う装置内コントローラ（ＳＮＣ）
３２が搭載されており、ＣＰＵ３１の制御の基に他のパ
ッケージとの間でシリアル通信方法によりデータの送受
信を行う。ＣＰＵ３１は、装置内の全パッケージの警報
情報の監視及び制御を行っている。
部を構成する装置であり、それぞれプリント基板にＬＳ
Ｉ等が搭載された複数のパッケージ２１〜ｎからなる。
図４は、各パッケージの送受信回路の構成を示す図であ
る。同図に示すようにパッケージ２１にはＣＰＵ３１及
びデータの送受信を行う装置内コントローラ（ＳＮＣ）
３２が搭載されており、ＣＰＵ３１の制御の基に他のパ
ッケージとの間でシリアル通信方法によりデータの送受
信を行う。ＣＰＵ３１は、装置内の全パッケージの警報
情報の監視及び制御を行っている。
【００１９】パッケージ２２〜ｎには、シリアルデータ
（信号）を受信する通信用シリアル信号受信部（パッケ
ージ内コントローラ：ＰＮＣ）３３が搭載されており、
転送先アドレスと一致するアドレスを有する通信用シリ
アル信号受信部３３が、パッケージ２１から転送先アド
レスを指定して送信されてくるシリアルデータを取り込
むようになっている。
（信号）を受信する通信用シリアル信号受信部（パッケ
ージ内コントローラ：ＰＮＣ）３３が搭載されており、
転送先アドレスと一致するアドレスを有する通信用シリ
アル信号受信部３３が、パッケージ２１から転送先アド
レスを指定して送信されてくるシリアルデータを取り込
むようになっている。
【００２０】次に、実施例のシリアル通信回路の送信回
路及び受信回路の具体的構成を図５を参照して説明す
る。パッケージ２２の通信用シリアル信号受信部（シリ
アル／パラレル変換回路）３３には、パッケージ２１の
通信用シリアル信号送信部（前述した装置内コントロー
ラ３２と同じ）３２から送信されるシリアルデータの転
送先アドレスと、自己のアドレス設定部３４に設定され
ているアドレスとを比較し、両者が一致するか否かを判
定し、アドレスが一致した場合には、転送先アドレスに
続くシリアルデータをパラレルデータに変換する。
路及び受信回路の具体的構成を図５を参照して説明す
る。パッケージ２２の通信用シリアル信号受信部（シリ
アル／パラレル変換回路）３３には、パッケージ２１の
通信用シリアル信号送信部（前述した装置内コントロー
ラ３２と同じ）３２から送信されるシリアルデータの転
送先アドレスと、自己のアドレス設定部３４に設定され
ているアドレスとを比較し、両者が一致するか否かを判
定し、アドレスが一致した場合には、転送先アドレスに
続くシリアルデータをパラレルデータに変換する。
【００２１】ここで、本実施例においてパッケージ２１
から他のパッケージへ送信されるシリアルデータの構成
を図６により説明する。シリアルデータは、転送先アド
レスと所定ビット長のデータ情報とＣＲＣチェックビッ
トとからなり、これらのデータを１組とするデータが順
に送信される。データ情報は、さらに制御情報Ｓ1 、Ｓ
2 ・・Ｓn と実際のデータとからなる。制御情報Ｓ1 、
Ｓ2 ・・Ｓn は、後述するデータラッチ部３５−１、３
５−２・・・３５−ｎの個数に対応したビット数分のデ
ータからなり、これらのビットＳ 1 、Ｓ2 ・・Ｓn の内
のどのビットが「１」となっているかにより、複数のデ
ータラッチ部３５−１、３５−２・・・３５−ｎの中の
どのデータラッチ部でデータをラッチするかが決まる。
から他のパッケージへ送信されるシリアルデータの構成
を図６により説明する。シリアルデータは、転送先アド
レスと所定ビット長のデータ情報とＣＲＣチェックビッ
トとからなり、これらのデータを１組とするデータが順
に送信される。データ情報は、さらに制御情報Ｓ1 、Ｓ
2 ・・Ｓn と実際のデータとからなる。制御情報Ｓ1 、
Ｓ2 ・・Ｓn は、後述するデータラッチ部３５−１、３
５−２・・・３５−ｎの個数に対応したビット数分のデ
ータからなり、これらのビットＳ 1 、Ｓ2 ・・Ｓn の内
のどのビットが「１」となっているかにより、複数のデ
ータラッチ部３５−１、３５−２・・・３５−ｎの中の
どのデータラッチ部でデータをラッチするかが決まる。
【００２２】図５に戻り、データラッチ部３５−１、３
５−２・・・３５−ｎは、通信用シリアル信号受信部３
３でシリアル／パラレル変換されたデータを、論理和部
３６から出力されるラッチタイミング信号ＷＥに従って
ラッチする回路である。
５−２・・・３５−ｎは、通信用シリアル信号受信部３
３でシリアル／パラレル変換されたデータを、論理和部
３６から出力されるラッチタイミング信号ＷＥに従って
ラッチする回路である。
【００２３】論理和部（切り換え信号生成部）３６は、
データラッチ部３５−１、３５−２・・・３５−ｎへラ
ッチタイミング信号を供給する回路であり、通信用シリ
アル信号受信部３３から出力される制御情報Ｓ1 、Ｓ2
・・Ｓn と、ラッチタイミング信号ＷＥとから、データ
ラッチ部３５−１、３５−２・・・３５−ｎの中のどの
データラッチ部でデータをラッチするかを決めるラッチ
タイミング信号ＷＥを出力する。
データラッチ部３５−１、３５−２・・・３５−ｎへラ
ッチタイミング信号を供給する回路であり、通信用シリ
アル信号受信部３３から出力される制御情報Ｓ1 、Ｓ2
・・Ｓn と、ラッチタイミング信号ＷＥとから、データ
ラッチ部３５−１、３５−２・・・３５−ｎの中のどの
データラッチ部でデータをラッチするかを決めるラッチ
タイミング信号ＷＥを出力する。
【００２４】論理和部３６は、例えば図７に示すように
ｎ個のアンドゲート３７−１、３７−２・・・３７−ｎ
で構成されている。アンドゲート３７−１の一方の入力
端子には通信用シリアル信号受信部３３から出力される
制御情報のビットＳ1 が入力し、同様にアンドゲート３
７−２の一方の入力端子には制御情報のビットＳ2 が入
力し、ｎ個目のアンドゲート３７−ｎの一方の入力端子
には制御情報のＳn ビットが入力され、各アンドゲート
３７−１、３７−２・・・３７−ｎの他方の入力端子に
はラッチタイミング信号ＷＥが入力している。
ｎ個のアンドゲート３７−１、３７−２・・・３７−ｎ
で構成されている。アンドゲート３７−１の一方の入力
端子には通信用シリアル信号受信部３３から出力される
制御情報のビットＳ1 が入力し、同様にアンドゲート３
７−２の一方の入力端子には制御情報のビットＳ2 が入
力し、ｎ個目のアンドゲート３７−ｎの一方の入力端子
には制御情報のＳn ビットが入力され、各アンドゲート
３７−１、３７−２・・・３７−ｎの他方の入力端子に
はラッチタイミング信号ＷＥが入力している。
【００２５】ここで、本発明のシリアル通信方法により
ｎビットの制御情報を付加したシリアルデータを送信し
た場合に送信可能なデータ量について説明する。今、図
６に示したようにデータ情報がＤn ビット、制御情報が
Ｓn ビット、データラッチ部３５−１〜３５−ｎの個数
がｎ個であるとすると、通信用シリアル信号受信部３３
から出力されるＤn ビットのパラレルデータの内で実際
のデータはＤn −Ｓn ビットとなるので、１番目のデー
タラッチ部３５−１はＤn −Ｓnビットのパラレルデー
タをラッチする。以下同様に、２番目のデータラッチ部
３５−２もＤn −Ｓn ビットのパラレルデータをラッチ
し・・・ｎ番目のデータラッチ部３５−ｎもＤn −Ｓn
ビットのパラレルデータをラッチする。従って、このシ
リアル通信回路は全体として、ＡＤn ＝ｎ×（Ｄn −Ｓ
n ）ビットのデータを受信することができる。
ｎビットの制御情報を付加したシリアルデータを送信し
た場合に送信可能なデータ量について説明する。今、図
６に示したようにデータ情報がＤn ビット、制御情報が
Ｓn ビット、データラッチ部３５−１〜３５−ｎの個数
がｎ個であるとすると、通信用シリアル信号受信部３３
から出力されるＤn ビットのパラレルデータの内で実際
のデータはＤn −Ｓn ビットとなるので、１番目のデー
タラッチ部３５−１はＤn −Ｓnビットのパラレルデー
タをラッチする。以下同様に、２番目のデータラッチ部
３５−２もＤn −Ｓn ビットのパラレルデータをラッチ
し・・・ｎ番目のデータラッチ部３５−ｎもＤn −Ｓn
ビットのパラレルデータをラッチする。従って、このシ
リアル通信回路は全体として、ＡＤn ＝ｎ×（Ｄn −Ｓ
n ）ビットのデータを受信することができる。
【００２６】また、個々のデータラッチ部３５−１〜３
５−ｎでラッチするデータのビット数を変えることで受
信回路全体で受信するデータ量を柔軟に変更することが
できる。
５−ｎでラッチするデータのビット数を変えることで受
信回路全体で受信するデータ量を柔軟に変更することが
できる。
【００２７】ただし、データ情報の内の制御情報の占め
る割合が高くなるとデータラッチ部３５−１〜３５−ｎ
に取り込めるデータ量（Ｄn −Ｓn ）が少なくなり、総
データ量も少なくなるので、制御情報のビット数は、Ｓ
n ＜Ｄn ÷２の式を満たすような値にすることが望まし
い。
る割合が高くなるとデータラッチ部３５−１〜３５−ｎ
に取り込めるデータ量（Ｄn −Ｓn ）が少なくなり、総
データ量も少なくなるので、制御情報のビット数は、Ｓ
n ＜Ｄn ÷２の式を満たすような値にすることが望まし
い。
【００２８】次に、以上のような構成のシリアル通信回
路において、パッケージ２１からパッケージ２２へｎ×
Ｄn ビットのシリアルデータを送信する場合の図５のシ
リアル通信回路の動作を説明する。
路において、パッケージ２１からパッケージ２２へｎ×
Ｄn ビットのシリアルデータを送信する場合の図５のシ
リアル通信回路の動作を説明する。
【００２９】送信側のパッケージ２１の通信用シリアル
信号送信部３２は、最初に転送先アドレスとしてパッケ
ージ２２のアドレスを指定し、さらに１番目のデータラ
ッチ部３５−１を指定するために制御情報としてＳ1 ＝
１、Ｓ2 ＝０・・・Ｓn ＝０を付加したデータを送信す
る。
信号送信部３２は、最初に転送先アドレスとしてパッケ
ージ２２のアドレスを指定し、さらに１番目のデータラ
ッチ部３５−１を指定するために制御情報としてＳ1 ＝
１、Ｓ2 ＝０・・・Ｓn ＝０を付加したデータを送信す
る。
【００３０】受信側のパッケージ２２の通信用シリアル
信号受信部３３は、シリアルデータの転送先アドレスと
自己のアドレス設定部３４に設定されているアドレスと
を比較し、両者が一致する場合には、転送先アドレスに
続くシリアルデータを取り込み、そのシリアルデータを
パラレルデータに変換する。そして、シリアル／パラレ
ル変換したデータの制御情報を論理和部３６へ出力す
る。
信号受信部３３は、シリアルデータの転送先アドレスと
自己のアドレス設定部３４に設定されているアドレスと
を比較し、両者が一致する場合には、転送先アドレスに
続くシリアルデータを取り込み、そのシリアルデータを
パラレルデータに変換する。そして、シリアル／パラレ
ル変換したデータの制御情報を論理和部３６へ出力す
る。
【００３１】論理和部３６は、このとき制御情報のＳ1
ビットが「１」で、他のビットが「０」となっているの
で、ラッチタイミング信号が有効（「１」）となったと
き、１番目のデータラッチ部３５−１へラッチタイミン
グ信号を供給する。これにより、通信用シリアル信号受
信部３３で変換されたパラレルデータ（制御情報を除い
たデータ）が１番目のデータラッチ部３５−１にラッチ
される。
ビットが「１」で、他のビットが「０」となっているの
で、ラッチタイミング信号が有効（「１」）となったと
き、１番目のデータラッチ部３５−１へラッチタイミン
グ信号を供給する。これにより、通信用シリアル信号受
信部３３で変換されたパラレルデータ（制御情報を除い
たデータ）が１番目のデータラッチ部３５−１にラッチ
される。
【００３２】次に、送信側の通信用シリアル信号送信部
３２は、転送先アドレスとしてパッケージ２２のアドレ
スを指定し、さらに２番目のデータラッチ部３５−２を
指定するために制御情報としてＳ1 ＝０、Ｓ2 ＝１・・
・Ｓn ＝０を付加したデータを送信する。
３２は、転送先アドレスとしてパッケージ２２のアドレ
スを指定し、さらに２番目のデータラッチ部３５−２を
指定するために制御情報としてＳ1 ＝０、Ｓ2 ＝１・・
・Ｓn ＝０を付加したデータを送信する。
【００３３】受信側のパッケージ２２の通信用シリアル
信号受信部３３は、上述したのと同様にシリアルデータ
の転送先アドレスと自己のアドレスとを比較し、両者が
一致したなら、転送先アドレスに続くデータを取り込ん
でシリアル／パラレル変換する。論理和部３６は、この
とき制御情報のＳ2 ビットが「１」となっているので、
ラッチタイミング信号ＷＥが「１」となったとき、２番
目のデータラッチ部３５−２へラッチタイミング信号を
供給する。これにより、通信用シリアル信号送信３２で
変換されたパラレルデータが２番目のデータラッチ部３
５−２にラッチされる。
信号受信部３３は、上述したのと同様にシリアルデータ
の転送先アドレスと自己のアドレスとを比較し、両者が
一致したなら、転送先アドレスに続くデータを取り込ん
でシリアル／パラレル変換する。論理和部３６は、この
とき制御情報のＳ2 ビットが「１」となっているので、
ラッチタイミング信号ＷＥが「１」となったとき、２番
目のデータラッチ部３５−２へラッチタイミング信号を
供給する。これにより、通信用シリアル信号送信３２で
変換されたパラレルデータが２番目のデータラッチ部３
５−２にラッチされる。
【００３４】以下、同様に３番目、４番目・・・ｎ番目
のデータラッチ部３５−３、３６−４・・・３５−ｎを
指定する制御情報がデータに付加されて送信側のパッー
ケジ２１から送信され、その制御情報に従って受信側の
パッケージ２２の３番目、４番目・・・ｎ番目のデータ
ラッチ部３５−３、３６−４・・・３５−ｎにデータが
ラッチされる。
のデータラッチ部３５−３、３６−４・・・３５−ｎを
指定する制御情報がデータに付加されて送信側のパッー
ケジ２１から送信され、その制御情報に従って受信側の
パッケージ２２の３番目、４番目・・・ｎ番目のデータ
ラッチ部３５−３、３６−４・・・３５−ｎにデータが
ラッチされる。
【００３５】なお、上述した実施例では、制御情報の１
ビットを各データラッチ部３５−１、３５−２・・・３
５−ｎに対応させたが、制御情報のビットの組み合わせ
により複数のデータラッチ部の中の１つを指定するよう
にしてもよい。この場合、制御情報のビット数を少なく
できるので、実際に送信できるデータ量を実施例より増
やすことができる。さらに、論理和部３６の回路は、実
施例に示したアンドゲートで構成するものに限らず、セ
レクタ等の他の回路で実現してもよい。また、ラッチタ
イミング信号ＷＥを直接データラッチ部へ供給し、複数
のデータラッチ部の中のどのデータラッチ部でデータを
ラッチさせるかを指定する信号のみを論理和部３６で生
成するようにしてもよい。
ビットを各データラッチ部３５−１、３５−２・・・３
５−ｎに対応させたが、制御情報のビットの組み合わせ
により複数のデータラッチ部の中の１つを指定するよう
にしてもよい。この場合、制御情報のビット数を少なく
できるので、実際に送信できるデータ量を実施例より増
やすことができる。さらに、論理和部３６の回路は、実
施例に示したアンドゲートで構成するものに限らず、セ
レクタ等の他の回路で実現してもよい。また、ラッチタ
イミング信号ＷＥを直接データラッチ部へ供給し、複数
のデータラッチ部の中のどのデータラッチ部でデータを
ラッチさせるかを指定する信号のみを論理和部３６で生
成するようにしてもよい。
【００３６】また、上述した実施例は、１台の装置内の
パッケージ間でデータを送受信する場合について述べた
が、複数の装置間でデータを送受信する場合にも本発明
は適用できる。
パッケージ間でデータを送受信する場合について述べた
が、複数の装置間でデータを送受信する場合にも本発明
は適用できる。
【００３７】
【発明の効果】本発明によれば、１つのシリアル／パラ
レル変換回路を利用して多くのデータを受信することが
できるので、受信するデータ量を増やすときに、回路規
模が増大するのを抑えることができる。さらに、受信す
るデータ量を増やす場合に、転送先アドレスを追加する
必要がなく、送信データの中の制御情報を変更するだけ
でよいので、データ送信のためのソフトウエアの変更も
少なくてすむ。
レル変換回路を利用して多くのデータを受信することが
できるので、受信するデータ量を増やすときに、回路規
模が増大するのを抑えることができる。さらに、受信す
るデータ量を増やす場合に、転送先アドレスを追加する
必要がなく、送信データの中の制御情報を変更するだけ
でよいので、データ送信のためのソフトウエアの変更も
少なくてすむ。
【図１】本発明のシリアル通信方法におけるシリアルデ
ータの構成を示す図である。
ータの構成を示す図である。
【図２】本発明のシリアル通信回路の原理ブロック図で
ある。
ある。
【図３】実施例のデータ処理装置の全体構成を示す図で
ある。
ある。
【図４】パッケージ２１及び２２の送受信回路を示す図
である。
である。
【図５】実施例のシリアル通信回路の回路ブロック図で
ある。
ある。
【図６】実施例のシリアルデータの構成を示す図であ
る。
る。
【図７】論理和部の構成を示す図である。
【図８】従来のシリアル通信回路の回路ブロック図であ
る。
る。
【図９】従来のシリアル通信方法におけるシリアルデー
タの構成を示す図である。
タの構成を示す図である。
１ シリアル／パラレル変換回路 ２ ラッチ回路 ３ 切り換え信号生成回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 俊明 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 福田 孝 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内
Claims (5)
- 【請求項１】 送信側が転送先アドレスと所定ビット長
のデータとをシリアルデータとして送信し、該転送先ア
ドレスと一致するアドレスを有する受信側が該転送先ア
ドレスに続くデータを受信するシリアル通信方法におい
て、 送信側が前記所定ビット長のデータの一部として受信先
を指定する制御情報を送信し、 前記転送先アドレスと一致するアドレスを有する受信側
が該制御情報に基づいて前記データの受信先を指定する
切り換え信号を生成することを特徴とするシリアル通信
方法。 - 【請求項２】 転送先アドレスと所定ビット長のデータ
とからなるシリアルデータを受信し、該転送先アドレス
と一致するアドレスを有する受信回路が、該転送先アド
レスに続くデータを受信するシリアル通信回路におい
て、 シリアルデータの転送先アドレスが自己のアドレスと一
致した場合に、該転送先アドレスに続くシリアルデータ
をパラレルデータに変換するシリアル／パラレル変換回
路と、 このシリアル／パラレル変換回路から出力される前記パ
ラレルデータを切り換え信号に従ってラッチする複数の
ラッチ回路と、 送信側から前記所定ビット長のデータの一部として送信
されてくる制御情報に基づいて前記複数のラッチ回路の
中のどのラッチ回路で前記パラレルデータをラッチする
かを決める切り換え信号を生成し、該切り換え信号を前
記複数のラッチ回路に出力する切り換え信号生成回路と
を備えることを特徴とするシリアル通信回路。 - 【請求項３】 前記切り換え信号生成回路は、前記制御
信号に基づいて前記複数のラッチ回路の中の１つのラッ
チ回路を選択する選択信号を生成し、該選択信号と前記
パラレルデータのラッチタイミングを決めるラッチタイ
ミング信号との論理積を取る回路を有し、該回路の出力
信号を前記切り換え信号として出力することを特徴とす
る請求項２記載のシリアル通信回路。 - 【請求項４】 前記制御情報は複数ビットの情報からな
り、該複数ビットのそれぞれのビットが前記ラッチ回路
のデータのラッチ動作を有効とするか、それとも無効と
するかを決める情報であり、 前記切り換え信号生成回路は、前記制御情報と前記パラ
レルデータのラッチタイミングを決めるラッチタイミン
グ信号との論理積を取る回路であることを特徴とする請
求項２記載のシリアル通信回路。 - 【請求項５】 前記制御情報は、複数ビットの情報から
なり、それぞれのビットが対応するラッチ回路にデータ
のラッチ動作を行わせるとき有効となり、データのラッ
チ動作を行わせないとき無効となる情報であり、 前記切り換え回路は、前記パラレルデータのラッチタイ
ミングを決めるラッチタイミング信号が有効となってい
るとき、前記制御情報の中で有効なビットに対応するラ
ッチ回路にデータのラッチ動作を行わせる切り換え信号
を出力する回路を有することを特徴とする請求項２記載
のシリアル通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368894A JPH08125676A (ja) | 1994-10-27 | 1994-10-27 | シリアル通信方法及びシリアル通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26368894A JPH08125676A (ja) | 1994-10-27 | 1994-10-27 | シリアル通信方法及びシリアル通信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125676A true JPH08125676A (ja) | 1996-05-17 |
Family
ID=17392963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26368894A Withdrawn JPH08125676A (ja) | 1994-10-27 | 1994-10-27 | シリアル通信方法及びシリアル通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125676A (ja) |
-
1994
- 1994-10-27 JP JP26368894A patent/JPH08125676A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |