JPH08111868A - クラス分類装置 - Google Patents
クラス分類装置Info
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- JPH08111868A JPH08111868A JP27170394A JP27170394A JPH08111868A JP H08111868 A JPH08111868 A JP H08111868A JP 27170394 A JP27170394 A JP 27170394A JP 27170394 A JP27170394 A JP 27170394A JP H08111868 A JPH08111868 A JP H08111868A
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- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 クラス分類の回路を簡略化する。
【構成】 入力された８ビットの画素値（Data）がレジ
スタ５、１０へ供給され、レジスタ１０〜２５におい
て、画素値は、１６クロック遅延される。画素値は、レ
ジスタ８において、前クロック時に加減算されたデータ
と加算器６で加算され、さらに減算器７でレジスタ２６
において保持されている画素値が減算される。この加算
器６、減算器７、レジスタ８の回路間では、１２ビット
のデータラインとなる。レジスタ８に保持されている１
２ビットのデータの上位８ビットがレジスタ８から比較
器９へ平均値として供給され、比較器９では、レジスタ
１９から供給される画素値と平均値とが比較され、１ビ
ットの量子化が施され、レジスタ２７へ供給される。
スタ５、１０へ供給され、レジスタ１０〜２５におい
て、画素値は、１６クロック遅延される。画素値は、レ
ジスタ８において、前クロック時に加減算されたデータ
と加算器６で加算され、さらに減算器７でレジスタ２６
において保持されている画素値が減算される。この加算
器６、減算器７、レジスタ８の回路間では、１２ビット
のデータラインとなる。レジスタ８に保持されている１
２ビットのデータの上位８ビットがレジスタ８から比較
器９へ平均値として供給され、比較器９では、レジスタ
１９から供給される画素値と平均値とが比較され、１ビ
ットの量子化が施され、レジスタ２７へ供給される。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＳＤ（Stande
rd Difinition ）ＴＶ画像からＨＤ（High Difinition
）ＴＶ画像を生成する解像度創造や、圧縮符号化にお
ける適応復号、時空間間引き補間などにクラス分類適応
処理を行って、精度を向上させる手法を用いた場合の汎
用技術であるクラス分類装置に関する。
rd Difinition ）ＴＶ画像からＨＤ（High Difinition
）ＴＶ画像を生成する解像度創造や、圧縮符号化にお
ける適応復号、時空間間引き補間などにクラス分類適応
処理を行って、精度を向上させる手法を用いた場合の汎
用技術であるクラス分類装置に関する。
【０００２】
【従来の技術】従来、クラス分類においてＡＤＲＣ（Ad
aptive Dinamic Range Coding ）を用いた場合、例えば
図５に示すように水平方向の１５画素からなるタップよ
りクラスが形成されると、１画素毎に移動したとき、そ
のクラスは、移動したタップ毎にクラスの計算を行って
いた。
aptive Dinamic Range Coding ）を用いた場合、例えば
図５に示すように水平方向の１５画素からなるタップよ
りクラスが形成されると、１画素毎に移動したとき、そ
のクラスは、移動したタップ毎にクラスの計算を行って
いた。
【０００３】ここで、従来のＡＤＲＣを使用したクラス
形成回路の１例のブロック図を図６に示す。入力端子１
０１から１画素のデータが供給され、供給された画素値
は、レジスタ１０６、１２２、１２８、比較器１２３、
１２９へ供給される。また、入力端子１０２からクラス
コード発生回路１０５へロード信号ＬＤ１が供給され、
供給されたロード信号ＬＤ１は、ＡＮＤゲート１２４、
１３０、レジスタ１２５、１３２へ供給される。入力端
子１０３からクラスコード発生回路１０５へロード信号
ＬＤ２が供給され、入力端子１０４からクラスコード発
生回路１０５へイネーブル信号ＯＥが供給され、供給さ
れたロード信号ＬＤ２、およびイネーブル信号ＯＥは、
クラス生成回路１４３へ供給される。このロード信号Ｌ
Ｄ１、ＬＤ２、イネーブル信号ＯＥは、１５クロックに
１回信号レベルが `Ｌ' となる。
形成回路の１例のブロック図を図６に示す。入力端子１
０１から１画素のデータが供給され、供給された画素値
は、レジスタ１０６、１２２、１２８、比較器１２３、
１２９へ供給される。また、入力端子１０２からクラス
コード発生回路１０５へロード信号ＬＤ１が供給され、
供給されたロード信号ＬＤ１は、ＡＮＤゲート１２４、
１３０、レジスタ１２５、１３２へ供給される。入力端
子１０３からクラスコード発生回路１０５へロード信号
ＬＤ２が供給され、入力端子１０４からクラスコード発
生回路１０５へイネーブル信号ＯＥが供給され、供給さ
れたロード信号ＬＤ２、およびイネーブル信号ＯＥは、
クラス生成回路１４３へ供給される。このロード信号Ｌ
Ｄ１、ＬＤ２、イネーブル信号ＯＥは、１５クロックに
１回信号レベルが `Ｌ' となる。
【０００４】レジスタ１０６へ供給された画素値は、ク
ロック信号に従ってレジスタ１０７へ供給される。この
ように、レジスタ１０６へ供給された画素値は、レジス
タ１２１まで、クロック信号に従って、画素値は、遅延
される。そして、レジスタ１２２、比較器１２３、ＡＮ
Ｄゲート１２４により最小値ＭＩＮが検出され、検出さ
れた最小値ＭＩＮは、レジスタ１２５へ供給される。こ
の比較器１２３は、Ａ端子に供給されるデータと、Ｂ端
子に供給されるデータとを比較し、Ａ端子に供給される
データの方が大きければ `Ｌ' を出力する。レジスタ１
２５では、検出された最小値ＭＩＮが保持され、減算器
１２６へ供給される。減算器１２６では、レジスタ１２
１から供給された画素値から検出された最小値ＭＩＮの
減算が行われ、減算結果は、レジスタ１２７を介して、
量子化回路１３４へ供給される。
ロック信号に従ってレジスタ１０７へ供給される。この
ように、レジスタ１０６へ供給された画素値は、レジス
タ１２１まで、クロック信号に従って、画素値は、遅延
される。そして、レジスタ１２２、比較器１２３、ＡＮ
Ｄゲート１２４により最小値ＭＩＮが検出され、検出さ
れた最小値ＭＩＮは、レジスタ１２５へ供給される。こ
の比較器１２３は、Ａ端子に供給されるデータと、Ｂ端
子に供給されるデータとを比較し、Ａ端子に供給される
データの方が大きければ `Ｌ' を出力する。レジスタ１
２５では、検出された最小値ＭＩＮが保持され、減算器
１２６へ供給される。減算器１２６では、レジスタ１２
１から供給された画素値から検出された最小値ＭＩＮの
減算が行われ、減算結果は、レジスタ１２７を介して、
量子化回路１３４へ供給される。
【０００５】レジスタ１２８、比較器１２９、ＡＮＤゲ
ート１３０により最大値ＭＡＸが検出され、検出された
最大値ＭＡＸは減算器１３１へ供給される。この比較器
１２９は、比較器１２３と同様にＡ端子に供給されるデ
ータの方が大きければ `Ｌ'を出力する。減算器１３１
では、検出された最大値ＭＡＸから検出された最小値Ｍ
ＩＮが減算され、ダイナミックレンジＤＲが算出され、
算出されたダイナミックレンジＤＲは、レジスタ１３２
へ供給される。レジスタ１３２では、ダイナミックレン
ジＤＲが保持され、ダイナミックレンジＤＲは、レジス
タ１３３を介して、量子化回路１３４へ供給される。量
子化回路１３４では、レジスタ１２７から供給された画
素値とレジスタ１３３から供給されたダイナミックレン
ジＤＲとから供給された画素の量子化が行われる。
ート１３０により最大値ＭＡＸが検出され、検出された
最大値ＭＡＸは減算器１３１へ供給される。この比較器
１２９は、比較器１２３と同様にＡ端子に供給されるデ
ータの方が大きければ `Ｌ'を出力する。減算器１３１
では、検出された最大値ＭＡＸから検出された最小値Ｍ
ＩＮが減算され、ダイナミックレンジＤＲが算出され、
算出されたダイナミックレンジＤＲは、レジスタ１３２
へ供給される。レジスタ１３２では、ダイナミックレン
ジＤＲが保持され、ダイナミックレンジＤＲは、レジス
タ１３３を介して、量子化回路１３４へ供給される。量
子化回路１３４では、レジスタ１２７から供給された画
素値とレジスタ１３３から供給されたダイナミックレン
ジＤＲとから供給された画素の量子化が行われる。
【０００６】量子化された画素値は、レジスタ１３５へ
供給され、供給された画素値は、クロック毎にレジスタ
１４２まで伝送され、レジスタ１３５〜１４２に保持さ
れた量子化された画素値は、次のレジスタに伝送される
と共に、クラス生成回路１４３へ供給される。クラス生
成回路１４３では、量子化された８つの画素値が１つの
クラスコードへ変換され、変換されたクラスコードは、
出力端子１４４から取り出される。
供給され、供給された画素値は、クロック毎にレジスタ
１４２まで伝送され、レジスタ１３５〜１４２に保持さ
れた量子化された画素値は、次のレジスタに伝送される
と共に、クラス生成回路１４３へ供給される。クラス生
成回路１４３では、量子化された８つの画素値が１つの
クラスコードへ変換され、変換されたクラスコードは、
出力端子１４４から取り出される。
【０００７】
【発明が解決しようとする課題】上述のような回路で
は、クラスコードが算出されるまでに３０クロック以上
のスループットディレイが必要となり、注目画素を１個
ずらす毎にリアルタイムでクラスコードの計算を行うと
すれば、図７のブロック図で示すように上述の回路を１
５個並列し、出力されるクラスコードを選択する必要が
あるため、ハードウェアはかなり重いものになる問題が
あった。
は、クラスコードが算出されるまでに３０クロック以上
のスループットディレイが必要となり、注目画素を１個
ずらす毎にリアルタイムでクラスコードの計算を行うと
すれば、図７のブロック図で示すように上述の回路を１
５個並列し、出力されるクラスコードを選択する必要が
あるため、ハードウェアはかなり重いものになる問題が
あった。
【０００８】従って、この発明の目的は、基本的なパタ
ーン分類を変更することなくクラス分類を行うためのハ
ードウェアを簡略化することができるクラス分類装置を
提供することにある。
ーン分類を変更することなくクラス分類を行うためのハ
ードウェアを簡略化することができるクラス分類装置を
提供することにある。
【０００９】
【課題を解決するための手段】この発明は、注目する画
素値と、所定数内の移動平均による平均値との比較を行
う比較手段と、比較手段の結果を１ビット、または２ビ
ット以上の量子化を行う量子化手段と、量子化手段によ
り生成された量子化データを所定のタップ数だけ集める
ことによりクラスコードとするクラスコード生成手段と
からなることを特徴とするクラス分類装置である。
素値と、所定数内の移動平均による平均値との比較を行
う比較手段と、比較手段の結果を１ビット、または２ビ
ット以上の量子化を行う量子化手段と、量子化手段によ
り生成された量子化データを所定のタップ数だけ集める
ことによりクラスコードとするクラスコード生成手段と
からなることを特徴とするクラス分類装置である。
【００１０】さらに、この発明は、注目する画素値と、
所定数内の移動平均による平均値との差分を行う比較手
段と、差分手段の結果を固定の量子化ステップ幅で除算
することにより符号化付きｑビット量子化が生成される
量子化手段と、量子化手段により生成された符号化付き
ｑビット量子化を所定のタップ数だけ集めることにより
クラスコードとするクラスコード生成手段とからなるこ
とを特徴とするクラス分類装置である。
所定数内の移動平均による平均値との差分を行う比較手
段と、差分手段の結果を固定の量子化ステップ幅で除算
することにより符号化付きｑビット量子化が生成される
量子化手段と、量子化手段により生成された符号化付き
ｑビット量子化を所定のタップ数だけ集めることにより
クラスコードとするクラスコード生成手段とからなるこ
とを特徴とするクラス分類装置である。
【００１１】
【作用】入力された画素値が移動平均による期間遅延さ
れると共に、入力画素が移動平均による期間加算され、
移動平均による期間が終了するときに入力された画素値
が減算される。この入力された画素値が移動平均の中心
となったとき、その画素値の量子化が行われ、量子化が
行われた画素値をあるタップ数だけ集めてクラスコード
とする。
れると共に、入力画素が移動平均による期間加算され、
移動平均による期間が終了するときに入力された画素値
が減算される。この入力された画素値が移動平均の中心
となったとき、その画素値の量子化が行われ、量子化が
行われた画素値をあるタップ数だけ集めてクラスコード
とする。
【００１２】
【実施例】以下、この発明に係るクラス分類装置の一実
施例について、図面を参照しながら説明する。図１は、
この発明のクラス分類装置の一実施例のブロック図を示
す。ここでは、画素をシフトすることで平均化を実現す
るためにタップ数は、水平方向に１６タップとした実施
例である。図１において、１で示す入力端子から画素値
（Ｄａｔａ）が供給され、供給された画素値は、レジス
タ５、１０へ供給される。さらに、２で示す入力端子か
らクリア信号ＣＬ１がレジスタ５へ供給され、入力端子
３からクリア信号ＣＬ２がレジスタ２６へ供給され、入
力端子４からクリア信号ＣＬ３がレジスタ８へ供給され
る。このクリア信号ＣＬ１、ＣＬ２、ＣＬ３がハイレベ
ルとなるとき各レジスタから供給された画素値が出力さ
れる。
施例について、図面を参照しながら説明する。図１は、
この発明のクラス分類装置の一実施例のブロック図を示
す。ここでは、画素をシフトすることで平均化を実現す
るためにタップ数は、水平方向に１６タップとした実施
例である。図１において、１で示す入力端子から画素値
（Ｄａｔａ）が供給され、供給された画素値は、レジス
タ５、１０へ供給される。さらに、２で示す入力端子か
らクリア信号ＣＬ１がレジスタ５へ供給され、入力端子
３からクリア信号ＣＬ２がレジスタ２６へ供給され、入
力端子４からクリア信号ＣＬ３がレジスタ８へ供給され
る。このクリア信号ＣＬ１、ＣＬ２、ＣＬ３がハイレベ
ルとなるとき各レジスタから供給された画素値が出力さ
れる。
【００１３】レジスタ５へ供給された画素値は、加算器
６において、前クロック時に加減算されレジスタ８に保
持されていた画素値と加算される。また、レジスタ１０
に入力された画素値は、レジスタ１０からレジスタ２５
まで遅延された後、レジスタ２６へ供給される。減算器
７では、加算器６の加算結果からレジスタ２６から供給
される画素値が減算され、その減算結果はレジスタ８で
保持される。すなわち、ここではレジスタ１０〜２５に
より１６クロック遅延されている間、レジスタ８に保持
されるデータは、供給された１６画素が加算されたデー
タとなる。１６画素が加算されたデータは、次のクロッ
ク時に加算器６において、１７画素目の画素値との加算
がなされ、減算器７において、１７画素が加算されたデ
ータから１６クロック遅延された画素、すなわち加算さ
れた１６画素の最初に加算された画素値が減算される。
このとき、入力端子１から供給される画素値が例えば８
ビットから構成されていると、加算器６の加算結果がオ
ーバーフローするため、加算器６、減算器７、レジスタ
８の回路間では、伝送されるデータのビット数を１２ビ
ットとする。
６において、前クロック時に加減算されレジスタ８に保
持されていた画素値と加算される。また、レジスタ１０
に入力された画素値は、レジスタ１０からレジスタ２５
まで遅延された後、レジスタ２６へ供給される。減算器
７では、加算器６の加算結果からレジスタ２６から供給
される画素値が減算され、その減算結果はレジスタ８で
保持される。すなわち、ここではレジスタ１０〜２５に
より１６クロック遅延されている間、レジスタ８に保持
されるデータは、供給された１６画素が加算されたデー
タとなる。１６画素が加算されたデータは、次のクロッ
ク時に加算器６において、１７画素目の画素値との加算
がなされ、減算器７において、１７画素が加算されたデ
ータから１６クロック遅延された画素、すなわち加算さ
れた１６画素の最初に加算された画素値が減算される。
このとき、入力端子１から供給される画素値が例えば８
ビットから構成されていると、加算器６の加算結果がオ
ーバーフローするため、加算器６、減算器７、レジスタ
８の回路間では、伝送されるデータのビット数を１２ビ
ットとする。
【００１４】レジスタ８に保持されたデータを比較器９
へ供給する場合、１２ビットのデータの上位８ビットが
レジスタ８から比較器９へ供給される。すなわち、この
処理は、加算結果を１／１６とすることを意味し、その
結果得られる移動平均値がクロック毎に算出されること
になる。比較器９では、レジスタ８から供給されるた移
動平均値と、レジスタ１９から供給される１０クロック
遅延されたデータ、すなわち１６画素の中心をなす画素
値とを比較し、レジスタ８からのデータが大きい場合
は、比較器９から `１' が出力され、レジスタ８からの
データが小さい場合は、比較器９から `０' が出力され
る。すなわち、比較器９では、１ビットの量子化が施さ
れた結果がレジスタ２７へ供給される。比較器９の出力
をレジスタ２７〜３４により順次遅延させ、レジスタ３
５において、レジスタ２７〜３４のデータをラッチする
ことでクロック毎に８ビットのクラスコードが出力端子
３６から取り出される。
へ供給する場合、１２ビットのデータの上位８ビットが
レジスタ８から比較器９へ供給される。すなわち、この
処理は、加算結果を１／１６とすることを意味し、その
結果得られる移動平均値がクロック毎に算出されること
になる。比較器９では、レジスタ８から供給されるた移
動平均値と、レジスタ１９から供給される１０クロック
遅延されたデータ、すなわち１６画素の中心をなす画素
値とを比較し、レジスタ８からのデータが大きい場合
は、比較器９から `１' が出力され、レジスタ８からの
データが小さい場合は、比較器９から `０' が出力され
る。すなわち、比較器９では、１ビットの量子化が施さ
れた結果がレジスタ２７へ供給される。比較器９の出力
をレジスタ２７〜３４により順次遅延させ、レジスタ３
５において、レジスタ２７〜３４のデータをラッチする
ことでクロック毎に８ビットのクラスコードが出力端子
３６から取り出される。
【００１５】ここで、この一実施例を図２のタイミング
チャートを用いて説明する。図２Ａに示す信号は、ハイ
レベルのとき、入力端子１から有効な画素値（Valid Da
ta）が入力されたことを示す。図２Ｂに示す信号は、入
力端子２から供給されるクリア信号ＣＬ１を示し、図２
Ｃに示す信号は、入力端子３から供給されるクリア信号
ＣＬ２を示す。クリア信号ＣＬ１がローレベルのとき、
レジスタ５の出力は、クリアされ、クリア信号ＣＬ１が
ハイレベルとなるとき、レジスタ５から供給された画素
値が出力される。同様に、クリア信号ＣＬ２、およびＣ
Ｌ３がローレベルのとき、レジスタ２６、およびレジス
タ８は、クリアされ、クリア信号ＣＬ２、およびＣＬ３
がハイレベルとなるとき、レジスタ２６、およびレジス
タ８から供給された画素値が出力される。
チャートを用いて説明する。図２Ａに示す信号は、ハイ
レベルのとき、入力端子１から有効な画素値（Valid Da
ta）が入力されたことを示す。図２Ｂに示す信号は、入
力端子２から供給されるクリア信号ＣＬ１を示し、図２
Ｃに示す信号は、入力端子３から供給されるクリア信号
ＣＬ２を示す。クリア信号ＣＬ１がローレベルのとき、
レジスタ５の出力は、クリアされ、クリア信号ＣＬ１が
ハイレベルとなるとき、レジスタ５から供給された画素
値が出力される。同様に、クリア信号ＣＬ２、およびＣ
Ｌ３がローレベルのとき、レジスタ２６、およびレジス
タ８は、クリアされ、クリア信号ＣＬ２、およびＣＬ３
がハイレベルとなるとき、レジスタ２６、およびレジス
タ８から供給された画素値が出力される。
【００１６】また、クリア信号ＣＬ２は、クリア信号Ｃ
Ｌ１よりハイレベルとなるときが、レジスタ１０〜２５
において遅延される期間、すなわち１６クロック遅延さ
れる期間遅れる。以下、図２Ｄ〜図２Ｌに示す信号は、
この１６クロック遅延される期間を時間軸方向に拡大し
たタイミングチャートである。図２Ｄに示す信号は、ク
リア信号ＣＬ１を表し、図２Ｅに示す信号は、クリア信
号ＣＬ２を表す。図２Ｆに示す信号は、入力端子１から
供給される有効な画素値（Valid Data）がクロック毎に
画素単位で供給される信号を示す。また、図２Ｆ、Ｇ、
Ｈ、Ｊ、Ｋ中の番号は、供給された画素の順番を示す。
図２Ｇに示す信号は、レジスタ５からクロック毎に画素
単位で加算器６へ供給される信号を示す。この図２Ｇに
示す信号は、入力端子１からクロックに従って供給され
た画素値１は、レジスタ５に保持され、次のクロック時
にレジスタ５から加算器６へ供給される。
Ｌ１よりハイレベルとなるときが、レジスタ１０〜２５
において遅延される期間、すなわち１６クロック遅延さ
れる期間遅れる。以下、図２Ｄ〜図２Ｌに示す信号は、
この１６クロック遅延される期間を時間軸方向に拡大し
たタイミングチャートである。図２Ｄに示す信号は、ク
リア信号ＣＬ１を表し、図２Ｅに示す信号は、クリア信
号ＣＬ２を表す。図２Ｆに示す信号は、入力端子１から
供給される有効な画素値（Valid Data）がクロック毎に
画素単位で供給される信号を示す。また、図２Ｆ、Ｇ、
Ｈ、Ｊ、Ｋ中の番号は、供給された画素の順番を示す。
図２Ｇに示す信号は、レジスタ５からクロック毎に画素
単位で加算器６へ供給される信号を示す。この図２Ｇに
示す信号は、入力端子１からクロックに従って供給され
た画素値１は、レジスタ５に保持され、次のクロック時
にレジスタ５から加算器６へ供給される。
【００１７】図２Ｈに示す信号は、レジスタ２６からク
ロック毎に画素単位で減算器７へ供給される信号を示
す。この図２Ｈに示す信号は、入力端子１からクロック
に従って供給された画素値１がレジスタ１０〜２５にお
いて遅延された後、すなわち１７クロック時にレジスタ
２６へ供給され、１８クロック時にクロックに従ってレ
ジスタ２６から減算器７へ供給される。図２Ｉに示す信
号は、入力端子４から供給されるクリア信号ＣＬ３を示
し、クリア信号ＣＬ１の１クロック後にローレベルから
ハイレベルとなる。すなわち、クロックに従ってレジス
タ５から出力された画素値は、加算器６、減算器７にお
いて加減算された後、レジスタ８に保持され、次のクロ
ック時にレジスタ８に保持されたデータが加算器６、お
よび比較器９へ供給される。
ロック毎に画素単位で減算器７へ供給される信号を示
す。この図２Ｈに示す信号は、入力端子１からクロック
に従って供給された画素値１がレジスタ１０〜２５にお
いて遅延された後、すなわち１７クロック時にレジスタ
２６へ供給され、１８クロック時にクロックに従ってレ
ジスタ２６から減算器７へ供給される。図２Ｉに示す信
号は、入力端子４から供給されるクリア信号ＣＬ３を示
し、クリア信号ＣＬ１の１クロック後にローレベルから
ハイレベルとなる。すなわち、クロックに従ってレジス
タ５から出力された画素値は、加算器６、減算器７にお
いて加減算された後、レジスタ８に保持され、次のクロ
ック時にレジスタ８に保持されたデータが加算器６、お
よび比較器９へ供給される。
【００１８】図２Ｊに示す信号は、レジスタ８に保持さ
れたデータがクロック毎に出力される信号を示す。図中
に示されるΣｘi は、加算器６、減算器７において加減
算され、１６画素が加算されたデータを表す。図２Ｋに
示す信号は、レジスタ１９からクロック毎に画素単位で
比較器９、およびレジスタ２０へ供給される信号を示
す。このレジスタ１９から比較器９へ画素値が供給され
ることにより、比較器９ではこの画素値が量子化、例え
ば２値化される。図２Ｌに示す信号は、比較器９の出力
信号、すなわちレジスタ１９から比較器９へ供給される
画素値が比較器９において、例えば２値化された値を示
す。
れたデータがクロック毎に出力される信号を示す。図中
に示されるΣｘi は、加算器６、減算器７において加減
算され、１６画素が加算されたデータを表す。図２Ｋに
示す信号は、レジスタ１９からクロック毎に画素単位で
比較器９、およびレジスタ２０へ供給される信号を示
す。このレジスタ１９から比較器９へ画素値が供給され
ることにより、比較器９ではこの画素値が量子化、例え
ば２値化される。図２Ｌに示す信号は、比較器９の出力
信号、すなわちレジスタ１９から比較器９へ供給される
画素値が比較器９において、例えば２値化された値を示
す。
【００１９】ここで、比較器９の代わりに量子化回路を
用いた一実施例のブロック図を図３Ａに示す。４１で示
す入力端子は、図１に示すレジスタ８から供給される移
動平均値が供給され、入力端子４２は、レジスタ１９か
ら供給される注目する画素値が供給される。供給された
移動平均値と供給された注目する画素値が減算器４３に
おいて、差分値が求められ、その差分値は、量子化回路
４４へ供給される。量子化回路４４では、固定された量
子化ステップを用いて供給された差分値が量子化され
る。その量子化結果、すなわち符号化ｑビット量子化が
出力端子４５から取り出される。出力端子４５から取り
出された量子化結果は、図１中のレジスタ２７へ供給さ
れる。
用いた一実施例のブロック図を図３Ａに示す。４１で示
す入力端子は、図１に示すレジスタ８から供給される移
動平均値が供給され、入力端子４２は、レジスタ１９か
ら供給される注目する画素値が供給される。供給された
移動平均値と供給された注目する画素値が減算器４３に
おいて、差分値が求められ、その差分値は、量子化回路
４４へ供給される。量子化回路４４では、固定された量
子化ステップを用いて供給された差分値が量子化され
る。その量子化結果、すなわち符号化ｑビット量子化が
出力端子４５から取り出される。出力端子４５から取り
出された量子化結果は、図１中のレジスタ２７へ供給さ
れる。
【００２０】この場合、量子化回路４４において、図３
Ｂに示すような非線形量子化が行うようにしても良い。
また、図３Ｂは、横軸に差分を表し、縦軸に量子化コー
ドの値Ｑを表す。この量子化特性は、データ（差分）が
小さいほど差分の変化に対する量子化コードの平均値の
割合が小さくされるものである。
Ｂに示すような非線形量子化が行うようにしても良い。
また、図３Ｂは、横軸に差分を表し、縦軸に量子化コー
ドの値Ｑを表す。この量子化特性は、データ（差分）が
小さいほど差分の変化に対する量子化コードの平均値の
割合が小さくされるものである。
【００２１】さらに、度数分布作成回路、および量子化
回路を用いた一実施例のブロック図を図４に示す。５１
で示す入力端子は、図１に示すレジスタ８から供給され
る移動平均値が供給され、入力端子５２は、レジスタ１
９から供給される注目する画素値が供給される。供給さ
れた移動平均値と供給された注目する画素値が減算器５
３において、差分値が求められ、その差分値は、遅延回
路５４、および度数分布作成回路５５へ供給される。遅
延回路５４では、供給された差分値が度数分布作成回路
５５において、処理が行われている時間遅延され、遅延
回路５４から量子化回路５６、および量子化ステップ幅
決定回路５７へ差分値が供給される。
回路を用いた一実施例のブロック図を図４に示す。５１
で示す入力端子は、図１に示すレジスタ８から供給され
る移動平均値が供給され、入力端子５２は、レジスタ１
９から供給される注目する画素値が供給される。供給さ
れた移動平均値と供給された注目する画素値が減算器５
３において、差分値が求められ、その差分値は、遅延回
路５４、および度数分布作成回路５５へ供給される。遅
延回路５４では、供給された差分値が度数分布作成回路
５５において、処理が行われている時間遅延され、遅延
回路５４から量子化回路５６、および量子化ステップ幅
決定回路５７へ差分値が供給される。
【００２２】度数分布作成回路５５では、所定期間に供
給された差分値の度数分布表が作成され、その結果は度
数分布作成回路５５から量子化ステップ幅決定回路５７
へ供給される。量子化ステップ幅決定回路５７では、供
給された度数分布に基づいて量子化ステップ幅Δを選択
する差分値に対するしきい値が制御される。さらに、発
生するクラスコードの合計ビット数が略一定となるよう
に量子化ステップ幅Δが制御される。量子化ステップ幅
決定回路５７において、量子化ステップ幅Δが決定され
ると、量子化ステップ幅Δは量子化回路５６へ供給され
る。量子化回路５６では、供給された量子化ステップ幅
Δを用いて供給された差分値が符号化付きｑビット量子
化が行われる。この符号化付きｑビット量子化は、出力
端子５８から取り出され、図１中のレジスタ２７へ供給
される。
給された差分値の度数分布表が作成され、その結果は度
数分布作成回路５５から量子化ステップ幅決定回路５７
へ供給される。量子化ステップ幅決定回路５７では、供
給された度数分布に基づいて量子化ステップ幅Δを選択
する差分値に対するしきい値が制御される。さらに、発
生するクラスコードの合計ビット数が略一定となるよう
に量子化ステップ幅Δが制御される。量子化ステップ幅
決定回路５７において、量子化ステップ幅Δが決定され
ると、量子化ステップ幅Δは量子化回路５６へ供給され
る。量子化回路５６では、供給された量子化ステップ幅
Δを用いて供給された差分値が符号化付きｑビット量子
化が行われる。この符号化付きｑビット量子化は、出力
端子５８から取り出され、図１中のレジスタ２７へ供給
される。
【００２３】上述した実施例では、レジスタ３５は、レ
ジスタ２７〜３４において、保持されたデータを単にラ
ッチしてクラスコードを出力端子３６へ出力している
が、レジスタ２７〜３４のデータをラッチする際にタッ
プの位置と上位から選択するビットを変えることでクロ
ック毎にクラスコードを出力端子３６へ出力することも
可能である。
ジスタ２７〜３４において、保持されたデータを単にラ
ッチしてクラスコードを出力端子３６へ出力している
が、レジスタ２７〜３４のデータをラッチする際にタッ
プの位置と上位から選択するビットを変えることでクロ
ック毎にクラスコードを出力端子３６へ出力することも
可能である。
【００２４】
【発明の効果】この発明によれば、入力画素とある期間
（ｍ）の移動平均による平均値との比較を行い、その比
較結果に対して１ビット量子化を行い、１ビット量子化
が行われたデータをあるタップ数（ｎ）だけ集めて、入
力画素のクラスコードとすることを特徴とする、パター
ン分類によるクラス分類を採用することで、簡単なハー
ドウェアでクラス分類することが可能となる。
（ｍ）の移動平均による平均値との比較を行い、その比
較結果に対して１ビット量子化を行い、１ビット量子化
が行われたデータをあるタップ数（ｎ）だけ集めて、入
力画素のクラスコードとすることを特徴とする、パター
ン分類によるクラス分類を採用することで、簡単なハー
ドウェアでクラス分類することが可能となる。
【００２５】さらに、この発明によれば、入力画素とあ
る期間（ｍ）の移動平均による平均値との差分を行い、
その差分値に対して固定の量子化ステップ幅で割算する
ことで、符号化付きｑビット量子化が行われたデータか
ら、タップの位置と上位から選択するビットを変えるこ
とによって、より効果的なクラス分類を行うことが可能
となる。
る期間（ｍ）の移動平均による平均値との差分を行い、
その差分値に対して固定の量子化ステップ幅で割算する
ことで、符号化付きｑビット量子化が行われたデータか
ら、タップの位置と上位から選択するビットを変えるこ
とによって、より効果的なクラス分類を行うことが可能
となる。
【図１】この発明のクラス分類装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】この発明のクラス分類装置の一例を示すタイミ
ングチャートである。
ングチャートである。
【図３】この発明に係る非線形量子化の一例を示すブロ
ック図、および略線図である。
ック図、および略線図である。
【図４】この発明に係る度数分布作成による量子化の一
例を示すブロック図である。
例を示すブロック図である。
【図５】中心となる画素とその画素のクラスの一例を示
す略線図である。
す略線図である。
【図６】従来のクラス分類装置の一例を示すブロック図
である。
である。
【図７】従来のクラス分類装置を並列して用いた一例を
示すブロック図である。
示すブロック図である。
５、８、１０、１１、１９、２０、２１、２５、２６、
２７、２８、２９、３４、３５ レジスタ ６ 加算器 ７ 減算器 ９ 比較器
２７、２８、２９、３４、３５ レジスタ ６ 加算器 ７ 減算器 ９ 比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/01 Ｇ
Claims (6)
- 【請求項１】 注目する画素値と、所定数内の移動平均
による平均値との比較を行う比較手段と、 上記比較手段の結果を１ビット、または２ビット以上の
量子化を行う量子化手段と、 上記量子化手段により生成された量子化データを所定の
タップ数だけ集めることによりクラスコードとするクラ
スコード生成手段とからなることを特徴とするクラス分
類装置。 - 【請求項２】 注目する画素値と、所定数内の移動平均
による平均値との差分を行う比較手段と、 上記差分手段の結果を固定の量子化ステップ幅で除算す
ることにより符号化付きｑビット量子化が生成される量
子化手段と、 上記量子化手段により生成された符号化付きｑビット量
子化を所定のタップ数だけ集めることによりクラスコー
ドとするクラスコード生成手段とからなることを特徴と
するクラス分類装置。 - 【請求項３】 請求項２に記載のクラス分類装置におい
て、 上記量子化手段により生成された上記符号化付きｑビッ
ト量子化のタップの位置を選択する選択手段と、 さらに、上記符号化付きｑビット量子化の上位から選択
されるビットを変更する変更手段と、 上記変更手段により生成された上記ビットを所定のタッ
プ数だけ集めることによりクラスコードとするクラスコ
ード生成手段とからなることを特徴とするクラス分類装
置。 - 【請求項４】 請求項１に記載のクラス分類装置におい
て、 上記比較手段では、連続する１６画素の画素値が加算さ
れ平均値が算出される平均値手段と、 入力された上記画素値と上記平均値とが加算されると共
に、最初に加算された画素値が減算され、平均値が算出
される移動平均値手段と、 注目する上記画素値と、上記平均値との比較を行うこと
を特徴とするクラス分類装置。 - 【請求項５】 請求項２に記載のクラス分類装置におい
て、 上記比較手段では、連続する１６画素の画素値が加算さ
れ平均値が算出される平均値手段と、 入力された上記画素値と上記平均値とが加算されると共
に、最初に加算された画素値が減算され、平均値が算出
される移動平均値手段と、 注目する上記画素値と、上記平均値との差分を行うこと
を特徴とするクラス分類装置。 - 【請求項６】 請求項１、請求項２、および請求項３に
記載のクラス分類装置において、 上記所定のタップ数は、上記量子化された８画素からな
ることを特徴とするクラス分類装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27170394A JP3704730B2 (ja) | 1994-10-11 | 1994-10-11 | クラス分類装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27170394A JP3704730B2 (ja) | 1994-10-11 | 1994-10-11 | クラス分類装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111868A true JPH08111868A (ja) | 1996-04-30 |
| JP3704730B2 JP3704730B2 (ja) | 2005-10-12 |
Family
ID=17503674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27170394A Expired - Lifetime JP3704730B2 (ja) | 1994-10-11 | 1994-10-11 | クラス分類装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3704730B2 (ja) |
-
1994
- 1994-10-11 JP JP27170394A patent/JP3704730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3704730B2 (ja) | 2005-10-12 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041116 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050113 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050126 |
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