JPH08106416A - 拡張ワード寸法及びアドレス空間を有する逆互換性コンピュータアーキテクチュア - Google Patents

拡張ワード寸法及びアドレス空間を有する逆互換性コンピュータアーキテクチュア

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JPH08106416A JP4052858A JP5285892A JPH08106416A JP H08106416 A JPH08106416 A JP H08106416A JP 4052858 A JP4052858 A JP 4052858A JP 5285892 A JP5285892 A JP 5285892A JP H08106416 A JPH08106416 A JP H08106416A
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Abstract

(57)【要約】 （修正有） 【目的】既存のアーキテクチャの仮想アドレス空間及び
データワード寸法を拡張する。 【構成】ｍビット命令がｍビットエンティティのＮビッ
ト符号拡張したもので動作する場合に、Ｎビット結果を
発生し、それが、Ｎビットへ符号拡張された正しいｍビ
ット結果に対応しないときは、ｍビット命令に対応する
別のＮビット命令が必要であり、最大でＮビット仮想ア
ドレス空間に対するサポートが仮想アドレスデータ経路
を広げることにより部分的に与え、付加的なハードウエ
アを最小としてｍビットアーキテクチャのアドレッシン
グをサポートしている。このことは、ｍビットアドレス
を符号拡張された形態でＮビットエンティティとして格
納し、これらのエンティティに関するアドレス計算の結
果が符号拡張された形態にあることにより可能とされ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、コンピュータア
ーキテクチュアに関するものであって、更に詳細には、
より大きなワード寸法及びアドレス空間を持つために命
令セットアーキテクチュアを拡張する技術に関するもの
である。
【０００２】
【従来の技術】最大のプログラムは一年毎に約０．５乃
至１ビットでそのアドレス空間の必要性を増大させてい
る。まもなく、１９７０年代に１６ビットのアドレッシ
ングが不十分なものとなったように、このようなプログ
ラムに対して３２ビットアドレス空間は不十分なものと
なる。このような現象の一つの例は、ＩＢＭ／３６０上
での２４ビットアドレッシングが不十分なものであるこ
とが判明したために、３１ビットのアドレッシングを採
用したＩＢＭ／３７０である。
【０００３】コンピュータ製造業者は、新たな命令セッ
ト（組）へ移行することにより新たなコンピュータにお
いてより大きなアドレス空間へ遷移する傾向がある。新
たな命令組へ移行することは、ユーザ及び製造業者の両
方にとって潜在的に致命的な結果をもたらすことがあ
る。ユーザの観点からは、このことは、古いマシンに対
して書かれたプログラムが新しいマシンでは稼動しない
ことを意味している。ソフトウェアにかなりの投資をし
たユーザは、ソフトウェアを変換するか又は置換するた
めの費用を支払うか又は新しいマシンにおいて組み込ま
れた種々の進んだものの利点を諦めるかの何れかの不快
な決断に迫られる。製造業者の観点からは、このような
移行は、ユーザの憤りを買い且つこのような新しいマシ
ンの当初の販売が停滞することとなる蓋然性がある。
【０００４】ある設計者は、命令組を拡張するためにセ
グメント化と呼ばれる技術を使用している。多数の３２
ビットアーキテクチュアは、既に、アドレス空間を拡張
するためにセグメント化構成を提示している。その例は
ＩＢＭ／３７０（ＥＳＡモード）、ＩＢＭパワー及びＨ
Ｐプレシジョン等である。
【０００５】セグメント化は例えばインテル８０２８６
マイクロプロセサにおける如く広く使用されているが、
それは必ずしも満足のいくものではない。例えばＤＥ−
ハネウェルハードウエア上のマルチクス（Ｍｕｌｔｉｃ
ｓ）システムのような２，３の例外を除いて、セグメン
ト化は非効率的であり且つプログラマが見ることのでき
るものであることが判明した。満杯のアドレスはマルチ
ワードオブジェクトとなり、そのことはアクセス及び計
算を行うために複数個の命令及び／又はサイクルを必要
とする。更に、殆どのセグメント化方法は、セグメント
寸法よりも大きな単一のデータオブジェクトへのアクセ
スを可能とするものではないが、そのことはより大きな
アドレス空間に対して主要な使用態様の一つである。
【０００６】従来使用されている別の技術は、従来の
（例えば、１６ビット）アーキテクチュアと新しい（例
えば、３２ビット）アーキテクチュアの両方を同一のハ
ードウェア上に実現することである。例えば、ＤＥＣ
ＶＡＸ １１／７８０は、幾つかの制限が伴うが、ＰＤ
Ｐ−１１プログラムを実行することが可能なモードを有
していた。この技術は、おもに、マイクロコード化した
実行の場合に適用可能なものであり、その場合には、従
来のアーキテクチュアは単に付加的なマイクロコードと
して実行されるに過ぎない。ハードワイヤード構成の場
合には、設計者は、基本的に二つのＣＰＵを使用するこ
とが強制されるか又は少なくともより複雑なものを取り
扱うことを余儀なくされ、その複雑性が性能に著しく影
響を与える場合がある。いずれのアプローチもチップの
ダイ面積を著しく消費する蓋然性があり、そのことは単
一チップで構成する場合に重要な考慮事項である。
【０００７】いずれにしても、コンパチビリティモード
即ち互換モードはコストがかかる場合があり、特に、従
来のアーキテクチュアと新しいアーキテクチュアとがア
ドレス寸法を越えた態様で異なる場合にそのことが言え
る。このことは、互換モードをしばらく持ち運んでいる
が後で捨て去るような余分な荷物としている。例えば、
ＶＡＸファミリの後のバージョンのものはＰＤＰ−１１
エミュレーションをサポートするものではない。
【０００８】
【課題を解決するための手段】本発明は、拡張アーキテ
クチュアに対するハ−ドウェアが既存のアーキテクチュ
アをもサポートするような態様で既存のアーキテクチュ
アを拡張するための効率的な技術を提供している。バッ
クワードコンパチビリティ即ち逆互換は、最少の量の付
加的なハードウェアを必要とするに過ぎず且つ動作速度
における影響も最少のものである。更に、拡張アーキテ
クチュアに対するプログラミングモデルは簡単な拡張で
あり、大量のソフトウェアの再設計を必要とするような
過激的な変化ではない。
【０００９】整数演算に対するデータワード寸法が、マ
シンレジスタ及びデータ経路をＭビットからＮビットへ
拡大させ且つレジスタ内にロードさせる場合にｍ又はそ
れ以下のビットのエンティティをＮビットへ符号拡張す
ることにより、ｍビットからＮビットへ拡張される。こ
の場合に、「符号拡張（ｓｉｇｎ−ｅｘｔｅｎｄｉｎ
ｇ）」という用語は、ｍビットエンティティの最大桁ビ
ット（即ち、符号（サイン）ビット）をＮビット容器の
（Ｎ−ｍ）最大桁ビット位置（そうでない場合には、不
定）内に書込むことを意味している。
【００１０】拡張アーキテクチュア命令組の第一サブセ
ットは、従来のアーキクテクチュアからの命令を包含し
ている。これらの命令（即ち、インストラクション）
は、ｍビット命令と呼ばれ、ｍビット（又はそれ以下）
エンティティのＮビット符号拡張したものとすることが
可能なＮビットエンティティで動作するために再定義さ
れている。コンパチビリティ即ち、互換性のために、該
ｎビット命令は、ｎビットエンティティのＮビット符号
拡張したもので動作する場合には、正しいｍビット結果
のＮビット符号拡張版であるＮビット結果を発生せねば
ならない。
【００１１】第二サブセットは、従来のアーキテクチュ
アにおいて定義されていない命令を包含している。これ
らの命令はＮビット命令と呼ばれ、通常ｍビットエンテ
ィティの符号拡張版ではないＮビットエンティティで動
作する。絶対のＮビット命令が必要とされるか否かは、
符号拡張エンティティ及び符号拡張されていないエンテ
ィティに関しての対応するｎビット命令の動作に依存す
る。
【００１２】例えば論理演算などのようなｎビット命令
の幾つかは、ｎビットエンティティのＮビット符号拡張
版に関して動作する場合には当然に、Ｎビッチへ符号拡
張された正しいＮビット結果に対応するＮビット結果を
発生する。したがって、互換性は、これらの命令のさら
なる定義を必要とするものではなく、符号拡張されてい
ないＮビットエンティティに関して正しく動作する。し
たがって、これらのｎビッチ命令に対応する別のＮビッ
ト命令を設けることは必要ではない。
【００１３】例えば幾つかのシフト命令等のようなその
他のｎビット命令の場合には事情がことなる。これらの
命令がｍビットエンティティのＮビット符号拡張版に関
して動作する場合には、そのＮビット結果はＮビットに
符号拡張された正しいｎビット結果に対応しない場合が
ある。符号拡張された結果を当然に保証するものではな
い命令の場合には、互換性は、これらの命令が符号拡張
された結果を保証するように定義されることを必要とす
る。このことは、符号拡張されていないＮビットオペラ
ンドに対してこれらの命令が正しい結果を発生しない傾
向にあることを意味する。従って、これらのｎビット命
令に対応する別のＮビット命令が必要とされる。
【００１４】加算動作は符号拡張された結果を保証する
ものではない命令の一つであり、従って結果のｎビット
部分を符号拡張するためのエキストラな回路を必要とす
る。しかしながら、加算はサイクル時間に関して下限を
セットする傾向がある。従って、すべての加算動作に対
して符号拡張を実施することは、より長いサイクル時間
を必要とするか、又はその加算が二つのサイクルで実施
されることを必要とする。本発明の１側面によれば、加
算に対する符号拡張は必要な場合にのみ実施されるもの
であり、それは、ｍビットの２の補数のオーバーフロー
が検知された場合である。パイプライン型の構成の場合
には、サイクル当たり一つの命令の場合、このことは、
パイプラインをストール即ち停止させ、符号拡張を実施
し、且つパイプラインのシーケンスの再開始期間中に正
しい値をパイプライン内に挿入することにより達成され
る。
【００１５】本拡張アーキテクチュアは、ビット（ｍ−
１）の上の部分を包含するＮビット仮想アドレスフィー
ルドの種々の部分に関してのエラーチェック及びアドレ
ス変換を実施する。従来のアーキテクチュアのｍビット
アドレスは、アドレス変換及びエラーチェックメカニズ
ムにより必要とされる全てのエキストラな高次ビッチに
対して符号ビット（ビット（ｍ−１））の値を与えるこ
とにより受入れられる。
【００１６】具体的な構成においては、Ｎビットアドレ
ッシング及びｎビットアドレッシングは共通のアドレス
発生回路を共用する。この構成においはて、本拡張アー
キテクチュアは符号拡張された形態でのＮビットエンテ
ィティとしてｎビットアドレスを発生するとともに格納
し且つこれらのエンティティに関するアドレス計算の結
果が符号拡張された形態であることを必要とすることに
より、ｎビットアーキテクチュアのアドレッシングをサ
ポートしている。
【００１７】拡大された仮想アドレス空間に対するサポ
ートは、部分的には、データアドレス加算器と、ブラン
チ（分岐）加算器と、プログラムカウンタ（ＰＣ）を包
含する仮想アドレスデータ経路をＮビットへ広げること
により与えられている。一実施形態においては、Ｎビッ
ト仮想空間が、高次仮想アドレスビットにより区別され
た多数の領域へ分割されている。例えば、Ｎ＝６４及び
ｍ＝３２である特定の実施例においては、ＶＡ（６
３．．６２）として指定された仮想アドレスビット（６
３．．６２）が、アドレス０，２62，２×２62，３×２
62で開始する４つの領域を提示している。本拡張アーキ
テクチュアは最大で２VSIZE バイトの多数の均一な仮想
サブスペースを与えており、尚、ＶＳＩＺＥはその構成
に依存する。この特定の実施例においては、ＶＳＩＺＥ
は３６乃至６２の範囲に拘束される。マシンがユーザモ
ードにあるか、スーパーバイザモードにあるか、または
カーネルモードにあるかに依存して、これらの領域のあ
る部分が使用可能となる。ユーザモードは、アドレス０
で開始する２VSIZE バイトのフラットなスペースをアド
レスすることが可能である。ＶＡ（６１．．ＶＳＩＺ
Ｅ）は、ＴＬＢにより変換されることはなく、且つＶＡ
（６３．．ＶＳＩＺＥ）がすべて０でない場合には、ア
ドレスエラーが発生する。スパーバイザモードは、ユー
ザモード空間、アドレス２62で開始する２VSIZE バイト
空間、及び４番目の領域の最上部近傍の２29バイト空間
をアドレスすることが可能である。カーネルモードは、
第一及び第二領域内の空間、第三領域における多数のマ
ップされていない空間、アドレス３×２62で開始する
（２VSIZE −２31）バイト空間、及び第四領域の最上部
における２31バイト空間をアドレスすることが可能であ
る。２64バイト空間の最上部及び最下部における２31バ
イト空間は、互換性空間と呼称される。何故ならば、そ
れらのアドレスは６４ビットに符号拡張された３２ビッ
トアドレスの形態であり、且つ従って、３２ビットアド
レッシングに対してのアクセスが可能だからである。
【００１８】特定の構成においては、従来のア−キテク
チュアが有効なユーザアドレス（ＭＳＢ＝０）が２の補
数のオーバーフローから発生することを可能としてい
た。この特別の場合を本拡張アーキテクチュアにおいて
取扱うためには、マシンがｍビットプログラム（即ち、
従来のアーキテクチュアに対して書かれたもの）で稼動
しているか、又はＮビットプログラム（即ち、本拡張ア
ーキテクチュアに対して書かれたもの）で稼動している
かのいずれかを特定するためにマシンのステ−タスレジ
スタ内にアドレスモードを供給することが必要である。
ｍビットユーザモードにおいては、２の補数のオーバー
フローが発生する場合にそのアドレスを符号拡張するこ
とが必要である。
【００１９】ｍビットモード用の簡明なアプローチは、
Ｎビットの２の補数のオーバーフローの場合における符
号拡張出力を保証するために仮想アドレス経路内に符号
拡張ハードウェアを設けることである。しかしながら、
タイミングの拘束条件がこのような符号拡張に対して不
利に作用する場合には、（Ｎ−ｍ）個の最大桁ビットを
ゼロへ強制させるだけで十分である。従って、一実施例
においては、アドレス変換ユニットへの経路内にゼロ化
回路が設けられている。この回路は、ｍビットカーネル
モード及びＮビットモードにおいて最大桁（Ｎ−ｍ）が
ビットが不変のまま通過される場合のｍビットユーザモ
ードに対して喚起される。
【００２０】この符号拡張特性を使用することは、従来
のアーキテクチュアをサポートするために不当な量のエ
キストラなハードウェアを必要とすることなしに、デー
タワード寸法及び仮想アドレス寸法を拡張するためのエ
レガントな方法を与えている。エラー例外を有するＶＳ
ＩＺＥビットの仮想アドレッシングを使用することは二
つの利点を有している。第一に、それは、与えられたプ
ロセサに対してのＴＬＢが既存のＶＳＩＺＥに対して必
要な長さであることを必要とするのみで、将来のインプ
リメーテイション即ち構成のものにおいて仮想アドレス
空間を増大させることを可能としている。第二に、その
他の目的のためのマップされていない仮想アドレスビッ
トの使用は禁止されているので、あるＶＳＩＺＥを有す
るプロセサに対して書かれたプログラムがより大きなＶ
ＳＩＺＥを有する後のプロセサで稼動するということで
ある。
【００２１】
【実施例】序論及び定義 本発明は、一層大きなデータワード寸法及び一層大きな
仮想アドレス空間のいずれか一方又は両方により特徴付
けられる新たなアアーキテクチュアに対して既存のアー
キテクチュアを拡張する技術を提供している。
【００２２】以下に説明する特定の従来の３２ビットア
ーキテクチュアはＲＩＳＣ（減少命令組コンピュータ）
アーキテクチュアであり、それはカリフォルニア州サニ
ーベルのミップスコンピュータシステムズ，インコーポ
レイテッドにより製造されているＲ２０００，Ｒ３００
０，Ｒ６０００として知られているＲＩＳＣプロセサ上
で実現されたＲＩＳＣアーキテクチュアである。このア
ーキテクチュアに関する包括的な説明は、Ｇｅｒｒｙ
Ｋａｎｅ著「ミップスＲＩＳＣアーキテクチュア（ＭＩ
ＰＳ ＲＩＳＣ Ａｒｃｈｉｔｅｃｔｕｒｅ）」、プレ
ンテスホール出版社１９８８年（ライブラリ・オブ・コ
ングレスＮｏ．８８−０６０２９０）に記載されてい
る。６４ビット拡張は、多数の新たな６４ビット命令を
与えるが、実質的に全ての従来の３２ビット命令を包含
している。
【００２３】技術用語の点について説明すると、「ダブ
ルワード（二重ワード）」及び「ハーフワード（半ワー
ド）」という用語は、通常、６４ビットエンティティ及
び１６ビットエンティティをそれぞれ意味している。
「ワード（ｗｏｒｄ）」という用語は、時折概括的に使
用され且つ時折３２ビットエンティティのことを意味す
る。ビットは、通常、ビット（０）が最小桁（最も右
側）ビットとして番号付けがなされる。一つのワード又
はハーフワード内のバイトはビッグエンディアン（ｂｉ
ｇ−ｅｎｄｉａｎ）（バイト０）最も左側）又はリトル
エンディアン（ｌｉｔｔｌｅ−ｅｎｄｉａｎ）（バイト
０）最も右側）系で順番付けさせることが可能である。
【００２４】「符号拡張（ｓｉｇｎ−ｅｘｔｅｎｓｉｏ
ｎ）」という用語は、データエンティティがそれが格納
される容器の寸法よりも小さい場合に実施される動作乃
至は演算のことを意味する。このような場合に、最大桁
ビット（即ち、符号ビット）は、左側の空きビット位置
内において繰り返される。例えば、６４ビット容器内に
格納されるべき３２ビットエンティティの符号拡張は、
６４ビット容器のビット位置は（３１．．０）にその３
２ビットエンティティを格納し且つその容器のビット位
置（６３．．３２）の全ての中にその３２ビットエンテ
ィティのビット（３１）の値を格納することを必要とす
る。
【００２５】「ゼロ拡張（ｚｅｒｏ−ｅｘｔｅｎｓｉｏ
ｎ）」という用語は、容器よりも小さなデータエンティ
ティの左側のビット位置を充填するために０を使用する
場合の動作乃至は演算のことを意味する。「拡張（ｅｘ
ｔｅｎｓｉｏｎ）」という用語は、場合によって（例え
ば、特定の命令の定義に依存して）、符号拡張か又はゼ
ロ拡張のいずれかを意味するために使用される。
【００２６】「真の６４ビットエンティティ」という用
語は、６４ビットエンティティのデータ内容が３２ビッ
トを越えたものである場合、即ち６４ビットへ符号拡張
された３２ビット又はそれ以下のエンティティではない
場合の６４ビットエンティティのことを意味するために
時折使用される。
【００２７】「２の補数オーバーフロー」という用語
は、二つの最大桁ビットからのキャリーアウト（ｃａｒ
ｒｙｏｕｔ）が異なる場合の状態を意味している。この
ことは、二つの正の数、又は二つの負の数の加算が許容
可能な範囲外の結果を発生する場合に発生する。６４ビ
ットの数の場合には、その範囲は−２63乃至（２63−
１）である。ビット（６３）からのキャリーアウトが発
生しないオーバーフローは、例えば、（２63−１）を１
に加算しようとする場合に発生する。正しい結果は２63
であるが、計算された結果は−２63である。オーバーフ
ローなしのキャリーアウトは、例えば、−１（それは、
２の補数２進形態において６４個の位置である）を１に
加算する場合に発生する。正しい結果は０であるが、計
算結果はビット（６３）からのキャリーアウトを有する
０である。
【００２８】「３２ビットオーバーフロー」又は「３２
ビット２の補数オーバーフロー」という用語は、ビット
（３１）及びビット（３０）からのキャリーアウトが異
なる場合の状態を意味している。これは、二つの文脈に
おいて発生する。３２ビットエンティティを加算する文
脈においては、それは、上述したものと同一の意味及び
効果を有している。各々が６４ビットに符号拡張されて
いる２個の３２ビットエンティティを加算する文脈にお
いては、このようなオーバーフローの結果は、ビット
（３１）と異なるビット（３２）を持った６４ビットエ
ンティティであり、即ちもはや符号拡張形態にない６４
ビットエンティティである。
【００２９】このオーバーフローと符号拡張との間の関
係は、８ビットエンティティを１６ビットへ符号拡張す
るより簡単な文脈において説明する。最初に、符号拡張
したエンティティを加算した結果を符号拡張する場合、
例えば１６進数７Ｆ及び８０の和の場合について検討す
る。８ビットエンティティとして、その和はＦＦであ
る。これらの符号拡張したものの和、即ち００７ＦとＦ
Ｆ８０の和はＦＦＦＦであり、それは和ＦＦの符号拡張
版である。次に、符号拡張したエンティティを加算した
結果が符号拡張したものでない場合、例えば７Ｆと０１
の和の場合について検討する。８ビットエンティティと
して、その和は８０である。それは２の補数オーバーフ
ローを表わしている。これらの符号拡張したものの和、
即ち００７Ｆと０００１の和は００８０である。しかし
ながら、その結果は符号拡張したエンティティではな
い。何故ならば、適切な符号拡張したエンティティはＦ
Ｆ８０だからである。
【００３０】システム概観 図１は、単一チッププロセサ１０のブロック図である。
以下に指摘した２，３の例外を除いて、本システムの概
略的な説明は、従来のプロセサ及び本発明の拡張アーキ
テクチュアを組込んだ開発中のプロセサに適用される。
このハイレベルにおける主要な差異は、従来のプロセサ
が、３２ビットワード寸法及び仮想アドレスにより特徴
付けられており、一方本拡張アーキテクチュアは６４ビ
ットワード寸法及び最大で６４ビットまでの仮想アドレ
スにより特性付けられている点である。以下に説明する
機能的構成及びパイプラインはＲ２０００プロセサに対
応している。
【００３１】プロセサ１０は、６個の同期された機能的
ユニットを有しており、即ち、マスターパイプライン制
御ユニット（ＭＰＣ）１２と、実行ユニット（ＥＵ）１
５と、アドレスユニット（ＡＵ）１７と、トランスレー
ション（変換）ルックアサイドバッファ（ＴＬＢ）２０
とシステムコプロセサ２２と、外部インタフェース制御
器（ＥＩＣ）２５とを有している。これらの機能ユニッ
トは、データ／命令バス３０、仮想アドレスバス３２、
物理アドレスバス３３を包含する多数の内部バスを介し
て互いに通信する。オフチップの通信はデータ、アドレ
ス及びタグバス３５を介して行なわれる。
【００３２】命令は、５段パイプラインで、サイクル当
たり１個の命令のピークレートで発生される。ＭＰＣ１
２は、データ／命令バス３０からラッチされた命令フィ
ールドをデコードするための命令デコード回路３７を有
している。命令をデコードすると、該デコードＭＰＣは
適宜の制御信号をその他の機能ユニットへ供給する。そ
れは、更に、何らかの異常な条件が発生するとパイプラ
インを制御する欠陥処理論理３８を有している。例え
ば、キャッシュミスが発生する場合は、ＭＰＣがパイプ
ラインをストール即ち停止させる。例えばアドレス変換
などのような別の動作が干渉なしで完了することが出来
ない場合には、ＭＰＣがパイプラインをシャットダウン
し且つオペレーティングシステムへ制御を転送させる。
ＭＰＣは、更に、同時的な例外を直列化させ且つ例外サ
ービスの後に実行が精密に再開することが可能であるこ
とを確保する。
【００３３】ＥＵ１５について以下に詳細に説明する。
この初期的な説明のためには、該ＥＵが、多数の汎用レ
ジスタ、論理、シフト及び加算演算を実施するためのＡ
ＬＵ４５、乗算／除算ユニット４７を包含するレジスタ
ファイル４２を有している点を指摘するだけで十分であ
る。レジスタファイル４２は３２個のレジスタを有して
おり、レジスタ（０）は値０へハードワイヤードされて
いる。更に、命令を乗算及び除算するために使用される
特別レジスタＨＩ及びＬＯが存在している。従来のアー
キテクチュア及びハードウェア構成においては、レジス
タ、ＡＬＵ及び実行ユニット内のデータ経路は３２ビッ
ト幅であり、本拡張アーキテクチュアにおいては、それ
らは６４ビット幅である。
【００３４】該ＥＵは、すべてのサイクルにおいて該レ
ジスタから２個のソースオペランドを設置する。該オペ
ランドは、ＡＬＵへ送給されるか、又はＡＵ１７又はＥ
ＩＣ２５へ送給される。同時的に、ＥＵは、ＡＬＵ，Ａ
Ｕ，又はメモリからの一つの結果を該レジスタ内へ書き
戻す。バイパス動作は、例えその結果がレジスタファイ
ル内に書き込まれなかった場合であっても、ＡＬＵ又は
メモリ参照が、そのソースオペランドを前の動作から取
ることを可能としている。乗算／除算セクション４７
は、本プロセサの残部から自律的に動作し従って、それ
はその他のＡＬＵ動作と並列的に動作することが可能で
ある。
【００３５】ＡＵ１７について以下に詳細に説明する。
この初期的な説明に当たっては、ＡＵが、プログラムカ
ウンタ（ＰＣ）５０を有しておりかつレジスタファイル
４２をＥＵ１５と共用している点を指摘するだけで十分
である。従来のアーキテクチュア及びハードウエア構成
においては、ＡＵ内のＰＣおよびデータ経路は３２ビッ
ト幅であるが、本拡張アーキテクチュア及びハードウエ
ア構成においては、それらは６４ビット幅である。本拡
張アーキテクチュア及びハードウエア構成においては、
ＰＣ及びデータ経路は６４ビット幅である。ＡＵは、サ
イクル当たり２個のクロックフェーズの各々の上で一つ
の命令又はデータ仮想アドレスを発生する。それは、現
在のＰＣから、ＰＣからのブランチ（分岐）オフセット
から、又はＥＵから直接来るジャンプアドレスから命令
アドレスを発生する。サブルーチンのコールで、ＡＵは
更に、ＰＣをリターンリンクとしてＥＵへパスする。Ａ
Ｕは、ＥＵによって供給される命令オフセット及びベー
スレジスタからデータアドレスを発生する。
【００３６】ＴＬＢ２０は完全に連想的であり、且つ物
理アドレスに対するマッピングのために、交互のクロッ
クフェーズで命令及びデータ仮想アドレスを受取る。各
変換は、仮想アドレスを現在の処理識別子と結合させ
る。従って、ＴＬＢは、プロセサ間でのコンテックス
（文脈）スイッチでクリアさせる必要はない。システム
コプロセサ２２は、仮想アドレスを物理アドレスへ変換
し、且つカーネル状態とユーザ状態との間での変換及び
例外を管理する。それは、更に、キャッシュサブシステ
ムを制御し且つ診断制御及びエラー回復機能を提供して
いる。コプロセサ（０）と呼ばれるシステムコプロセサ
の一つ、及びＴＬＢ２０は共に、メモリ管理ユニットと
して呼称することが可能である。このシステムコプロセ
サは、カーネル／ユーザモード、インタラプトイネーブ
ル、プロセサの診断状態、及び拡張アーキテクチュアに
おいては３２ビットモード及びスーパーバイザモードを
指示するビットを有するステータスレジスタ５１を包含
する多数の特別レジスタを有している。
【００３７】ＥＩＣ２５は、別体の命令及びデータキャ
ッシュ、メインメモリ及び外部コプロセサとのプロセサ
インタフェースを管理する。それは、システムの信頼性
を助けるために全てのキャッシュ動作に関してのデータ
及びアドレス−タグパリティを発生し、且つテストす
る。ＥＩＣは、更に、外部インタラプト及び内部ソフト
ウェアインタラプトを監視する。
【００３８】従来のアーキテクチャ−命令組概観 全てのプロセサ命令は一つの３２ビットワードから構成
されている。表１は三つのプロセサ命令タイプ（即値、
ジャンプ、レジスタ）及びコプロセサ命令に対する命令
フォーマットを示している。即値タイプ命令は、ロー
ド、ストア、ＡＬＵ即値、及びブランチ（分岐）命令を
包含している。ジャンプタイプ命令は直接ジャンプ命令
を包含している。レジスタタイプ命令は、ＡＬＵ３オペ
ランド（加算、減算、セット及び論理）、シフト、乗算
／除算、間接ジャンプ、及び例外命令を包含している。
【００３９】即値命令は、二つのレジスタ及び１６ビッ
ト即値フィールドを特定する。ロード及びストア命令の
場合には、該レジスタはベースレジスタ及び発信元（ソ
ース）／宛て先レジスタであり、且つ即値フィールドは
符号拡張され且つベースレジスタの内容に加算されるア
ドレス変位（オフセット）を包含している。その結果得
られる仮想アドレスが変換され、且つアドレスされたメ
モリ位置と発信元／宛て先レジスタとの間でデータが転
送される。計算的（ＡＬＵ即値）命令の場合には、即値
フィールドが拡張され、発信元（ソース）レジスタの内
容と結合され、且つその結果が宛て先レジスタ内にスト
ア即ち格納される。ブランチ即ち分岐命令の場合には、
即値フィールドが符号拡張され且つＰＣに加算されてタ
ーゲットアドレスを形成する。
【００４０】レジスタ命令は、最大で３個のレジスタ及
び１個の数値フィールドを特定する。加算、減算、ＡＮ
Ｄ、ＯＲ、ＸＯＲ、ＮＯＲ命令の場合には、二つの発信
元レジスタが結合され且つその結果が宛て先レジスタ内
にストアされる。セット・オン・レス・ザン（ｓｅｔ−
ｏｎ−ｌｅｓｓ−ｔｈａｎ）命令の場合には、二つの発
信元レジスタが比較され、且つ相対的な値に依存して、
宛て先レジスタが１又は０の値にセットされる。シフト
命令の場合には、一方の発信元即ち供給元（ソース）レ
ジスタの内容が発信元レジスタの内容の低次ビットによ
り定義される数だけ又は特定された数だけシフトされ、
符号拡張されるか又はゼロ拡張され、且つ宛て先レジス
タ内にストア即ち格納される。乗算命令の場合には、二
つのソース即ち発信元レジスタの内容が乗算され且つそ
の二重結果がＬＯ及びＨＩ特別レジスタ内に格納され
る。除算即ち割算命令の場合には、一つのソース即ち発
信元レジスタの内容が、他のレジスタの内容で除算即ち
割算され、且つその商及び余りがＬＯレジスタ及びＨＩ
レジスタ内に格納される。ＬＯレジスタ及びＨＩレジス
タは、更に、ムーブ（ｍｏｖｅ）即ち移動命令により書
込み及び読取りを行なうことが可能である。
【００４１】命令の多く（ロード、セット・オン・レス
・ザン、乗算、除算）は「符号なし」の対応するものを
有しており、その場合に、オペランドは２の補数の整数
ではなく符号なし整数として取扱われる。加算及び減算
命令も「符号なし」の対応するものを有しているが、そ
の用語は異なった意味合いを有している。通常の加算及
び減算命令はオーバーフロー（ビット（３０）及びビッ
ト（３１）からのキャリーアウトが異なる）でトラップ
するが、符号なしのものはオーバーフローでトラップす
ることはない。トラップしたりトラップしなかったりす
る別々の命令の定義は、オーバーフローを特定する条件
コードを使用することに対する選択された代替物を表わ
している。
【００４２】従来の実行ユニット 図２Ａは、Ｒ２０００プロセサに対応するＥＵ１５の従
来の実施例における構成及びデータ経路を示したブロッ
ク図である。図２は、本発明を理解するために関連する
部分のみを示した模式的な概略図である。例えば、この
図は、実際には二相クロックを使用したラッチをベース
とした構成であるがレジスタをベースとした表示で示さ
れている。更に、ＲＦ、ＡＬＵ、ＭＥＭ、ＷＢステージ
に対するハードウエアが示されているが、ＩＦステージ
に対するものは示されていない。理解すべきことである
が、ＭＰＣ１２による命令デコードから得られる制御信
号はこの図の中の種々の要素へ伝送される。二三の例外
を除いて、これらの制御信号は概略「ＣＴＬ」として示
してあり、尚ＣＴＬは異なった場所においては異なった
信号を示している。
【００４３】この実施例においては、レジスタファイル
４２、ＡＬＵ４５及びその他の全てのレジスタ及びデー
タ経路は３２ビット幅である。ＡＬＵ４５は、シフトユ
ニット５２と、論理ユニット５３と、加算器５５と、Ａ
ＬＵマルチプレクサ５７とから構成されるものとして示
されている。ＡＬＵと関連して条件分岐回路が設けられ
ており、それは、二つのデータオペランドを比較する比
較回路５８と、分岐決定論理６０とを有している。該分
岐決定論理は、特定の分岐命令に依存して、その比較の
結果、又は該オペランドの一方の符号ビット（ビット
（３１））又はその両方に基づいて分岐決定を行ない、
且つ制御信号をＡＵ１７へ送給する。ゼロ決定は、レジ
スタ（０）と比較することにより行なわれる。
【００４４】マルチプレクサ５７は、シフトユニット、
論理ユニット、加算器の出力から選択されたＡＬＵ出力
を供給する。シフトユニット５２は、単一のオペランド
を受取るが、論理ユニット５３及び加算器５５の各々は
二つのオペランドを受取る。その第二オペランドは、レ
ジスタデータであるか、又はオペランドマルチプレクサ
６４により選択される如く、拡張回路６３により拡張さ
れた即値データである場合がある。
【００４５】加算器５５は、加算、減算及びセット・オ
ン・レス・ザン命令（後者のものの場合には減算が関与
する）を実行する。該加算器は、ビット（３０）及びビ
ット（３１）からの異なったキャリーアウトとして明ら
かにする３２ビットオーバーフローをモニタする回路を
有している。上述した如く、加算及び減算命令の幾つか
はこの様なオーバーフローでトラップする。
【００４６】パイプラインレジスタ６５ａ−ｂ，６７，
６８がデータ経路に沿った種々の点に介挿されている。
これらのレジスタは、ＭＰＣ１２が、レジスタのそれぞ
れのクロック入力をディスエーブルさせるために使用さ
れるストール（停止）条件を特定しない限り、全てのサ
イクルでクロック動作される。バイパスマルチプレクサ
７０は、パイプラインレジスタ６５ａ，６７，６８の何
れか一つからのオペランドをＡＬＵに供給する。このこ
とは、ＡＬＵが、そのデータがレジスタファイル内にロ
ードされる前に、ロードされたか又は処理されたデータ
へアクセスすることを可能としている。ＡＬＵは、更
に、パイプラインレジスタ６５ｂからオペランドを受取
る。
【００４７】全ての命令は、実行期間中、五つのパイプ
ラインステージの同一のシーケンスに従う。これらのス
テージは、命令フェッチ（ＩＦ）、レジスタファイル
（ＲＦ）からのソースオペランドフェッチ、ＡＬＵ演算
又はデータオペランドアドレス発生（ＡＬＵ）、データ
メモリ参照（ＭＥＭ）、レジスタファイルへの書き戻し
（ＷＢ）である。ＩＦサイクル期間中、プロセサは、命
令仮想アドレスを命令物理アドレスへ変換し且つそれを
命令キャッシュへ送給する。プロセサチップは該命令を
受取り且つＲＦサイクル期間中にそれをデコードする。
ソースオペランドは、ＡＬＵサイクル期間中に、適宜の
演算、論理又はアドレスユニットへ移行する。その命令
がメモリ参照を行なう場合には、データキャッシュが、
ＭＥＭサイクル期間中に、変換されたデータアドレスを
受取り且つＷＢサイクル期間中に、レジスタファイル書
込みのためにデータをリターンさせる。ＡＬＵ演算のた
めの書込みは同一のパイプラインステージで行なわれ
る。パイプラインにおける命令間のバイパスは、分岐及
びメモリ参照の待ち時間を一サイクルに維持し且つ引続
く命令においてＡＬＵ結果を使用することを可能とす
る。
【００４８】ＲＦサイクル期間中、データがレジスタフ
ァイル４２から読取られ且つパイプラインレジスタ６５
ａ−ｂの一方又は両方の中にクロック入力される。ＡＬ
Ｕサイクル期間中、選択されたパイプラインレジスタか
らのデータがＡＬＵにより処理され、その結果がパイプ
ラインレジスタ６７内にクロック入力される。多数の条
件分岐命令がデータエンティティのサイン即ち符号に依
存する。このために、バイパスマルチプレクサ出力のビ
ット（３１）（符号ビット）がＡＵ１７と関連する符号
ビットテスト論理へ送給される。ＭＥＭサイクル期間中
に、パイプラインレジスタ６７の内容又はメモリからの
フェッチの結果がパイプラインレジスタ６８内にクロッ
ク入力される。ロードマルチプレクサ７２は、命令デコ
ーダからの信号に基づいてソース即ち発信元乃至は供給
元を決定する。ＷＢサイクル期間中に、パイプラインレ
ジスタ６８の内容が、レジスタファイルへ送給され且つ
適宜のレジスタ内にクロック入力される。
【００４９】メモリ（典型的には、キャッシュメモリ）
からのデータがロード論理７５へ送給され、それは、命
令デコーダから信号を受取る。完全な３２ビットワード
より少ないものをメモリからロードするロード命令の場
合、ロード論理は、特定の命令に依存して、３２ビット
への符号拡張又はゼロ拡張を実施する。その符号拡張の
結果は、メモリからのバイト又はハーフワードの最も左
側のビットが左側のあいたビット位置内において繰返さ
れる。ゼロ拡張の結果は、ロードされたデータエンティ
ティにより充填されなかったビット位置がゼロで書込み
が行なわれる。図２Ｂは３２ビットシフタ５２の拡大し
たブロック図である。理解される如く、このシフタは、
左側シフトに対して０をシフト入力する能力を有してお
り、且つ論理右シフトに対して０か又は演算右シフトに
対して符号ビット（ビット（３１））の何れかをシフト
させるためのマルチプレクサ７６が設けられている。
【００５０】従来のアーキテクチャ−アドレッシング概
観 時折３２ビットアーキテクチャとして呼称される従来の
アーキテクチャにおいては、仮想アドレスは３２ビット
エンティティである。仮想メモリシステムは、３２ビッ
ト仮想アドレス空間で構成されているアドレスをマシン
の物理空間へ変換することによりそのマシンの物理メモ
リ空間の論理的拡大を与えている。物理アドレスにおけ
るビット数はＰＳＩＺＥとして指定される。Ｒ２０００
及びＲ３０００プロセサの場合、ＰＳＩＺＥ＝３２であ
り且つ仮想アドレスマッピングは４０９６バイト（４Ｋ
Ｂ）ページを使用している。従って、ＴＬＢを介しての
マッピングは、３２ビット仮想アドレスの最大桁２０ビ
ットのみ、即ち仮想ページ番号（ＶＰＮ）のみに影響を
与え、オフセットとして呼称される残りの１２ビットは
不変のまま通過される。オフセットにおけるビット数は
ＯＳＩＺＥとして指定される。Ｒ６０００プロセサの場
合、ＯＳＩＺＥ＝１４、ＰＳＩＺＥ＝３６であり且つペ
ージは１８ビットＶＰＮを有する１６３８４バイト（１
６ＫＢ）である。この仮想アドレスはアドレス空間識別
子（ＡＳＩＤ）で拡張される。ＡＳＩＤフィールドは、
Ｒ２０００及びＲ３０００プロセサの場合６ビットであ
り、Ｒ６０００プロセサの場合８ビットである。
【００５１】以下の説明においては、仮想アドレスの与
えられたビット（ｉ）又は与えられたビット（ｊ．．
ｋ）はＶＡ（ｉ）又はＶＡ（ｊ．．ｋ）として言及され
る。同様に、物理アドレスにおけるビットはＰＡ（ｉ）
又はＰＡ（ｊ．．ｋ）として言及される。ＴＬＢからの
ビット出力は、ＴＬＢ（ｊ．．ｋ）として言及され、そ
のビット位置は物理アドレスにおける対応するビット位
置を参照している。従って、オフセットビットが変換さ
れない場合には、ＴＬＢ出力ビットは、Ｒ２０００及び
Ｒ３０００プロセサの場合、ＴＬＢ（（ＰＳＩＺＥ−
１）．．ＯＳＩＺＥ）又はＴＬＢ（３１．．１２）であ
り、Ｒ６０００プロセサの場合ＴＬＢ（３５．．１４）
である。
【００５２】３２ビットアーキテクチャをサポートする
従来のプロセサ（Ｒ２０００，Ｒ３０００，Ｒ６００
０）は、マシンのステータスレジスタ内の一つ又はそれ
以上のビットにより決定されて、ユーザモード又はカー
ネルモードで動作することが可能である。
【００５３】図３Ａはユーザモード仮想アドレス空間に
対するアドレスマップである。ユーザモードで動作する
プロセサは、２31バイト（２ＧＢ）の単一で一様のマッ
プされた仮想アドレス空間を与える。この文脈におい
て、「マップされた」という用語は、仮想アドレスがＴ
ＬＢ２０により変換されていることを意味しており、一
方「マップされていない」という用語は、そのアドレス
がＴＬＢ２０により変換されておらず且つその物理アド
レスビットが仮想アドレスから直接的に取られているこ
とを意味している。全ての有効なユーザモード仮想アド
レスはビット（３１）＝０を有しており、ビット（３
１）＝１を有するアドレスの変換又はこの様なアドレス
からのフェッチをしようとする試みはアドレスエラー例
外を発生させる。
【００５４】データアドレスの計算は、ベースレジスタ
の内容に即値オフセットを加算することを必要とする。
有効なユーザモードアドレスでないようなビット（３
１）＝１を持ったベースレジスタの内容でスタートする
ことが可能であり、且つ、負のオフセットを加算するこ
とにより、ビット（３１）＝０及び２の補数のオーバー
フローを持ったデータアドレスを与えることが可能であ
る。更に、ビット（３１）＝０を持ったベースレジスタ
の内容でスタートすることも可能であり、且つオフセッ
トを加算することにより、２の補数のオーバーフローを
有しビット（３１）＝１を持ったデータアドレスを与え
ることが可能である。３２ビットアーキテクチャは、何
れの場合においてもそのオーバーフローを無視するが、
ビット（３１）＝１となる場合には、アドレスエラー例
外が発生する。
【００５５】命令アドレスの計算は、ＰＣの内容に即値
オフセット（即ち１）を加算することを必要とする。こ
の場合には、ＰＣは、ビット（３１）＝１を有するアド
レスを有することは不可能であり、従って２の補数のオ
ーバーフローで有効なユーザアドレスを形成することは
不可能である。
【００５６】図３Ｂはカーネルモード仮想アドレス空間
に対するアドレスマップである。カーネルモードでの動
作の場合、四つの別々の仮想アドレス空間が同時的に使
用可能であり、仮想アドレスの高次ビットにより区別さ
れている。ＶＡ（３１）＝０の場合、選択された仮想ア
ドレス空間が完全な２ＧＢの現在のユーザアドレス空間
をカバーしている。ＶＡ（３１．．２９）＝１００の場
合、選択された仮想アドレス空間は２29バイト（０．５
ＧＢ）キャッシュされ、マップされていないカーネル物
理アドレス空間である。ＶＡ（３１．．２９）＝１０１
の場合、選択された仮想アドレス空間は０．５ＧＢのキ
ャッシュされておらず、マップされていないカーネル物
理アドレス空間である。ＶＡ（３１．．３０）＝１１の
場合、選択された仮想アドレス空間は２30バイト（１Ｇ
Ｂ）のマップされたカーネル仮想空間である。マップさ
れていないカーネル空間に対する仮想アドレス（ＶＡ
（３１．．３０）＝１０を有するアドレス）はＴＬＢを
介して通過するものではないが、それらは０−（２29−
１）の範囲内の物理アドレスに対し一つのブロックとし
てマップされる（制限された意味合いにおいて）。即
ち、それらは、ＰＡ（３１．．２９）＝０００を有する
物理アドレスを有している。カーネルアドレス動作は、
拘束されており、従ってベースアドレスレジスタは結果
と同一の空間へポイントせねばならない。
【００５７】従来のアドレス発生及び変換 図３Ｃは、ＡＵ１７の従来の実施例及びＲ２０００プロ
セサに対応する関連したアドレス変換回路における構成
及びアドレス経路を示したブロック図である。この実施
例においては、ＰＣ５０及び全てのその他のレジスタ及
びデータ経路は３２ビット幅である。ロード及びストア
命令用の仮想データアドレスはデータアドレス加算器７
７により計算される。加算器７７は、該レジスタのうち
の一つからのベースアドレスを、その命令の中の１６ビ
ット即値フィールドから派生されたオフセットと結合さ
せる。符号拡張回路７８は、そのオフセットが加算器に
おいて結合される前に、その１６ビットオフセットを３
２ビットへ符号拡張する。その命令がロードであるか又
はストアであるかに依存して、そのデータエンティティ
はアドレスされたメモリ位置から読取られ且つ宛て先レ
ジスタ内にロードされるか、又はソース即ち発信元乃至
は供給元のレジスタ内のデータエンティティがアドレス
されたメモリ位置内に書込まれる。
【００５８】ＡＵの命令アドレス部分は、ＰＣ５０及び
次のアドレスマルチプレクサ８０を有しており、該マル
チプレクサは四つの入力のうちの選択した一つで該ＰＣ
をロードする。通常のシーケンス動作のために選択され
た第一の入力は次のシーケンスのアドレスである。これ
は、ＰＣの内容を受取り且つそれをインクリメントする
インクリメンタ８２により与えられる。第二の入力は、
ジャンプ命令の場合に選択されるものであり、それはジ
ャンプアドレスである。これは、その命令から供給され
るか又はレジスタファイルから供給される。第三の入力
は、取られたブランチ即ち分岐を有する分岐命令の場合
に選択され、それは分岐加算器８５により与えられる分
岐ターゲットアドレスである。該分岐加算器は、ＰＣの
内容及び分岐命令内の１６ビット即値フィールドから派
生されたオフセットを結合させる。４番目の入力は、エ
クセプション即ち例外の場合に選択されるものであっ
て、それは例外ベクトルである。これは、その入力端に
おいて固定された例外ベクトルを受取る例外マルチプレ
クサにより供給される。
【００５９】データアドレス加算器７７及びＰＣ５０か
らの仮想アドレスは、物理アドレスを発生するアドレス
変換回路へ送給される。１２ビットオフセット（ＶＡ
（１１．．０））は、全てのアドレスに対してＴＬＢ２
０をバイパスし且つＰＡ（１１．．０）を定義する。Ｖ
Ａ（３１．．１２）がＴＬＢへ送給され且つＶＡ（２
９．．１２）がＴＬＢをバイパスする。一組のマルチプ
レクサ８３及び８５が制御されて、マップされた空間に
対してＴＬＢ（３１．．１２）又はマップされていない
カーネル空間に対して先行する三つの０とＶＡ（２
８．．１２）を選択する。上述した如く、マップされて
いないカーネル空間はＶＡ（３１．．３０）＝１０を有
するものであり、且つ該マルチプレクサを制御するため
に使用されるのはこの条件である。
【００６０】Ｒ２０００及びＲ３０００プロセサにおい
ては、ＴＬＢ２０は６４個のエントリを有するオンチッ
プＴＬＢと完全に連想しており、そのエントリの全ては
拡張された仮想アドレスとのマッチ即ち整合に対して同
時的にチェックされる。ＴＬＢエントリは６４ビットエ
ントリとして定義されているが、５０ビットのみがスト
アされるに過ぎず、即ち２０ビットＶＰＮと、６ビット
ＡＳＩＤと、２０ビットページフレーム番号（ＰＦＮ）
と、そのページがキャッシュされているか否か、そのペ
ージがダーティ即ち汚れているか否か、及びそのエント
リが有効であるか否かに関してそのページに対しキャッ
シュアルゴリズムを特定する４個のビットである。Ｒ６
０００プロセサにおいては、このＴＬＢは二組の連想型
キャッシュ内ＴＬＢである。
【００６１】拡張アーキテクチャに対する命令組 本拡張アーキテクチャは、レジスタ、ＡＬＵ及びＥＵ内
のその他のデータ経路が６４ビット幅であるハードウエ
アコンフィギュレーション（形態）を採用している。そ
のインストラクションセット即ち命令組は、従来の（即
ち、３２ビット）の全ての命令を有すると共に、ダブル
ワードを取扱うための多数の６４ビット命令を有してい
る。従って、本拡張アーキテクチャは、従来のアーキテ
クチャの上位セットである。しかしながら、理解すべき
ことであるが、３２ビット命令は実際には６４ビットエ
ンティティを処理するが、ある場合には、６４ビットエ
ンティティはその実際のデータ内容が３２ビット以下
（ワード、半ワード、及びバイト）であるエンティティ
の符号拡張又はゼロ拡張したものである。
【００６２】以下の説明から理解される如く、３２ビッ
ト命令の多くは、真の６４ビットエンティティに関して
正しく動作し、且つ６４ビットへ符号拡張された３２ビ
ットエンティティに関しても正しく動作する。ＭＰＣ内
の命令デコード回路は、その命令が３２ビット命令のう
ちの一つであるか又はダブルワード命令のうちの一つで
あるか否かを特定するために十分な情報をＥＵへ供給す
ることが可能である。本拡張アーキテクチャの重要な特
徴は、拡張アーキテクチャをサポートするハードウエア
構成が、３２ビット命令のみを有しており且つ３２ビッ
ト又はそれより小さなエンティティを処理するプログラ
ムを稼動させることが可能であり且つ３２ビットアーキ
テクチャをサポートする従来のプロセサにより発生され
るものと同一の結果を正確に発生させることが可能であ
る。このことは、３２ビット命令が、３２ビットデータ
エンティティの６４ビット符号拡張版に関して動作即ち
演算を行ない且つ正しい３２ビットの結果の６４ビット
符号拡張版の結果を発生させることを必要とすることに
より達成されている。以下の説明においては、３２ビッ
ト命令のうちのどれが符号拡張エンティティに関して当
然に動作即ち演算を行なって符号拡張結果を発生し、且
つそのうちのどれが符号拡張エンティティに関して動作
即ち演算を行なうが爾後の符号拡張を必要とするかにつ
いて説明する。符号拡張エンティティに関して動作する
３２ビット命令が当然に符号拡張結果を発生するもので
はない場合には、エキストラな符号拡張回路が必要とさ
れる。このことは、その命令は、一般的には、真の６４
ビットエンティティに関して作用しないものであること
を意味している。これらの場合には、その命令組に対し
て別体の６４ビット（ダブルワード）命令が付加され
る。
【００６３】命令は一連のテーブル内にリストされてお
り、その命令の記述及びそのオペコード（即ち、命令コ
ード）、３２ビット命令の場合には、必要とされる場合
に、その結果を符号拡張させるか又はそうでない場合に
は適切に定義された量とするのにどの様なタイプの拡張
が必要であるかの表示、及び６４ビット命令の場合に
は、その命令が拡張アーキテクチャにとって独特のもの
であることの表示を特定している。テーブル即ち表３Ａ
−３Ｄはほとんどの即値命令を示している。上述した如
く、即値命令は、オペコード、一対のレジスタ、及びデ
ータであるか又はアドレス計算用のオフセットである即
値フィールドを特定する。
【００６４】表３Ａはロード命令を示している。バイト
及び半ワードロード命令（ＬＢ，ＬＢＵ，ＬＨ，ＬＨ
Ｕ）は、３２ビットマシンで実行される場合には、３２
ビットへ符号拡張又はゼロ拡張された結果を発生する。
注意すべきことであるが、符号なしロード命令（ＬＢ
Ｕ，ＬＨＵ）は、８又は１６ビットから３２ビットへの
ゼロ拡張を使用する。従って、６４ビットへのゼロ拡張
は符号拡張と等価であり、且つこれらの命令は６４ビッ
トへの符号拡張を有する６４ビットマシンで動作する。
同様に、ワードロード命令（ＬＷ）及び特別の非整合型
ワードロード命令（ＬＷＬ，ＬＷＲ）はビット（３１）
から符号拡張するために６４ビットアーキテクチャで定
義されており、従って新しい命令を必要とすることはな
い。真の６４ビットエンティティに関する動作即ち演算
は、４個の新しいダブルワードロード命令及び０で左側
のビット（６３．．３２）を充填する符号なしバイト及
び半ワードロード命令（ＬＢＵ，ＬＨＵ）と類推的に動
作する符号なしワードロード命令（ＬＷＵ）を必要とす
る。
【００６５】表３Ｂはストア命令を示している。符号拡
張された６４ビットエンティティとしてストアされるバ
イト、半ワード及びワードの場合、既存の命令は３２ビ
ット及び６４ビット動作に対し同一の動作を行なう。な
ぜならば、該命令は、少なくとも、６４ビットレジスタ
の上位３２ビットを無視するからである。新たなダブル
ワードストア命令（ＳＤ，ＳＤＬ，ＳＤＲ，ＳＣＤ）は
６４ビットアーキテクチャのために必要である。
【００６６】表３ＣはＡＬＵ即値命令を示している。ビ
ット毎の論理即値命令（ＡＮＤＩ，ＯＲＩ，ＸＯＲＩ）
は、符号拡張入力オペランドと共に供給される場合に、
符号拡張結果を発生する。注意すべきことであるが、１
６ビット即値は、レジスタ値と結合される前に、３２ビ
ットアーキテクチャにおいては３２ビットへゼロ拡張さ
れ且つ６４ビットアーキテクチャにおいては６４ビット
へゼロ拡張される。従って、これらの命令は３２ビット
及び６４ビットの両方の動作に対して動作する。
【００６７】加算命令（ＡＤＤＩ及びＡＤＤＩＵ）は、
異なった理由により付加的な６４ビット命令を必要とし
ている。ＡＤＤＩは、３２ビットアーキテクチャにおい
ては、３２ビットの２の補数のオーバーフローでトラッ
プし、且つ宛て先レジスタ内に結果を書込まないように
定義されている。従って、二つの符号拡張エンティティ
を加算した結果が書込まれると、その結果は符号拡張形
態にあり、従ってその結果の符号拡張は必要とされな
い。しかしながら、６４ビットの２の補数のオーバーフ
ローでトラップする別の６４ビット命令（ＤＡＤＤＩ）
が、真の６４ビットエンティティに関する動作に対して
必要とされる。なぜならば、３２ビットオーバーフロー
は関係ないからである。
【００６８】ＡＤＤＩＵは３２ビットのオーバーフロー
でトラップすることはなく、従って符号拡張入力に関し
て動作する場合に符号拡張されない結果を発生すること
が可能である。従って、その結果の符号拡張が必要とさ
れ、且つ６４ビットエンティティに関する動作即ち演算
がその結果を符号拡張することのない新たな命令（ＤＡ
ＤＤＩＵ）を必要とする。
【００６９】即値ロード（ＬＵＩ）は、メモリロードを
行なう場合に符号拡張を必要とする。セット・オン・レ
ス・ザン命令（ＳＬＴＩ及びＳＬＴＩＵ）は１又は０を
ロードし、その６４ビット版は符号拡張された（且つゼ
ロ拡張された）３２ビット版である。別の符号拡張回路
が必要とされることはなく、従って新たな命令が必要と
されることはない。
【００７０】表３Ｄは条件分岐命令を示している。二つ
のエンティティの同一性をテストする分岐命令（ＢＥ
Ｑ，ＢＮＥ，ＢＥＱＬ，ＢＮＥＬ）は６４ビットのビッ
ト毎の比較を行ない、従って、符号拡張入力オペランド
及び真の６４ビットオペランドに関して同一の態様で動
作即ち演算を行なう。従って、新たな命令が必要とされ
ることはない。残りの条件付き分岐命令は符号ビット、
即ちビット（６３）をテストするが、符号拡張入力オペ
ランドの場合、これは３２ビット演算即ち動作に対する
ビット（３１）と同一である。従って、新たな命令は必
要とされない。
【００７１】表４Ａ−４Ｃはレジスタ命令のほとんどを
示している。上述した如く、レジスタ命令は最大で３個
のレジスタを特定する。表４ＡはＡＬＵ３オペランドレ
ジスタ命令を示しており、二つのレジスタの内容が処理
され且つ結果又はその結果を表わす値が３番目のレジス
タ内にストアされる。加算及び減算命令（ＡＤＤ，ＡＤ
ＤＵ，ＳＵＢ，ＳＵＢＵ）は、ＡＤＤＩ及びＡＤＤＩＵ
に関して上述したのと同一の理由により新たな６４ビッ
ト命令を必要とする。ＡＤＤ及びＳＵＢは、３２ビット
オーバーフローでトラップすべく定義されており、従っ
て６４ビットオーバーフローでトラップするＤＡＤＤ及
びＤＳＵＢ命令を必要とする。ＡＤＤＵ及びＳＵＢＵは
符号拡張結果を発生すべく保証されておらず、従ってそ
の結果の符号拡張を必要とする。従って、符号拡張のな
いダブルワード加算及び減算のために新たな命令（ＤＡ
ＤＤＵ及びＤＳＵＢＵ）が必要である。
【００７２】セット・オン・レス・ザン命令（ＳＬＴ及
びＳＬＴＵ）は、３２ビットにおいて０及び１のゼロ拡
張値を与え、従って６４ビットにおいて符号拡張版を与
える。従って、新たな命令は必要ではない。ビット毎の
論理命令（ＡＮＤ，ＯＲ，ＸＯＲ，ＮＯＲ）は、符号拡
張入力オペランドが与えられると、当然に、符号拡張結
果を発生し、従って新たな命令は必要とはされない。
【００７３】表４Ｂはシフト命令を示している。符号拡
張エンティティをシフトさせることは、通常、符号拡張
結果を発生させるものではなく、従って符号拡張回路が
必要とされる。符号拡張の前に（何らかのシフトが発生
すると仮定して）、ビット（３１）内に０をシフト入力
させるために、論理右シフト動作（ＳＲＬ及びＳＲＬ
Ｖ）に対する特別の論理も必要とされる。従って、３２
ビットを超えるシフトのための命令及び付加的なダブル
ワードシフト命令が与えられている。
【００７４】シフトライト演算命令（ＳＲＡ及びＳＲＡ
Ｖ）は、左側から符号拡張し、従って符号拡張エンティ
ティ及び真の６４ビットエンティティに対して正しい結
果を与える。それにも拘らず、別のダブルワード命令
（ＤＳＲＡ及びＤＳＲＡＶ）が与えられている。これは
可変シフトのために必要である。なぜならば、ＳＲＡは
シフト量を決定するために特定されたレジスタのビット
（４．．０）を使用し、一方真の６４ビットエンティテ
ィに対するシフト量を特定するためにビット（５．．
０）が必要だからである。これは、シフト量がその命令
内において５ビットフィールドであるＳＲＡの場合には
問題ではない。それにも拘らず、新たな６４ビット命令
を定義することが便利である。
【００７５】表４Ｃは乗算及び除算命令を示している。
乗算命令においては、ダブル（二重）結果の低次（下
位）ワードがＬＯ特別レジスタ内にロードされ且つその
ダブル結果の高次（高位）ワードがＨＩ特別レジスタ内
にロードされる。６４ビットのＬＯ及びＨＩレジスタを
３２ビットの結果で充填するためには別々の符号拡張が
必要とされる。同様に、除算即ち割算命令に関しては、
商及び余りがＬＯ及びＨＩ特別レジスタ内にそれぞれロ
ードされ且つ別の符号拡張がこの場合にも必要とされ
る。従って、別々のダブルワード乗算及び除算命令が必
要とされる。特別レジスタと汎用レジスタとの間で内容
を転送する命令は、符号拡張したエンティティ及び真の
６４ビットエンティティに対して等しく良好に動作し、
且つ付加的な命令が必要とされることはない。
【００７６】表５Ａ及び５Ｂは、直接（即値）及び間接
ジャンプ（レジスタ）命令を示している。３２ビットア
ーキテクチャにおける直接ジャンプ命令においては、２
６ビットターゲットアドレスが２ビットシフトレフト即
ち左側へシフトされ且つＰＣのビット（３１．．２８）
と結合され且つその結果がジャンプされる。拡張アーキ
テクチャにおいては、その結合はＰＣのビット（６
３．．２８）となされる。そのアドレスが符号拡張され
たものであると、何ら付加的な命令なしで正しい動作即
ち演算が行なわれる。間接ジャンプ、即ちレジスタの内
容へのジャンプは、３２ビットアドレスが６４ビットに
符号拡張されている場合には、当然に発生する。
【００７７】表６Ａ及び６Ｂは例外命令を示している。
条件分岐命令に関して上述したのと同一の理由により、
トラップ命令に対して何ら新たな命令が必要とされるこ
とはない。
【００７８】拡張アーキテクチャに対する実行ユニット 図４は拡張アーキテクチャをサポートする実行ユニット
の一実施例の中における構成及びデータ経路を示した概
略ブロック図である。図４内の要素は大略６４ビット幅
であり且つ図２における要素は３２ビット幅であるが、
図２における要素に対応する要素には図４においても同
一の参照番号を付してある。図２における如く、関連性
のあるパイプラインステージのみを示してある。
【００７９】命令組によって定義されるアーキテクチャ
とハードウエア構成との間の区別をすることが重要であ
る。例えば、従来の３２ビットアーキテクチャに関連し
て上述したハードウエア形態は、内部的に５ステージ
（段）パイプラインを使用しており各サイクルが二つの
フェーズ（相）に分割されているＲ２０００及びＲ３０
００プロセサに関連してのものである。従来のＲ６００
０プロセサは幾分異なった５ステージパイプラインを有
しており、一方６４ビットアーキテクチャをサポートす
るために現在開発中のプロセサは８ステージパイプライ
ンを有している。拡張命令組アーキテクチャをサポート
するハードウエアは、Ｒ２０００／Ｒ３０００ハードウ
エア構成の拡張として表わされている。このことは、拡
張アーキテクチャ及びそれをサポートするためのハード
ウエア形成方法の説明を簡単化させる。しかしながら、
理解すべきことであるが、本拡張アーキテクチャをサポ
ートするためのハードウエア形態は従来のプロセサのも
のと同一のものであることは必要ではない。
【００８０】上述した拡張アーキテクチャをサポートす
るために、符号拡張されたエンティティに関する動作即
ち演算結果が符号拡張結果を保証することがないデータ
経路内にエキストラな拡張回路が挿入されている。この
ために、拡張回路１２０が、シフトユニット５２とＡＬ
Ｕマルチプレクサ５７との間のデータ経路内に挿入され
ている。この拡張回路は、ある種の３２ビットシフト命
令に対してのみ活性化され、その事実は、３２Ｓとして
指定された一組の信号を有する制御入力によって概略示
される。この３２Ｓ信号は、就中、符号拡張又はゼロ拡
張が必要とされるか否かを特定する。
【００８１】同様に、メモリサブシステムからデータエ
ンティティを供給するロード論理１２５は、この場合に
は、３２ビットワード及び半ワード及びバイトに対し６
４ビットへの符号拡張又はゼロ拡張を与えねばならな
い。このロード論理は、一般的な制御信号ＣＴＬ及び３
２ビットロードに対する拡張を特定する付加的な信号３
２Ｌを受取るものとして示されている。このロード論理
は、概念的には、３２ビットエンティティを６４ビット
へ符号拡張するものとして考えることが可能であり、そ
の場合に、３２ビットエンティティ自身が３２ビット未
満のエンティティの符号拡張されたもの又はゼロ拡張さ
れたものである場合がある。
【００８２】加算器５５は、６４ビットの２の補数のオ
ーバーフローをモニタする回路を有しており、それは、
ＤＡＤＤ及びＤＳＵＢ命令に対しトラップを発生する。
互換性のために、該加算器は、更に、ＡＤＤ及びＳＵＢ
命令に対するトラップを発生する３２ビットオーバーフ
ローもモニタする。このことは、３２ビットオーバーフ
ローでトラップすることがないがその場合に符号拡張を
必要とするＡＤＤＵ及びＳＵＢＵ命令に対しても必要で
ある。
【００８３】従って、結果が符号拡張された形態である
ためには、各々が６４ビットに符号拡張されている二つ
の３２ビットの符号付き整数を結合した結果を符号拡張
させることが必要であることが少なくとも時折存在す
る。ハードウエアに対する直接的な拡張は、加算器５５
とＡＬＵマルチプレクサ５７との間に符号拡張回路を設
けることである（これは、ちょうど、シフト動作に対し
拡張回路１２０を設ける場合に行なわれるものと同じで
ある）。しかしながら、加算はシフト及び論理演算より
も一層時間のかかる動作即ち演算であり、且つ加算器に
続いて符号拡張回路を付加することは全体的に性能が劣
化することとなる。加算演算を実行する時間はサイクル
時間に関して下限を設定する傾向があるので、簡潔的な
解決方法は、全ての加算に対して２サイクルを必要とす
るか、又は全ての動作即ち演算に対してより長いサイク
ルを必要とするかの何れかである。
【００８４】３２ビットの２の補数のオーバーフローは
比較的稀に発生するものであるから、図４Ａに示した如
きハードウエア構成を使用することが可能である。この
構成においては、加算器５５からの出力はＡＬＵマルチ
プレクサ５７及びパイプラインレジスタ６７を介して進
行することはなく、その代わりに、別のパイプラインレ
ジスタ１３０を介して進行し且つロードマルチプレクサ
７２へ指向される。パイプラインレジスタ１３０の出力
もバイパスマルチプレクサ７０の入力端へ送給される
（これは、パイプラインレジスタ６７の出力と同様であ
る）。従って、パイプラインレジスタ１３０はパイプラ
インレジスタ６７の並列的拡張として見ることが可能で
あり、ほとんどの加算結果はＡＬＵマルチプレクサを介
してではなく、直接的にロードマルチプレクサ内に導入
される。
【００８５】しかしながら、３２ビットの２の補数のオ
ーバーフローが符号拡張したオペランドの加算において
発生する場合に対処するために、付加的なデータ経路が
設けられねばならない。このことは、パイプラインレジ
スタ１３０の出力端に結合されているが、パイプライン
レジスタ１３０からロードマルチプレクサ７２及びバイ
パスマルチプレクサ７０へのデータ経路の外側にある符
号拡張回路１４０により達成される。オーバーフローマ
ルチプレクサ１４５として呼称されるエキストラなマル
チプレクサが、ＡＬＵマルチプレクサ５７とパイプライ
ンレジスタ６７との間の経路内に挿入されており、符号
拡張回路１４０からの出力を選択することが可能であ
る。
【００８６】ＡＤＤＵ又はＳＵＢＵ命令で３２ビットオ
ーバーフローが発生すると、ＭＰＣ１２はパイプライン
を停止させ且つ信号ＳＥ ＳＴＡＬＬでオーバーフロー
マルチプレクサ１４５を制御して、符号拡張回路１４０
からの出力を選択する。このことは、図４Ｂに概略的に
示されている。この符号拡張された出力は、加算の正し
い結果を表わしている。従って、ロードマルチプレクサ
７２及びバイパスマルチプレクサ７０には、パイプライ
ン再開始シーケンス期間中にパイプライン内に挿入され
る正しい結果を供給することが可能である。従って、符
号拡張回路１４０は、それが必要とされるオーバーフロ
ーの場合においてのみ臨界的なデータ経路内に存在し、
オーバーフローが発生することのない６４ビットオペラ
ンド又は３２ビット符号拡張オペランドの加算に対して
は臨界経路の外側に存在している。
【００８７】図４Ｃは、６４ビットシフタ５２及びそれ
と関連する拡張回路１２０の拡大概略ブロック図であ
る。該シフタは、全てのレストシフト即ち左側へのシフ
トに対して０をシフト入力する能力を有しており、且つ
演算ライトシフト（右側へのシフト）に対する符号ビッ
ト（ビット（６３））又は論理ライトシフトに対する０
の何れかをシフトさせるためのマルチプレクサ１５２が
設けられている。３２ビットシフトに対する互換性は、
マルチプレクサ１５３及び１５５により与えられてい
る。３２ビット論理ライトシフトの場合、マルチプレク
サ１５３は、該シフタの上部セクション内に０をロード
し、従って０がビット（３１）からスタートする空とさ
れた位置内にシフト入力される。マルチプレクサ１５５
は、その結果のビット（６３．．３２）に対し該シフタ
の上部セクション又は下部セクションのビット（３１）
の３２個のコピーを選択する。このことは、３２ビット
レフトシフトに対し符号拡張を与えるために必要であ
る。それは、３２ビットライトシフトに対しては厳格に
は必ずしも必要ではない。なぜならば、マルチプレクサ
１５２及び１５３は、その入力が符号拡張される場合に
符号拡張された結果を確保することが可能だからであ
る。
【００８８】拡張アーキテクチャ用のアドレス動作 本拡張アーキテクチャにおいては、仮想アドレスは６４
ビットエンティティである。拡張アーキテクチャのアド
レッシング即ちアドレス動作の主要な目的は、従来のア
ーキテクチャのアドレッシングをサブセットとして維持
しながら、拡張されたフラットな（セグメント化されて
いない）副次的空間を与えることである。このために、
従来のアーキテクチャのアドレス空間は符号拡張された
形態で転送される。従って、従来のアーキテクチャの３
２ビットアドレスは符号拡張された形態で格納され且つ
処理される。
【００８９】拡張アーキテクチャに対するプロセサは、
そのマシンのステータスレジスタ内のビットにより決定
されて、ユーザモード、スーパーバイザモード、又はカ
ーネルモードで動作することが可能である。そのステー
タスレジスタは、更に、そのマシンが３２ビットモード
であるか又は６４ビットモードであるか否かを特定する
ビットを有している。３２ビットモードにおいては、ア
ドレスは６４ビット符号拡張エンティティとして格納さ
れ且つ処理される。
【００９０】上述した如く、典型的なアドレス寸法ＰＳ
ＩＺＥはそのプロセサに依存する。本６４ビットアーキ
テクチャをサポートするためのＲ４０００と呼称される
現在開発中のプロセサはＰＳＩＺＥ＝３６を有してい
る。本拡張アーキテクチャは、固定された仮想アドレス
により特性付けられるものではなく、３２−６２ビット
の範囲内でプロセサ依存性の仮想アドレス寸法ＶＳＩＺ
Ｅを意図するものである。以下に説明する如く。このこ
とは、２VSIZE バイトの数の仮想空間を与える。ＶＳＩ
ＺＥを使用することの実際的な意味は、ＴＬＢがＶＡ
（６１．．ＶＳＩＺＥ）を変換する必要性がないという
ことである。従って、ＶＳＩＺＥが妥当性のある予見可
能な必要性を反映すべく選択されているということを仮
定すると、ＴＬＢは必要なものよりも大きなものである
ことは必要ではない。ＶＳＩＺＥは、より大きな仮想ア
ドレス空間に対する必要性が発生する場合に、後のプロ
セサ構成において増加させることが可能であり、且つよ
り大きなＴＬＢの負担を負わねばならないのはこの時だ
けである。
【００９１】Ｒ４０００プロセサはＶＳＩＺＥ＝４０を
有している。このことは、それが１０２４ＧＢの仮想ア
ドレス空間を与えることを意味しており、そのことは当
分の間適切なものと考えられる。互換性の観点から重要
な点はユーザプログラムの互換性を維持することであ
る。従って、本発明の拡張アーキテクチャは、３２ビッ
トユーザモードでのアドレッシング互換性を維持するこ
とによりユーザプログラムに対する互換性を与えてい
る。しかしながら、カーネルプログラムは同一のアーキ
テクチャ内であっても、それぞれのプロセサによって互
換性を欠如する傾向がある。従って、本拡張アーキテク
チャは３２ビットカーネルモードにおける互換性を保証
するものではない。
【００９２】３２ビットユーザモードにおいて互換性を
維持するためには、ビット（３１）＝０を持った結果を
有するアドレス計算は、３２ビットの２の補数のオーバ
ーフローが発生したとしても、有効なユーザアドレスと
考えねばならない。このことは、その結果が符号拡張さ
れていること、又は、この場合において等価なこととし
て、ビット（６３．．３２）を強制的に０とさせること
を必要とする。従って、３２ビットユーザモードにおい
ては、ビット（６３．．３１）は全て０であり、且つ該
アドレスは２ＧＢユーザアドレス空間を参照し、それは
拡張されたユーザアドレス空間のサブセットとして表わ
れる。そうでない場合には、アドレス例外が発生する。
ステータスレジスタ内に３２ビットモードビットを必要
とするのは、従来のアーキテクチャにおいては２の補数
のオーバーフローが許可されているという事実である。
しかしながら、この３２ビットモードは、ＴＬＢミスの
場合にＴＬＢ再充填ベクトルを選択するために使用する
ことが可能であるという点においてそれ自身有用なもの
である。
【００９３】３２ビットカーネルモードにおいては、仮
想アドレス空間は４ＧＢであり、それは五つの領域に分
割されており、該領域は仮想アドレスの３２ビット部分
の高次即ち高位ビットにより区別されている。３２ビッ
トモードにおいては、アドレス変換メカニズムへ供給さ
れる任意のアドレスが符号拡張形態にあることを仮定す
る。ＶＡ（３１）＝０である場合には、ＶＡ（６３．．
３２）は全て０であり、且つ選択された仮想アドレス空
間は完全な２ＧＢの現在のユーザアドレス空間をカバー
する。カーネル及びスーパーバイザアドレスはＶＡ（３
１）＝１を有しており、従ってＶＡ（６３．．３２）は
全て１である。従って、四つの０．５ＧＢ空間は２64バ
イト空間の局限的上端に存在しており、即ち（２64−２
32＋８００００００Ｈ）と（２64−１）との間のアドレ
スを有している。ＶＡ（３１．．２９）＝１００の場合
には、選択された仮想アドレス空間は０．５ＧＢキャッ
シュのマップされていないカーネル物理アドレス空間で
ある。ＶＡ（３１．．２９）＝１０１の場合には、選択
された仮想アドレス空間は０．５ＧＢのキャッシュされ
ておらずマップされていないカーネル物理アドレス空間
である。ＶＡ（３１．．２９）＝１１０の場合には、選
択された仮想アドレス空間は０．５ＧＢのマップされた
スーパーバイザ仮想アドレス空間である。ＶＡ（３
１．．２９）＝１１１の場合には、選択された仮想アド
レス空間は０．５ＧＢのマップされたカーネル仮想アド
レス空間である。これらの０．５ＧＢ空間の最初の二つ
は、３２ビットプロセサ上での３２ビットアーキテクチ
ャにおける０．５ＧＢ空間に対応している。スーパーバ
イザ仮想アドレス空間を設けることは、３２ビットアー
キテクチャの１ＧＢのマップされたカーネル仮想空間の
さらなる区別化を表わしている。
【００９４】図５Ａは、６４ビットユーザモード仮想ア
ドレス空間に対するアドレスマップを示している。６４
ビットユーザモードにおいては、プロセサは、６２≧Ｖ
ＳＩＺＥ≧３６として、２VSIZE バイトの単一の一様な
仮想アドレス空間を与える。構成されているものよりも
大きなアドレスでトラップする限り、異なったプロセサ
構成は、異なった仮想アドレス空間寸法を実現すること
が可能である。ＶＳＩＺＥビットが構成される場合に
は、全ての有効なユーザモード仮想アドレスはＶＡ（６
３．．ＶＳＩＺＥ）全て０を有しており、且つ全て０以
外のビットを有するアドレスを参照とする試みはアドレ
スエラー例外を発生する。これらのビットをその他の使
用に対して非合法的なものとすることは、ＶＳＩＺＥに
対するより大きな値により特性付けられるその後のプロ
セサ構成でユーザプログラムが稼動することを保証す
る。
【００９５】６４ビットベースレジスタ及び６４ビット
へ符号拡張された１６ビットオフセットの加算を必要と
する仮想アドレス計算は、ビット（６１．．０）からビ
ット（６３．．６２）内にオーバーフローしてはならな
い。その仮想アドレスは、独特の仮想アドレスを形成す
るために、アドレス空間識別子フィールドの内容で拡張
される。これらの拡張された仮想アドレスのマッピング
において、物理アドレスは１対１である必要はないが、
二つの仮想アドレスが同一の物理アドレスへマップする
ことが許容されている。
【００９６】図５Ｂは６４ビットスーパーバイザモード
仮想アドレス空間に対するアドレスマップを示してい
る。６４ビットスーパーバイザモードにおいては、２
VSIZE バイトの二つの仮想アドレス空間及び２29バイト
（０．５ＧＢ）空間が存在している。ＶＡ（６３．．６
２）＝００の場合には、選択される仮想アドレス空間は
現在のユーザアドレス空間の２VSIZE バイトである。Ｖ
Ａ（６３．．６２）＝０１の場合には、選択される仮想
アドレス空間は、アドレス２62でスタートする現在のス
ーパーバイザアドレス空間の２VSIZE バイトである。Ｖ
Ａ（６３．．６２）＝１１である場合、及びＶＡ（３
１．．２９）＝１１０である場合には、該アドレスは
（２64−２32＋Ｃ０００００００Ｈ）の開始アドレスを
有する０．５ＧＢスーパーバイザアドレス空間を参照す
る。
【００９７】図５Ｃは６４ビットカーネルモード仮想ア
ドレス空間に対するアドレスマップを示している。６４
ビットカーネルモードにおいては、四つの別々の仮想ア
ドレス空間領域を同時的に使用することが可能であり、
それらは仮想アドレスの高次ビット即ちＶＡ（６３．．
６２）により区別されている。ＶＡ（６３．．６２）＝
００である場合には、選択される仮想アドレス空間は現
在のユーザアドレス空間の２VSIZE バイトである。ＶＡ
（６３．．６２）＝０１である場合には、選択される仮
想アドレスは現在のスーパーバイザアドレス空間の２
VSIZE バイトである。ＶＡ（６３．．６２）＝１０であ
る場合には、選択される仮想アドレス空間は、アドレス
範囲２×２62乃至（３×２62−１）内に位置されている
８個の２PS IZE バイトのマップされていないカーネル物
理空間のうちの一つである。特定のアンマップト即ちマ
ップされていない空間は、ＶＡ（６１．．５９）の値に
依存し、且つ該空間はアドレス２59バイト離れてスター
トする。（２59−２PSIZE ）バイトギャップ内のアドレ
ス（全て０でないＶＡ（５８．．ＶＳＩＺＥ）を有する
アドレス）はアドレスエラーを発生させる。ＶＡ（６
３．．６２）＝１１である場合には、選択される仮想ア
ドレス空間は、ＶＡ（６１．．ＶＳＩＺＥ）が全て０で
ある場合にアドレス３×２62でスタートする（２VSIZE
−２31）バイトカーネル仮想アドレス空間か、又はＶＡ
（６１．．３１）が全て１である場合の３２ビットカー
ネルモード空間と互換性のある２ＧＢ領域の何れかであ
る。
【００９８】従って、理解される如く、３２ビットアド
レッシング領域は拡張されたアドレッシングのサブセッ
トである。６４ビットに符号拡張されている３２ビット
アドレスは、２64バイト仮想アドレス空間の上部及び下
部の２ＧＢ部分へマップする。３２ビットアーキテクチ
ャの仮想アドレッシング及び６４ビットアドレッシング
の３２ビットモードは、該アドレスを２の補数の符号付
きアドレスとして見ることにより、より近付けた対応付
けとさせることが可能である。この様に見る場合には、
３２ビット空間は、−２31から、−２31と−１との間の
カーネルアドレス及び０と（２31−１）との間のユーザ
アドレスを有する（２31−１）へ拡張する。同様に、６
４ビット空間は、−２63から、０と（２63−１）との間
のユーザ及びスーパーバイザアドレスと−２63と−１と
の間のカーネルアドレスを有する（２63−１）へ拡張す
る。従って、３２ビットアドレス空間は、−２31と−１
との間の３２ビットモードカーネル及びスーパーバイザ
アドレス及び０と（２31−１）との間の３２ビットモー
ドユーザアドレスを有する６４ビットアドレス空間の中
央のサブセットとして考えることが可能である。
【００９９】拡張アーキテクチャ用のアドレス発生及び
変換 図５Ｄは、ＡＵ１７及びそれと関連しており６４ビット
アーキテクチャの拡張アドレッシングをサポートするア
ドレス変換回路の一実施例における構成及びアドレス経
路を示したブロック図である。このデータアドレス発生
回路及び命令アドレス発生回路は、種々の要素が６４ビ
ット幅であるという点において従来技術と異なってい
る。例えば、符号拡張回路７８は、１６ビットオフセッ
トを６４ビットへ拡張させ且つ例外ベクトルは符号拡張
された形態で格納される。
【０１００】このアドレス変換回路は、サブセットとし
て３２ビットアドレッシングを維持しながらフラットな
（即ち、セグメント化されていない）拡張された仮想ア
ドレス空間を与える部分を包含する６４ビットアドレス
を受付けるという点において従来のアーキテクチャと異
なっている。従来のアーキテクチャにおける如く、１２
ビットオフセットＶＡ（１１．．０）はＴＬＢ２０をバ
イパスし且つＰＡ（１１．．０）を定義する。
【０１０１】ＶＡ（６３．．６２）及びＶＡ（（ＶＳＩ
ＺＥ−１）．．１２）はＴＬＢ２０へ送給され、且つＶ
Ａ（６３．．２９）はアドレステスト及び制御論理１７
０へ送給される。マルチプレクサ１７２が該経路内に挿
入されており且つ３２ビットユーザモードにおいてＶＡ
（６３．．３２）に対し０を代入する。高次ビットのゼ
ロ化は、２の補数のオーバーフローとなった有効なユー
ザアドレス（ＶＡ（３１）＝０）が符号拡張された形態
にあることを確保する。
【０１０２】一組のマルチプレクサ１８０，１８２，１
８５が、マップされた空間に対するＴＬＢビット又はマ
ップされていないカーネル空間に対する仮想アドレスビ
ットの何れかを選択することによりＰＡ（（ＰＳＩＺＥ
−１）．．１２）を供給する。マップされた空間の場合
には、該マルチプレクサはＴＬＢ（（ＰＳＩＺＥ−
１）．．１２）を選択し、それはＶＡ（１１．．０）と
結合されて物理アドレスを与える。
【０１０３】上述した如く、マップされていない空間は
ＶＡ（６３．．６２）＝１０を持った２PSIZE バイト空
間及びＶＡ（６３．．３１）全て１及びＶＡ（３０）＝
０を持った二つの２29バイト空間を包含している。これ
らの条件の論理的ＯＲがマルチプレクサ１８０，１８
２，１８５を制御するために使用されており、従って、
それらは、物理アドレスに対してＴＬＢビットではなく
ＶＡビットを選択する。特に、ＶＡ（６２）＝１の場合
には、互換性非マップ型空間が表示され且つ一組のマル
チプレクサ１９０及び１９２によりＶＡ（（ＰＳＩＺＥ
−１）．．２９）に対し０が代入されて、結果的に得ら
れる物理アドレスが０と（２29−１）との間であること
を確保する。注意すべきことであるが、その空間が完全
な２PSIZEバイトであるか又は単に０．５ＧＢであるか
否かを決定するためにはマップされていない空間に対し
てのＶＡ（６２）をテストすることが必要であるに過ぎ
ない。従って、ほとんどエキストラなハードウエアを必
要とすることなしに、拡張アドレッシングのサブセット
として３２ビットアドレッシングをサポートすることが
可能である。
【０１０４】Ｒ４０００プロセサに対するＴＬＢは、拡
張仮想アドレスとのマッチに対して全てがチェックされ
る４０個のエントリを有する完全に連想的なオンチップ
のＴＬＢである。各ＴＬＢエントリは偶数−奇数ページ
対をマップする。ページ寸法は、どの仮想アドレスビッ
トがＴＬＢにより無視されるべきであるかを特定するビ
ットマスクによりエントリ毎に制御される。ページ寸法
は、４ＫＢ（ＶＡ（１１．．０）がＴＬＢをバイパス）
から１６ＭＢ（ＶＡ（１１．．０）がＴＬＢをバイパス
し且つＶＡ（２３．．１２）がＴＬＢにより無視され
る）の間で変化することが可能である。
【０１０５】表７は、ＶＳＩＺＥ＝４０及びＰＳＩＺＥ
＝３６の場合のＲ４０００プロセサに対するＴＬＢフォ
ーマットを示している。公称的なＴＬＢエントリは２５
６ビットであり、将来のプロセサ構成に対してＶＳＩＺ
Ｅ及びＰＳＩＺＥの拡張の余裕を有している。「−」で
示されたフィールドは格納されない。
【０１０６】図５ＥはＲ４０００プロセサに対するアド
レステスト及び制御論理１７０を示した概略ブロック図
である。該プロセサが、与えられたモード（ユーザ、ス
ーパーバイザ、カーネル）にある場合に、他のものでは
なく所定のアドレスにアクセスすることを可能としてい
るのはこの論理である。ＶＡ（３６）及びＶＡ（３５）
に対するこの図の中の参照はＶＡ（ＰＳＩＺＥ）及びＶ
Ａ（ＰＳＩＺＥ−１）へ一般化させることが可能であ
り、一方ＶＡ（４０）及びＶＡ（３９）に対する参照は
ＶＡ（ＶＳＩＺＥ）及びＶＡ（ＶＳＩＺＥ−１）へ一般
化させることが可能である。多数の信号の名称は、ＮＺ
又はＡＯとそれに続くビット位置を意味する二つの二桁
の番号から構成されている。ＮＺ信号は、それが真であ
る場合に、その範囲内のビットが全て０でないことを意
味しており、ＡＯ信号は、それが真である場合に、該ビ
ットが全て１であることを意味している。例えば、ＮＺ
３５３２は、ＶＡ（３５．．３２）が全て０でない場合
にアサートされ、一方ＡＯ３５３２は、ＶＡ（３５．．
３２）が全て１である場合にアサートされる。これらの
信号は、仮想アドレスが上述した種々の拘束条件を満足
することをテストするために使用される。
【０１０７】以上詳説した如く、本発明は、著しいハー
ドウエアのオーバーヘッドを必要とすることなしに逆互
換性を維持しながらコンピュータアーキテクチャを拡張
する有効な技術を提供している。本発明の拡張型仮想ア
ドレッシング技術は、将来のプロセサを実現するに当り
成長する余裕を有する十分なアドレス空間を提供してい
る。
【０１０８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、上述した説明では、３２ビット整数演算を
サブセットとして有する６４ビット整数演算を実行し且
つ３２ビットアドレッシングをサブセットとして有する
６４ビットアドレッシングを実行するプロセサについて
説明しているが、両方の拡張が６４ビットである必要は
ない。アドレッシングを拡張することなしに整数演算を
拡張するか、又はその逆の構成とすることも可能であ
る。更に、３２ビットアドレッシングと６４ビットアド
レッシングとが共通のアドレス発生回路を共用するもの
として説明したが、単にアドレス変換とエラーチェック
回路のみを共用する構成とすることも可能であり、その
場合においても顕著な効果を達成することが可能であ
る。
【０１０９】 表１−省略記号 ＡＬＵ ＡＬＵ動作又はデータオペランドアドレス発生（サイクル） ＡＳＩＤ アドレス空間識別子 ＡＵ アドレスユニット ＥＩＣ 外部インターフェース制御器 ＥＵ 実行ユニット ＩＦ 命令フェッチ（サイクル） ＭＥＭ データメモリ参照（サイクル） ＭＰＣ マスターパイプライン制御ユニット ＯＳＩＺＥ 仮想アドレス内のオフセット寸法 ＰＡ 物理アドレス ＰＣ プログラムカウンタ ＰＦＮ ページフレーム番号 ＰＳＩＺＥ 物理アドレス寸法 ＲＦ レジスタファイルからのソース（供給元）オペランドフェッチ（サ イクル） ＲＩＳＣ 減少命令組コンピュータ ＴＬＢ 変換ルックアサイドバッファ ＶＡ 仮想アドレス ＶＰＮ 仮想ページ番号 ＶＳＩＺＥ 仮想アドレス寸法 ＷＢ レジスタファイルへの書き戻し（サイクル） 表２−命令フォーマット Ｉ−ｔｙｐｅ（即値） （ビット） （フィールド） ３１．．２６ オペレーションコード（命令コード） ２５．．２１ ソースレジスタ特定子 ２０．．１６ ソース／宛先レジスタ特定子又はサブオペレーションコード（副 命令コード） １５．．０ 即値分岐変位又はアドレス変位Ｊ−ｔｙｐｅ（ジャンプ） （ビット） （フィールド） ３１．．２６ オペレーションコード（命令コード） ２５．．０ ターゲット、ジャンプターゲットアドレスＲ−ｔｙｐｅ（レジスタ） （ビット） （フィールド） ３１．．２６ オペレーションコード（命令コード） ２５．．２１ ソースレジスタ特定子 ２０．．１６ ソース／宛先レジスタ特定子又はサブオペレーションコード １５．．１１ 宛先レジスタ特定子 １０．．６ シフト量 ５．．０ 機能フィールドコプロセサ （ビット） （フィールド） ３１．．２６ オペレーションコード（命令コード） ２５．．２１ サブオペレーションコード（副命令コード） ２０．．０ 命令の残部の解釈はコプロセサ特定性 表３Ａ−ロード命令 説明 Ｏｐｃｏｄｅ Ｅｘｔ ６４−ｂｉｔ バイトをロード ＬＢ Ｓ 符号無しバイトをロード ＬＢＵ Ｚ 半ワードをロード ＬＨ Ｓ 符号無し半ワードをロード ＬＨＵ Ｚ ワードをロード ＬＷ Ｓ ワードレフトをロード ＬＷＬ Ｓ ワードライトをロード ＬＷＲ Ｓ リンク済をロード ＬＬ Ｓ ダブルワードをロード ＬＤ ＊ ダブルワードレフトをロード ＬＤＬ ＊ ダブルワードライトをロード ＬＤＲ ＊ リンク済ダブルワードをロード ＬＬＤ ＊ 符号無しワードをロード ＬＷＵ Ｚ ＊ 表３Ｂ−ストア命令 バイトをストア ＳＢ 半ワードをストア ＳＨ ワードをストア ＳＷ ワードレフトをストア ＳＷＬ ワードライトをストア ＳＷＲ 条件付ストア ＳＣ ダブルワードをストア ＳＤ ＊ ダブルワードレフトをストア ＳＤＬ ＊ ダブルワードライトをストア ＳＤＲ ＊ 条件付ダブルワードをストア ＳＣＤ ＊ 表３Ｃ−ＡＬＵ即値命令 説明 Ｏｐｃｏｄｅ Ｅｘｔ ６４−ｂｉｔ 即値加算 ＡＤＤＩ 符号無し即値加算 ＡＤＤＩＵ Ｓ ダブルワード即値加算 ＤＡＤＤＩ ＊ ダブルワード符号無し即値加算 ＤＡＤＤＩＵ ＊ 即値レス・ザンでセット ＳＬＴＩ 符号無し即値レス・ザンセット ＳＬＴＩＵ 即値加算 ＡＮＤＩ 即値ＯＲ ＯＲＩ 即値排他的ＯＲ ＸＯＲＩ 上位即値ロード ＬＵＩ Ｓ 表３Ｄ−分岐命令 説明 Ｏｐｃｏｄｅ Ｅｘｔ ６４−ｂｉｔ 等しい場合に分岐 ＢＥＱ 等しくない場合に分岐 ＢＮＥ ０以下の場合に分岐 ＢＬＥＺ ０を超える場合に分岐 ＢＧＴＺ 等しい見込の場合に分岐 ＢＥＱＬ 等しい見込でない場合に分岐 ＢＮＥＬ ０以下の見込の場合に分岐 ＢＬＥＺＬ ０を超える見込の場合に分岐 ＢＧＴＺＬ ０未満で分岐 ＢＬＴＺ† ０以上で分岐 ＢＧＥＺ† ０未満及びリンクで分岐 ＢＬＴＺＡＬ† ０以上及びリンクで分岐 ＢＧＥＺＡＬ† ０未満見込で分岐 ＢＬＴＺＬ† ０以上見込で分岐 ＢＧＥＺＬ† ０未満及びリンク見込で分岐 ＢＬＴＺＡＬＬ† ０以上及びリンク見込で分岐 ＢＧＥＺＡＬＬ† † これらの命令に対するＯｐｃｏｄｅはＲＥＧＩＭＭ。特定したＯｐｃｏｄｅ （オペコード）は実際にはｓｕｂ−ｏｐｃｏｄｅ（サブオペコード）。
【０１１０】 表４Ａ−ＡＬＵ３オペランドレジスタタイプ命令 説明 Ｆｕｎｃｔｉｏｎ Ｅｘｔ ６４−ｂｉｔ 加算 ＡＤＤ Ｓ 加算符号なし ＡＤＤＵ Ｓ 減算 ＳＵＢ Ｓ 減算符号なし ＳＵＢＵ Ｓ ダブルワード加算 ＤＡＤＤ ＊ ダブルワード加算符号なし ＤＡＤＤＵ ＊ ダブルワード減算 ＤＳＵＢ ＊ ダブルワード減算符号なし ＤＳＵＢＵ ＊ レスザンでセット ＳＬＴ レスザンでセット符号なし ＳＬＴＵ Ａｎｄ ＡＮＤ Ｏｒ ＯＲ Ｅｘｃｌｕｓｉｖｅ Ｏｒ ＸＯＲ Ｎｏｒ ＮＯＲ （注）Ｏｐｃｏｄｅ（オペコード）は特別。ＦＵＮＣＴＩＯＮは機能フィールド 内に格納。
【０１１１】 表４Ｃ−乗算／除算命令 説明 Ｆｕｎｃｔｉｏｎ Ｅｘｔ ６４−ｂｉｔ 乗算 ＭＵＬＴ Ｓ 乗算符号なし ＭＵＬＴＵ Ｓ 除算 ＤＩＶ Ｓ 除算符号なし ＤＩＶＵ Ｓ ダブルワード乗算 ＤＭＵＬＴ ＊ ダブルワード乗算符号なし ＤＭＵＬＴＵ ＊ ダブルワード除算 ＤＤＩＶ ＊ ダブルワード除算符号なし ＤＤＩＶＵ ＊ ＨＩから転送 ＭＦＨＩ ＨＩへ転送 ＭＴＨＩ ＬＯから転送 ＭＦＬＯ ＬＯへ転送 ＭＴＬＯ （注）Ｏｐｃｏｄｅ（オペコード）は特別。ＦＵＮＣＴＩＯＮは機能フィールド 内に格納。
【０１１２】表５Ａ−直接ジャンプ命令 説明 Ｏｐｃｏｄｅ ジャンプ Ｊ ジャンプ及びリンク ＪＡＬ表５Ｂ−間接ジャンプ命令 説明 Ｆｕｎｃｔｉｏｎ レジスタへジャンプ ＪＲ ジャンプ及びリンクレジスタ ＪＡＬＲ （注）Ｏｐｃｏｄｅ（オペコード）は特別。ＦＵＮＣＴ
ＩＯＮは機能フィールド内に格納。
【０１１３】表６Ａ−例外命令 説明 Ｆｕｎｃｔｉｏｎ システムコール ＳＹＳＣＡＬＬ ブレーク ＢＲＥＡＫ 大きいか等しい場合にトラップ ＴＧＥ 大きいか等しい場合にトラップ ＴＧＥＵ 符号なし 未満の場合にトラップ ＴＬＴ 未満の場合にトラップ符号なし ＴＬＴＵ 等しい場合にトラップ ＴＥＱ 等しくない場合にトラップ ＴＮＥ （注）Ｏｐｃｏｄｅ（オペコード）は特別。ＦＵＮＣＴ
ＩＯＮは機能フィールド内に格納。
【０１１４】 表６Ｂ Ｓｕｂ−Ｏｐｃｏｄｅ 大きいか等しい場合にトラップ即値 ＴＧＥＩ 大きいか等しい場合にトラップ符号 ＧＥＩＵ なし即値 未満の場合にトラップ即値 ＴＬＴＩ 未満の場合にトラップ符号なし即値 ＴＬＴＩＵ 等しい場合にトラップ即値 ＴＥＱＩ 等しくない場合にトラップ即値 ＴＮＥＩ （注）Ｏｐｃｏｄｅ（オペコード）はＲＥＧＩＭＭ。
【０１１５】 表７−ＴＬＢフォーマット Ｂｉｔｓ Ｆｉｅｌｄ ２５５．．２１７ − ２１６．．２０５ 比較マスク ２０４．．１９２ − １９１．．１９０ 領域（００＝ユーザ，０１＝スーパーバイザ，１１＝カ ーネル） １８９．．１６８ − １６７．．１４１ ＶＰＮ／２ １４０ グローバル（セットされると、整合論理内のＡＳＩＤを 無視） １３９．．１３６ − １３５．．１２８ ＡＳＩＤ １２７．．９４ − ９３．．７０ ＰＦＮ ６９．．６７ キャッシュアルゴリズム ６６ ダーティ ６５ 有効 ６４ − ６３．．０ 対の第２ページ用のビット（１２７．．６４）に対応
【図面の簡単な説明】
【図１】 従来のアーキテクチャか又は本発明の拡張ア
ーキテクチャの何れかを組込んだプロセサを示した概略
ブロック図。
【図２Ａ】 従来の実行ユニットを示した概略ブロック
図。
【図２Ｂ】 従来の実行ユニットおけるシフタを示した
拡大概略ブロック図。
【図３Ａ】 従来のユーザモード仮想アドレス空間に対
するアドレスマップを示した概略図。
【図３Ｂ】 従来のカーネルモード仮想アドレス空間に
対するアドレスマップを示した概略図。
【図３Ｃ】 従来のアドレスユニット及びアドレス変換
回路を示した概略ブロック図。
【図４Ａ】 拡張アーキテクチャ用の実行ユニットを示
した概略ブロック図。
【図４Ｂ】 マスターパイプライン制御ユニットの一部
を示した概略ブロック図。
【図４Ｃ】 拡張アーキテクチャ用の実行ユニットにお
けるシフタを示した拡大概略ブロック図。
【図５Ａ】 拡張アーキテクチャのユーザモード仮想ア
ドレス空間に対するアドレスマップを示した概略図。
【図５Ｂ】 拡張アーキテクチャのスーパーバイザモー
ドの仮想アドレス空間に対するアドレスマップを示した
概略図。
【図５Ｃ】 拡張アーキテクチャのカーネルモード仮想
アドレス空間に対するアドレスマップを示した概略図。
【図５Ｄ】 拡張アーキテクチャ用のアドレスユニット
及びアドレス変換回路を示した概略ブロック図。
【図５Ｅ】 アドレステスト及び制御論理を示した概略
ブロック図。
【符号の説明】
１０ 単一チッププロセサ １２ マスターパイプライン制御 １５ 実行ユニット １７ アドレスユニット ２０ 変換ルックアサイドバッファ ２２ システムコプロセサ ２５ 外部インターフェース制御器 ３０ データ／命令バス ３２ 仮想アドレスバス ３５ データ／アドレス／タグバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス ジェイ． リオーダン アメリカ合衆国， カリフォルニア 94022， ロス アルトス， コロナド アベニュー 176 (72)発明者 ダニー エル． フレイタス アメリカ合衆国， カリフォルニア 95139， サン ノゼ， バイア マリア 7123 (72)発明者 アシッシュ ビイ． ディキシト アメリカ合衆国， カリフォルニア 94587， ユニオン シティー ， リー ジェンツ ブルバード 32960 (72)発明者 ジョン エル． ヘネシー アメリカ合衆国， カリフォルニア 94027， アサートン ， ストックブリ ッジ アベニュー 207

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 処理ユニットとメモリサブシステムとを
    有するコンピュータシステムにおいて、前記処理ユニッ
    トが、前記メモリのサブシステムから設置された命令に
    応答し対応する動作を特定する手段と、多数のｍビット
    ロード命令、多数の論理演算命令、多数のｍビットシフ
    ト命令及び多数のｍビット加算命令を有しておりｍビッ
    ト命令と呼ばれる第一サブセットの命令並びに多数のＮ
    ビットロード命令、多数のＮビットシフト命令、多数の
    Ｎビット加算命令を有しておりＮビット命令と呼ばれる
    第二サブセットの命令と、前記メモリサブシステムから
    最大でＮビット長のエンティティを検索するために指定
    されたロード動作を実施するロード回路、検索したｍビ
    ットのエンティティをＮビットへ符号拡張するために制
    御可能に動作可能なロード符号拡張手段と、一組のＮビ
    ットレジスタを持ったレジスタファイルと、二つのＮビ
    ットオペランドの間で特定された論理演算を実施するた
    めの論理回路と、Ｎビットオペランドに関して特定され
    たシフト動作を実施する回路と、シフト動作の結果をｍ
    ビットからＮビットへ符号拡張すべく制御可能に動作可
    能なシフト符号拡張手段と、一組のＮビットオペランド
    の間で特定された加算演算を実施するための加算器と、
    前記加算器における演算結果をｍビットからＮビットへ
    符号拡張すべく制御可能に動作可能な加算符号拡張手段
    と、前記加算器におけるｍビットオーバーフローを検知
    する手段と、前記ロード回路、前記論理回路、前記シフ
    ト回路及び前記加算器の各々の出力ポートから前記レジ
    スタファイルへのＮビットデータ経路を画定する手段
    と、前記レジスタファイルから前記論理回路、前記シフ
    ト回路及び前記加算器の各々の入力ポートへＮビットデ
    ータ経路を画定する手段と少なくとも一つのｍビットロ
    ード命令に応答して前記ロード符号拡張手段を活性化さ
    せる手段と、少なくとも一つのｍビットシフト命令に応
    答して前記シフト符号拡張手段を活性化させる手段と、
    少なくとも一つのｍビット加算命令及びｍビットオーバ
    ーフローの発生に応答して前記加算符号拡張手段を活性
    化させる手段とを有しており、前記ロード符号拡張手段
    を活性化させる手段、前記シフト符号拡張手段を活性化
    させる手段、及び前記加算拡張手段を活性化させる手段
    がＮビットのロード、シフト及び加算命令に応答するも
    のでないことを特徴とするコンピュータシステム。
  2. 【請求項２】 請求項１において、Ｎ＝６４及びＮ＝３
    ２であることを特徴とするコンピュータシステム。
  3. 【請求項３】 請求項１において、更に、前記ロード回
    路及び前記ロード符号拡張手段と関連しており更にｍビ
    ットの検索されたエンティティを画定するためにｍビッ
    ト未満の検索されたエントリをｍビットへ符号拡張又は
    ゼロ拡張させる手段が設けられていることを特徴とする
    コンピュータシステム。
  4. 【請求項４】 請求項１において、前記加算符号拡張手
    段を活性化させる手段がｍビットオーバーフローのイベ
    ントにのみ応答することを特徴とするコンピュータシス
    テム。
  5. 【請求項５】 請求項１において、前記ｍビット加算命
    令がｍビットオーバーフローでトラップし且つ結果を発
    生させることのないＡＤＤ及びＳＵＤ命令を有してお
    り、且つｍビットオーバーフローでトラップすることが
    なく且つ結果を発生するＡＤＤＵ及びＳＵＢＵ命令を有
    しており、且つ前記加算符号拡張手段を活性化させる手
    段が前記ＡＤＤＵ及びＳＵＢＵ命令に応答し且つ前記Ａ
    ＤＤ及びＳＵＢ命令に応答することがないことを特徴と
    するコンピューターシステム。
  6. 【請求項６】 請求項１において、更に、前記加算器内
    にＮビットオーバーフロー検知手段が設けられており、
    且つ前記Ｎビット加算命令が、Ｎビットオーバーフロー
    でトラップし且つ結果を発生することのないＤＡＤＤ及
    びＤＳＵＢ命令を有しており且つＮビットオーバーフロ
    ーでトラップすることがなく且つ結果を発生するＤＡＤ
    ＤＵ及びＤＳＵＢＵ命令を有していることを特徴とする
    コンピュータシステム。
  7. 【請求項７】 データプロセサの実行ユニットにおい
    て、二つのＮビットオペランドを結合すべく動作可能な
    加算器が設けられており、最大桁ビットはビット（Ｎ−
    １）と指定され且つ最小桁ビットがビット（０）として
    指定され、Ｎビットａｄｄと命名された第一オペコード
    に応答して一対の入力オペランドを加算し且つその加算
    結果を供給する手段が設けられており、ｍビットａｄｄ
    と命名された第二オペコードに応答し一対の入力オペラ
    ンドを加算し且つ少なくとも初期的な結果のビット
    （ｍ）が初期的な結果のビット（ｍ−１）に等しくない
    場合にはその結果を供給する前にビット（Ｎ−１）乃至
    ビット（ｍ）を初期的結果のビット（ｍ−１）の値にセ
    ットする手段が設けられていることを特徴とする実行ユ
    ニット。
  8. 【請求項８】 データプロセサの実行ユニットにおい
    て、Ｎビットオペランドをシフトすべく動作可能なシフ
    トユニットが設けられており、最大桁ビットはビット
    （Ｎ−１）として指定され且つ最小桁ビットはビット
    （０）として指定され、Ｎビット論理右シフトと命名さ
    れた第一オペコードに応答して入力オペランドを指定し
    た数のビット位置だけ右側へシフトさせ且つその指定し
    た数がゼロでない場合には空きとされたビット位置を０
    で充填させる手段が設けられており、ｍビット論理右シ
    フトと命名された第二オペコードに応答して入力オペラ
    ンドを指定した数のビット位置だけ右側へシフトさせ且
    つその指定した数がゼロでない場合には空きとされたビ
    ット位置は１及び次のｎ−ｍ個の最大桁ビット位置は１
    を０で充填させる手段が設けられていることを特徴とす
    る実行ユニット。
  9. 【請求項９】 データプロセサの実行ユニットにおい
    て、Ｎビットオペランドをシフトすべく動作可能なシフ
    トユニットが設けられており、その最大桁ビットはビッ
    ト（Ｎ−１）として指定され且つその最小桁ビットはビ
    ット（０）として指定され、Ｎビット左シフトとして命
    名された第一オペコードに応答して（１）入力オペラン
    ドを指定された数のビット位置だけ左側へシフトさせ且
    つその指定された数がゼロでない場合には（２）空きと
    されたビット位置を０で充填させる手段が設けられてお
    り、ｍビット左シフトと命名された第二オペコードに応
    答して（１）入力オペランドを指定された数のビット位
    置だけ左側へシフトさせ且つその指定された数がゼロで
    ない場合には（２）空きとされたビット位置は１を０で
    充填させ且つ（３）その結果のビット（Ｎ−１）乃至
    （ｍ）をその結果のビット（Ｎ−１）の値へセットさせ
    る手段が設けられていることを特徴とする実行ユニッ
    ト。
  10. 【請求項１０】 Ｎビット幅のデ−タ経路及びレジスタ
    を有しており且つＮビットデータエンティティに対して
    画定された拡張ア−キテクチュアをサポートすることが
    可能であり、ｍビットデータエンティティ（なお、ｍは
    Ｎ未満）に対して画定されたアーキテクチュアと逆互換
    性があり且つｍビット命令と呼ばれる一組の命令を有す
    るコンピュータにおいてその他の修正なしにＮビットエ
    ンティティに関して動作すべく再定義された場合に符号
    拡張された結果を発生するためにＮビット符号拡張エン
    ティティに関して本来的に動作を行う前記ｍビット命令
    の第一サブセットが設けられており、その他の修正なし
    でＮビットエンティティに関して動作すべく再定義され
    た場合に必ずしも符号拡張されていない結果を発生する
    ためにＮビット符号拡張エンティティに関して動作する
    前記Ｎビット命令の第二サブセットが設けられており、
    ｍビット未満のデータエンティティをロードし且つ該エ
    ンティティのｍビットへの拡張を実施する前記ｍビット
    命令の第三サブセットが設けられており、その他の修正
    なしでＮビットエンティティに関して動作すべく再定義
    されており前記ｍビット命令の第一サブセットを有する
    前記拡張アーキテクチュア命令セットの第一サブセット
    が設けられており、Ｎビットエンティティに関して動作
    すべく再定義されており且つ更にビット（Ｎ−１）乃至
    （ｍ）がビット（ｍＮ−１）の値と等しいことを確保す
    べく定義されており前記ｍビット命令の第二サブセット
    を包含する前記拡張アーキテクチュア命令セットの第二
    サブセットが設けられており、ｍビット未満のデータエ
    ンティティをロードし且つ前記ｍビット命令の第三サブ
    セットがｍビットに対して実施するのと同一のタイプの
    拡張をＮビットに対して実施すべく再定義されており前
    記ｍビット命令の第三サブセットを包含する前記拡張ア
    ーキテクチュア命令セットの第三サブセットが設けられ
    ており、その他の修正なしでＮビットエンティティに関
    して動作すべく再定義されており少なくとも前記ｍビッ
    ト命令の第二サブセットのいくつかを包含する前記拡張
    アーキテクチュア命令セットの第四サブセットが設けら
    れていることを特徴とするコンピュータ。
  11. 【請求項１１】 請求項１０において、更に、前記拡張
    アーキテクチュア命令セットの第一サブセットが論理演
    算命令、セット命令及びブランチ命令を有しており、前
    記拡張アーキテクチュア命令セットの第二サブセットが
    加算及び減算命令乗算及び除算命令及びシフト命令を有
    しており、前記拡張アーキテクチュア命令セットの第四
    サブセットが加算及び減算命令及び乗算及び除算命令及
    びシフト命令を有していることを特徴とするコンピュー
    タ。
  12. 【請求項１２】 Ｎビット幅のデ−タ経路を有するアド
    レスユニットを有しており且つＮビット仮想アドレスフ
    ィールドを有する拡張ア−キテクチュアをサポートする
    ことが可能であり且つｍをＮ未満としてｍビット仮想ア
    ドレスフィールドを有する従来のアーキテクチュアと逆
    互換性を有するコンピュータであって、尚前記従来のア
    ーキテクチュアは仮想アドレスマップを有しており、そ
    のカーネル及びユーザアドレスは該ｍビット仮想アドレ
    スのビット（ｍ−１）の値により区別されるものであっ
    て、前記Ｎビット仮想アドレスのＲ個の最大桁ビットは
    アドレス０で開始する下部領域及びアドレス２N −１で
    終了する上部領域を包含する複数個の領域を画定してお
    り、前記拡張アーキテクチュアが、前記下部領域の最下
    部において開始する２VSIZE バイトユーザ空間と、前記
    下部領域以外の領域の一つの最下部において開始する第
    一カーネル空間と、前記上部領域の最上部で終了する第
    二カーネル空間とを包含する仮想アドレスマップを有し
    ており、前記第二カーネル空間は前記従来のアーキテク
    チュアのッカーネル空間と同一の寸法であり、２VSIZE
    は前記従来のアーキテクチュアのユーザ空間の寸法より
    も大きいが一つの領域の寸法よりも小さくｍビットアド
    レスをＮビットへ符号拡張する手段が設けられているこ
    とを特徴とするコンピュータ。
  13. 【請求項１３】 請求項１２において、ＶＳＩＺＥがｍ
    よりも大きいことを特徴とするコンピュータ。
  14. 【請求項１４】 請求項１２において、前記第一カーネ
    ル空間が前記上部領域の最下部から開始することを特徴
    とするコンピュータ。
  15. 【請求項１５】 コンピュータシステムにおいて、アド
    レス論理が設けられており、前記アドレス論理が、ビッ
    トが最大桁ビットに対してＶＡ（Ｎ−１）と命名されて
    おり且つ最小桁ビットに対してＶＡ（０）として命名さ
    れており且つＲ個の最大桁ＶＡビットが複数個の領域を
    画定するＮビット仮想アドレス（ＶＡ）を発生する手段
    と、前記ＶＡの少なくとも一部に応答してそれが応答す
    るＶＡビットに基づいて物理的アドレスを発生するアド
    レス変換手段と、前記アドレス変換手段と関連しており
    ＶＳＩＺＥを（Ｎ−Ｒ）以下として前記Ｒ個の最大桁Ｖ
    Ａビットの少なくともいくつかに応答すると共にＶＡ
    （ＶＳＩＺＥ−１）を包含する一つの範囲のＶＡビット
    及びＶＡ（ＶＳＩＺＥ−１）より桁下のビットに応答し
    且つＶＡ（Ｎ−Ｒ−１）乃至ＶＡ（ＶＳＩＺＥ）に応答
    することなしにマップした物理アドレスを発生するＴＬ
    Ｂと、前記Ｒ個の最大桁ＶＡビットの少なくとも幾つか
    に応答すると共にＶＡ（Ｎ−Ｒ−１）乃至ＶＡ（ＶＳＩ
    ＺＥ）に応答し少なくとも一つの特定の領域ＶＡ（Ｎ−
    Ｒ−１）乃至ＶＡ（ＶＳＩＺＥ）がすべて０でない場合
    にエラー信号を発生する手段が設けられていることを特
    徴とするコンピュータシステム。
  16. 【請求項１６】 請求項１５において、前記アドレス変
    換手段が、一つの範囲のマップされていないアドレスを
    画定する少なくとも幾つかのＶＡビットに応答し前記Ｔ
    ＬＢにより変換されることなしにＶＡビットから直接的
    にとられるビットを持ったマップされていない物理アド
    レスを発生する手段を有することを特徴とするコンピュ
    ータシステム。
  17. 【請求項１７】 請求項１５において、本コンピュータ
    はユーザモードとカーネルモードとを包含する複数個の
    モードのうちの選択した一つとすることが可能であり、
    前記複数個の領域の一つがユーザ領域として指定されて
    おり、前記アドレスエラー発生手段が、本コンピュータ
    がユーザモードにある場合にアドレスエラーを特定し且
    つ前記Ｒ個の最大桁ＶＡビットが前記ユーザ領域以外の
    領域を特定し、前記アドレスエラー発生手段が、本コン
    ピュータがカーネルモードにある場合には、すべての領
    域における少なくとも一つのアドレスに対してアドレス
    エラーを特定することがないことを特徴とするコンピュ
    ータシステム。
  18. 【請求項１８】 請求項１５において、カーネルモード
    において許可されたアドレスの範囲が、ｍをＶＳＩＺＥ
    以下として、ＶＡ（Ｎ−１）乃至ＶＡ（ｍ−１）を持っ
    たアドレスを包含することを特徴とするコンピュータシ
    ステム。
  19. 【請求項１９】 拡張アーキテクチュアをサポートする
    ことの可能なコンピュータシステムにおいて、Ｎビット
    仮想アドレス（ＶＡ）フィールドがビットＶＡ（Ｎ−
    １）乃至ＶＡ（０）を有しており、本コンピュータは、
    ｍをＮ未満として、ビットＶＡ（ｍ−１）乃至ＶＡ
    （０）を有するｍビットＶＡフィールドにより特性づけ
    られる従来のアーキテクチュアと逆互換性があり、アド
    レス論理が設けられており、前記アドレス論理が、ＶＡ
    （Ｎ−１）とＶＡ（ｍ）との間の範囲内のＶＡビットの
    第一高次組及びＶＡ（ｍ）とＶＡ（０）との間の範囲内
    のＶＡビットの第一低次組に応答しそれが応答するＶＡ
    ビットに基づいて物理アドレスを発生するアドレス変換
    手段と、ＶＡ（Ｎ−１）とＶＡ（ｍ）との間の範囲内の
    ＶＡビットの第二高次組及びＶＡ（ｍ−１）とＶＡ
    （０）との間の範囲内のＶＡビットの第二低次組とに応
    答して前記ＶＡが使用可能でないものとして定義した範
    囲内ものである場合にアドレスエラーを発生するアドレ
    スエラー手段と、尚前記第一及び第二高次組はそれぞれ
    その中に第一及び第二個数のビットを有しており、Ｎビ
    ットＶＡに応答して前記ＮビットＶＡのビットの第一高
    次及び低次組を前記アドレス変換手段へ伝送し且つ前記
    ＮビットＶＡのビットの前記第二高次及び低次組を前記
    アドレスエラー手段へ伝送させる手段と、ｍビットＶＡ
    に応答して第一回数繰り返された前記ｎビットＶＡのＶ
    Ａ（ｍ−１）の値及び前記ｍビットＶＡのビットの前記
    第一低次組を前記アドレス変換手段へ伝送すると共に前
    記第二回数繰り返された前記ｍビットＶＡのＶＡ（ｍ−
    １）の値及び前記ｍビットＶＡのビットの前記第二低次
    組を前記アドレスエラー手段へ伝送する手段とを有する
    ことを特徴とするコンピュータシステム。
  20. 【請求項２０】 請求項１９において、前記第一組が、
    ＶＡ（Ｎ−１）とＶＡ（ｍ）との間の範囲内のすべての
    ＶＡビットよりもより少ない数有することを特徴とする
    コンピュータシステム。
  21. 【請求項２１】 請求項１９において、前記第二組が、
    ＶＡ（ｍ−１）とＶＡ（０）との間の範囲内のすべての
    ＶＡビットを有することを特徴とするコンピュータシス
    テム。
  22. 【請求項２２】 請求項１９において、前記第三組が、
    ＶＡ（ｎ−１）とＶＡ（ｍ）との間の範囲内のすべての
    ＶＡビットを有することを特徴とするコンピュータシス
    テム。
  23. 【請求項２３】 請求項１９において、前記第四組が、
    ＶＡ（ｍ−１）とＶＡ（０）との間の範囲内のすべての
    ＶＡビットよりも少ない数有することを特徴とするコン
    ピュータシステム。
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