JPH0810558B2 - Ｒｏｍの自己検査方法およびその装置 - Google Patents

Ｒｏｍの自己検査方法およびその装置

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JPH0810558B2
JPH0810558B2 JP3520091A JP3520091A JPH0810558B2 JP H0810558 B2 JPH0810558 B2 JP H0810558B2 JP 3520091 A JP3520091 A JP 3520091A JP 3520091 A JP3520091 A JP 3520091A JP H0810558 B2 JPH0810558 B2 JP H0810558B2
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  • Error Detection And Correction (AREA)
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  • Detection And Correction Of Errors (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、読み出し専用メモリ
（ＲＯＭ）の動作を確認するためのＲＯＭの内臓自己検
査方法とその装置に関する。
【０００２】
【従来の技術】現在、多くの努力が払われているもの
に、自己検査を行う内蔵能力、即ち特殊な検査機器を必
要とすることなく内部動作を検査する能力を有するデジ
タル電子回路の設計がある。別個の構成要素を含む複雑
なデジタル回路では、それぞれの異なる機能要素の動作
が異なることが多いので、そのような回路の内蔵自己検
査機能を開発することは困難である。この仕事を簡単に
するために、回路の別個の各構成要素を検査するための
別個の自己検査ルーチンの開発を伴う「デバイド・アン
ド・コンカー（分割征服）」方法が多くの回路の設計に
用いられる。
【０００３】このように、ｍ×ｎ行列配列の記憶場所か
らなる読み出し専用メモリ（ＲＯＭ）を含む複雑なデジ
タル回路の完全な自己検査を行うには、ＲＯＭ用の自己
検査法が必要となる。現在、ＲＯＭの自己検査は、「シ
グニチャ分析（署名分析）」として知られる方法によっ
てよく行われる。このＲＯＭのシグニチャ分析は、ＲＯ
Ｍのｍ行の連続する各行のｎ個のセルのそれぞれから格
納されているビットを、出力が入力へと送り戻される多
入力シフト・レジスタ（ＭＩＳＲ）の１つ１つに順に送
り出すことによって、行われる。各ビットがＭＩＳＲの
対応する入力に送り込まれるとき、ＭＩＳＲでは、その
ビットと先行する行の先行する列から以前に受け取った
ビットとの排他的論理和がとられる。
【０００４】この排他的論理和がとられたビットから選
択された部分集合のビットが、それ自体排他的論理和が
とられて、ＭＩＳＲの入力に帰還されて、ＭＩＳＲがＲ
ＯＭの内容について多項式除算を効率的に行えるように
なる。多項式除算の完了時に、その多項式除算からの剰
余を表し、ＲＯＭの動作の表示として使用されるｎビッ
トのビット列がＭＩＳＲに残る。実際の剰余と基準値
（エラーがない場合の剰余の値に相当する）との比較か
ら、そのＲＯＭに欠陥があるかどうかについての判断を
行うことができる。
【０００５】ＲＯＭの自己検査を行うシグニチャ分析法
の利点は、ＭＩＳＲに残る剰余（ＲＯＭの「シグニチ
ャ」を表す）の長さが、ｎビットに過ぎないという点で
ある。従って、シグニチャ分析を用いることによって、
ＲＯＭに格納されているｍ×ｎビットのデータが、効率
的に圧縮される、即ちｎビットのビット列に圧縮され
る。その結果、すべての可能なエラー・パタンが同様に
確からしいものと仮定すれば、エラー漏出の可能性は２
- nである。しかし、従来のシグニチャ分析を用いるエラ
ー漏出の可能性は小さいようにも思われるが、僅かなエ
ラー可能性でも高品質なエラー保護には望ましくない。
従来のシグニチャ分析の最中に起こるエラー漏出は、エ
ラー・マスキングおよびエラーの相殺によるものであ
る。エラーの相殺が起こるのは、ｍ×ｎビットのＲＯＭ
の内容をｍ＋ｎ−１のビット列に圧縮する過程で、ＲＯ
Ｍの連続する各行のビットがＭＩＳＲに送り込まれてＲ
ＯＭのその前の行にある前の列のビットと排他的論理和
がとられる度である。従って、このようにして排他的論
理和がとられるビットは、対角線上で隣接しており、そ
れぞれにエラーがある場合、それらのエラーは、多項式
除算の過程で互いに打ち消し合う傾向がある。従って、
ＭＩＳＲに残っている剰余は、対角線上で隣接する奇数
のエラーのあるビットの存在は反映しない。エラー・マ
スキングは、ＭＩＳＲにおけるｍ×ｎ−１のビット列か
らｎビットの剰余への圧縮によって起こる。ＲＯＭのｍ
×ｎビットからｎビットＭＩＳＲ剰余への圧縮は、実際
には、ｍ対１の写像処理である。１つ以上のエラー・ビ
ットを写像し損なうことにより、検出されないエラーが
発生することになる。
【０００６】
【発明が解決しようとする課題】従って、エラー・マス
キングおよびエラーの相殺の発生率の少ないＲＯＭの自
己検査法に対する必要性がある。
【０００７】
【課題を解決するための手段】簡潔に言うと、本発明の
好ましい実施例により、ｍ×（ｎ＋１）ビットの記憶セ
ルの配列、即ち通常のデータ記憶に利用できる残りのｍ
×ｎ配列のセルを除けば所定のビットの集合の１つ１つ
を含むｎ＋１番目の列からなるＲＯＭの自己検査を行う
方法が与えられる。第１段階は、連続する各行のｎ＋１
ビットの各々を、右から左の方向に、双方向の多入力シ
フト・レジスタ（ＭＩＳＲ）のｎ＋１個の入力の１つ１
つに順次移すことにより、ＲＯＭの全内容に第１の多項
式除算を行う。それ以降は、ＲＯＭの連続する各行の最
初のｎビットの各々を左から右の方向にＭＩＳＲの最初
のｎ個の入力の１つ１つへと順次送り込むことにより、
ＲＯＭのｍ×ｎの内容に第２の多項式除算を行う。第２
の多項式除算の間に、ＲＯＭの連続する各行の最初のｎ
ビットがそれぞれＭＩＳＲへと送り込まれると、ＭＩＳ
Ｒは、商ビットを生成する。引き続き生成される各商ビ
ットは、ＲＯＭのｎ＋１番目の列にあるセルの連続する
に格納されたビットと排他的論理和がとられるが、後者
は、ＭＩＳＲから連続する各商ビットと排他的論理和が
とられたとき、ＲＯＭの行のビットに欠陥がない場合ゼ
ロとなるように、予め計算されたものである。第２の多
項式除算の完了時に、ＭＩＳＲに残っているビット（つ
まり、剰余）が、欠陥のない場合に予測されるＭＩＳＲ
の剰余を表す所定の値との比較のために、送り出され
る。
【０００８】前記の方法により、エラー・マスキングの
発生はなくなる。第２の多項式除算の各周期に間にＭＩ
ＳＲによって生成される商をＲＯＭの第ｎ＋１列にある
予め計算された商ビットと排他的論路和をとることによ
って、ＲＯＭのシグニチャの有効長は、ｍ＋ｎ−１ビッ
トの長さとなる。ＲＯＭのシグニチャの有効長を大きく
すると、ＲＯＭのｍ×ｎビットのＲＯＭシグニチャへの
写像中に本質的に情報が全く失われないので、エラー・
マスキングも皆無となる。
【０００９】本発明の自己検査法では、ＲＯＭの各行の
データが、第１と第２の多項式除算の各周期の間にそれ
ぞれ逆の方向にＭＩＳＲへと送り込まれるので、エラー
の相殺は大きく減少する。結果的に、同じ対角線上にあ
る偶数のエラー・ビットが互いに打ち消し合うことは、
単一の多項式除算しか行わない場合とは異なり、起こら
ないと言える。
【００１０】
【実施例】本発明の内蔵自己検査方法の説明の前に、第
１図に概略的に示した通常の読み出し専用メモリ（ＲＯ
Ｍ）１０を完全に理解すれば有益であろう。ＲＯＭ１０
は、ｍおよびｎを整数として、ｍ行×ｎ列の行列配列に
配置された複数の記憶セル１２からなる。説明のため
に、ＲＯＭ１０は、４×９配列のセルからなるものとす
るが、セルの数は、これより多いことも少ないことも実
際に有り得る。実際には、ＲＯＭ１０の行数は、列数を
一般に上回る。それぞれの各記憶セル１２は、データの
単一ビットを格納するが、ｉおよびｊを特定のセルの行
座標および列座標をそれぞれ識別する整数とした場合、
１２i,jとして参照することができる。また、ＲＯＭ１
０は、入力のレジスタ／デコーダ１４も備え、これによ
って、ｉ番目の行のｊ番目のセル１２のアドレスが供給
されると、そのセルに格納されているビットは、ＲＯＭ
１０の出力線の集合１５1、１５2、１５3....１５nのう
ちｊ番目の出力線に出力される。
【００１１】ＲＯＭ１０の従来の自己検査（シグニチャ
分析）は、カウンタ１６および多入力シフト・レジスタ
（ＭＩＳＲ）１８によって実行される。カウンタ１６
は、ＲＯＭ１０の連続する行の記憶セル１２のアドレス
を示す単調に増加する計数をレジスタ・デコーダ１４に
与え、そのセルに格納されたビットは、ＲＯＭの出力線
１５1、１５2、１５3....１５nの対応するものにそれぞ
れ出力される。
【００１２】多入力シフト・レジスタ１８は、ディジー
・チェイン状に配列されたｎ個のフリップ・フロップ２
０1、２０2、２０3....２０nからなる。フリップ・フロ
ップ２０1、２０2、２０3....２０nの各々は、その出力
が１組の排他的ＯＲゲート２２1、２２2、２２3....２
２n-1の１つ１つの第１の入力に結合され、各ゲート
は、その出力が前記フリップ・フロップ２０1、２０2、
２０3....２０nの１つ１つの入力にそれぞれ結合されて
いる。排他的ＯＲゲートの２２1、２２2、２２3....２
２n-1の各々は、ＲＯＭの出力線１５1、１５2、１
５3....１５nの１つ１つにそれぞれ結合された第２の入
力を持っている。
【００１３】フリップ・フロップ２０1には、３つの入
力を有する排他的ＯＲゲート２２nの出力信号が供給さ
れる。排他的ＯＲゲート２２nの３つの入力の第１の入
力には、ＲＯＭの出力線１５1の信号が供給されるが、
ゲートの第２の入力には、フリップ・フロップ２０nの
出力が供給される。排他的ＯＲゲート２２nの第３の入
力には、フリップ・フロップ２０1、２０2、２０3....
２０nの選択されたグループの出力信号が、一組の排他
的ＯＲゲート２４を介して供給されるように供給され
る。フリップ・フロップ２０1、２０2、２０3....２０n
の特定のグループは、それらの出力信号が排他的ＯＲゲ
ート２２nに供給される前にそれらの出力信号に排他的
論理和が施されるが、それによって、フリップ・フロッ
プ２０1へと帰還される信号が「原始」多項式を形成
し、その原始多項式がＭＩＳＲ１８によって行われる多
項式除算に対する因子を確立するように、選択される。
原始多項式は、ＭＩＳＲに入力が無いとき、ＭＩＳＲ１
８に２n−１の別個の剰余を生成させる一方、非原始多
項式は、ＭＩＳＲに２n−１を下回る別個の剰余を生成
させる。
【００１４】ＲＯＭ１０の従来の自己検査（シグニチャ
分析）は、カウンタ１６をセル１２1,1を含む行のアド
レスで初期化することによって実行される。カウンタ１
６は、次に、上方にカウントすることによって、レジス
タ／デコーダ１４にＲＯＭ１０の行の連続した行のアド
レスを供給する。特定の行のアドレスを受信すると、そ
の行のセル１２に格納されているビットが、排他的ＯＲ
ゲート２２n、２２1、２２2、....２２n-1のうちの対応
するゲートへの入力に対し、ＲＯＭ出力線１５1、１
５2、１５3....１５nのうち対応する出力線に出力され
る。
【００１５】ＲＯＭ１０の各行に記憶されているビット
をＭＩＳＲ１８のｎ個の入力の１つ１つに送り出す処理
は、ＲＯＭの最後の行のビットがＭＩＳＲに送り出され
るまで繰り返される。ＲＯＭ１０の連続する各行のビッ
トをＭＩＳＲ１８へと送り出す結果（説明どうりに構成
した場合）、ＲＯＭの内容に多項式除算を行うことにな
るが、この場合の因子は、その出力信号が排他的ＯＲゲ
ート２４を介してフリップ・フロップ２０1へと帰還さ
れるフリップ・フロップ２０2、２０3....２０nの特定
の組み合わせによって確立される多項式である。ＭＩＳ
Ｒ１８によって行われる多項式除算から残った部分は、
剰余、つまり、フリップ・フロップ２０1、２０2、２０
3....２０nに残っているビットである。各行のビットが
ＭＩＳＲ１８に送り出された後にＭＩＳＲ１８の最後の
フリップ・フロップ２０nによって出力される次のビッ
トは、従来のシグニチャ分析では概して無視される商ビ
ット列（つまり、多項式除算の商）におけるビットの次
のビットを表す。
【００１６】ＲＯＭ１０のｍ×ｎの内容についての多項
式除算後のＭＩＳＲ１８における剰余は、ＲＯＭ１０の
動作を示す。その性質により、ＲＯＭ１０の内容は、一
度入力されると不変であると予測されるため、多項式除
算の後にＭＩＳＲ１８に残る剰余の値は、エラーがない
限り、毎回、同じでなければならない。多項式除算が終
了した後にＭＩＳＲ１８における実際の剰余を、欠陥の
無いＲＯＭ１０（即ち、ビットがすべて正しいＲＯＭ）
に対して予測される剰余を表す既知の値と比較すること
によって、そのＲＯＭにエラーがあれば、発見すること
ができる。
【００１７】上述のような従来のシグニチャ分析による
ＲＯＭ１０の自己検査法は、２種類のエラー漏出に陥り
やすい。エラー漏出の第１の種類は、エラーの相殺とし
て周知である。エラーの相殺が起こるのは、ＲＯＭ１０
の連続する各行のビットがＭＩＳＲ１８に送り込まれる
ときに、各ビットが、対角線上でそれに隣接する前の行
における直線の列にあるセル１２のビットと排他的論理
和がとられるというように、ｍ×ｎビットがｍ＋ｎ−１
ビットのビット列へと圧縮されるからである。この現象
をさらに良く理解するために、そのようなエラーの相殺
が第１図の４×９ＲＯＭの内部でどのように起こるかを
例示する表１を参照する。
【表１】
【００１８】表１における最初の４行の各々は、ＲＯＭ
１０に格納されているビットの４つの行の連続する各行
を、それらがＭＩＳＲ１８へと送り込まれるとおりに表
す。表１における最初の４行の連続する各行は、それに
対し１ビットだけ上の行の右側へのオフセットである。
連続する各行が先行する各行から１ビットだけオフセッ
トがとられている理由は、各ビットがＲＯＭの線１５i
に出力されてＭＩＳＲ１８に入るときに、そのビット
が、前の行からＲＯＭの線１５i-1上で受信されたビッ
トに加算されるからである。表１における最後の行のビ
ットは、ＲＯＭのすべての行のビットの排他的論理和を
（丁度上で述べたようなオフセットどおりに）とること
によって得られた和を表し、最後の行のビット総数は、
ｍ＋ｎ−１となる。表１の最後の行は、ＭＩＳＲ１８に
よって行われる多項式除算に対する被除数を表す。
【００１９】エラー・マスキング（遮蔽）の問題を認識
するために、ＲＯＭ１０において対角線上で隣接する２
つのビットが、表１において「０」で重ね書きされた２
つの「１」のビットで示したように１ではなく０として
誤って現れるものと仮定する。ＲＯＭのビットがＭＩＳ
Ｒ１８に送り込まれるときのＲＯＭビットの行間の１ビ
ット・オフセットのために、対角線上で隣接する２つの
エラー・ビットが表１の同一の列に現れる。従って、こ
れらの対角線上で隣接するビットが共に誤って「０」と
なると、その結果の剰余（最初の７列の各列にあるビッ
トの排他的論理和をとることによって得られる）は、そ
の２つのエラー・ビットが互いに打ち消し合うために、
同じになる。従って、結果として生じるＭＩＳＲ１８の
剰余は、これらの２つのビットが仮に誤りであっても、
不変のままである。
【００２０】発生するもう１種類のエラー漏出は、エラ
ー・マスキングとして周知である。ＲＯＭの行のビット
に排他的論理和を施すことによって得られるｍ＋ｎ−１
ビット列が、多項式乗算中にｎビットの剰余に圧縮され
るときに、エラー・マスキングが起こる。この圧縮の結
果として、ＲＯＭのシグニチャ・ビットの一部が失われ
るため、その中にエラーが含まれていれば、それは隠さ
れてしまうことになる。
【００２１】ここで図２について説明する。同図には、
エラー・マスキングおよびエラーの相殺の発生率を低く
して読みだし専用メモリ（ＲＯＭ）１０’を自己検査す
る本発明によるシステム２６’を示す。ＲＯＭ１０’
は、まさに第１図のＲＯＭ１０のように、記憶セル１
２’の行列配列、および記憶セルの各々をアドレス指定
するためのレジスタ／デコーダ１４’から形成されてい
る。第１図のＲＯＭ１０と第２図のＲＯＭ１０’との唯
一の相違点は、後述のようにＲＯＭの自己検査に使用さ
れるデータを格納するために使用されるｎ＋１列目の記
憶セルを有し、記憶セル１２’の配列がｍ×（ｎ＋１）
の大きさであることである。このように、ＲＯＭ１０’
は、１列余分に記憶セル１２’を備えているが、利用デ
ータを格納するための有効容量は、ｍ×ｎビットのみ
で、第１図のＲＯＭ１０と同じである。ＲＯＭ１０’の
各行のセル１２’の１つ１つに対応するアドレスが、レ
ジスタ／デコーダ１４’に印加されると、それらのセル
に格納されているビット（ｎ＋１列目のビットも含め
て）は、ＲＯＭの出力線の集合１５’1、１５’2、１
５’3....１５’nおよび１５’n+1の１つ１つにそれぞ
れ出力される。
【００２２】ＲＯＭ１０’の自己検査を行う本発明のシ
ステム２６’は、第１図のカウンタ１６と同一のカウン
タ１６’および双方向多入力シフト・レジスタ（ＭＩＳ
Ｒ）１８’を備えている。ＭＩＳＲ１８’は、ＭＩＳＲ
１８とは異なった構造を有する。特に、ＭＩＳＲ１８’
は、ディジー・チェイン式に接続されたｎ＋１個のフリ
ップ・フロップ２０’1、２０’2、２０’3....２０’
n+1で形成されている。フリップ・フロップ２０’1、２
０’2、２０’3....２０’n-1の各々は、その出力がマ
ルチプレクサの集合２１’1、２１’2、２１’3....２
１’n-1の１つ１つの第１の入力にそれぞれ結合され、
各マルチプレクサは、その出力が排他的ＯＲゲートの集
合２２’1、２２’2、２２’3....２２’n-1の１つ１つ
の第１の入力にそれぞれ結合されている。排他的ＯＲゲ
ート２２’1、２２’2、２２’3....２２’n-1は、それ
ぞれの第２の入力が、ＲＯＭ１０’の出力線１５’1、
１５’2、１５’3....１５’nの１つ１つに結合されて
いる。排他的ＯＲゲート２２’1、２２’2、２
２’3....２２’n-1の各出力は、フリップ・フロップ２
０’2、２０’3、２０’4....２０’nの１つ１つの入力
にそれぞれ結合されている。
【００２３】ＭＩＳＲ１８’のフリップ・フロップ２
０’nは、その出力が排他的ＯＲゲート２２’nの第１の
入力に結合され、その第２の入力は、ＲＯＭ出力線１
５’n+1に結合されている。排他的ＯＲゲート２２’
nは、その出力が通常のＯＲゲート２３’の第１の入力
に結合され、その第２の入力には、フリップ・フロップ
２０’n+1の出力が供給されている。ＯＲゲート２３’
の出力は、マルチプレクサ２１′nの第１の入力に供給
され、マルチプレクサ２１′nの出力は、フリップ・フ
ロップ２０’n+1の入力に供給される。
【００２４】フリップ・フロップ２０’1は、その入力
に、ＲＯＭの出力線１５1に第１の入力が結合された排
他的ＯＲゲート２２’n+1の出力が供給される。排他的
ＯＲゲート２２’n+1の第２の入力は、マルチプレクサ
２１’n+1の出力に結合され、マルチプレクサ２１’n+1
の第１の入力には、フリップ・フロップ２０’2、２
０’3....２０’nの特定のグループの出力が排他的ＯＲ
ゲート２４’の集合を介して、ＭＩＳＲ１８’に「原
始」帰還多項式を与えるように供給される。マルチプレ
クサ２１’n+1の第２の入力に供給される帰還信号は、
マルチプレクサ２１’2の第２の入力にも供給される。
【００２５】以上の説明のように、ｐを整数１、２、
３...ｎとして、各フリップ・フロップ２０’pの出力
は、対応するマルチプレクサ２１’pおよび排他的ＯＲ
ゲート２２’pを通して次の下流のフリップ・フロップ
２０′p+1へと結合される。このようにして、フリップ
・フロップ２０’pにラッチされたビットは、図１のＭ
ＩＳＲ１８の動作中に起こるように下流のフリップ・フ
ロップ２０’p+1に入力される前に、ＲＯＭ出力線１
５’p+1上のビットと排他的論理和がとられる。このよ
うに、図２のＭＩＳＲ１８’は、図１のＭＩＳＲ１８と
同様に、ＲＯＭ１０’からＲＯＭの出力線１５’1、１
５’2、１５’3...１５’n+1に左から右の方向に送り出
されたビットを受け取るように動作する。
【００２６】しかし、図１のＭＩＳＲ１８とは異なり、
ＭＩＳＲ１８’は、ＲＯＭ１０′から出力線１
５’n+1、１５’n、１５’n-1、１５’n-2....１５’1
に右から左に方向に送り出されたビットを受け取るよう
に動作することも可能である。データがＭＩＳＲ１８’
に右から左の方向に送られるように、マルチプレクサ２
１’1、２１’2、２１’3、２１’4....２１’n-2の各
々の第２の入力は、フリップ・フロップ２０’3、２
０’4、２０’5....２０’nの１つ１つの出力がそれぞ
れ供給される。このように、フリップ・フロップ２０’
n+1、２０’n、２０’n-1、２０’n-2....２０’3の１
つ１つの出力をフリップ・フロップ２０’n、２
０’n-1、２０’n-2....２０’1のそれぞれの入力に供
給することができる。例えば、ＲＯＭの出力線１５’
n+1のビットは、フリップ・フロップ２０’n+1に送り込
まれた後、ビットをフリップ・フロップ２０’nに送り
込むために、ＲＯＭの出力線１５’n上のビットと共に
排他的ＯＲゲート２２’n-1へと入力することができ
る。同様に、フリップ・フロップ２０’nに送り込まれ
るビットおよびそれによって出力されるビットは、マル
チプレクサ２１’n-2および排他的ＯＲゲート２１’n-1
を介してフリップ・フロップ２０’n-1へと入力される
という具合である。マルチプレクサ２１’1、２１’2、
２１’3....２１’nを適切に制御することにより、ＲＯ
Ｍ１０’の出力線１５’n+1、１５’n、１５’n-1、１
５’n-2....１５’1に現れるビットを右から左の方向に
フリップ・フロップ２０’n+1、２０’n、２
０’n-1、....２０’1へと送り込むことができる。
【００２７】次に図３について説明する。同図に、図２
のＲＯＭ１０’を自己検査するために実行されるステッ
プを例示する流れ図を示す。この処理の第１ステップ２
８’では、ＲＯＭ１０’の内容に２つの連続した多項式
除算の実行に備えて、ＭＩＳＲ１８’に初期値（「種
子」）をロードする。種子の値の選定は、第１の多項式
除算をＲＯＭ１０’のｍ×（ｎ＋１）の内容について行
い、かつ第２の多項式除算をｍ×ｎのＲＯＭ内容につい
て行った後に、ＭＩＳＲ１８’の剰余がすべてゼロとな
るように、行われる。
【００２８】種子の値を確立するために、５つの連続し
た多項式除算（段階）を行う。各多項式除算は、連続す
るビット列をＭＩＳＲ１８’へと送り込むかのようにす
ることにより行われる。第１の多項式除算は、ＲＯＭ１
０’のｍ×ｎの内容からなる被除数（ｎ＋１列目のセル
は除く）に対して行われる。従って、第１の多項式除算
は、ゼロの連続する行をＭＩＳＲ１８’へと送り込むか
のようにすることによって、行われる。第１段階の除算
に対する因子多項式（Ｐ1）が、第２図のＭＩＳＲ１
８’の実際の多項式因子と同じになるように選択され、
これによって、ＲＯＭ１０’の連続する各行のビットが
ＭＩＳＲへと右から左の方向に実際に送り込まれること
になる。第１段階の多項式除算に対する種子（初期のＭ
ＩＳＲの内容）は、ゼロのビット列に選択される。第１
段階の多項式除算が終了すると、剰余（ビット列Ｓ1と
して示される）が生成される。商のビット列（例えば、
ビットの連続する行がＭＩＳＲ１８′へと送り込まれる
度に、右端のフリップ・フロップ(２０’1)によって生
成される連続的なビット）は、単に無視される。
【００２９】第１段階の多項式除算に続いて、次に、第
２段階の多項式除算が、やはりビット列をＭＩＳＲ１
８’へと右から左の方向に送り込むことを模することに
より、行われる。被除数は、すべてゼロと選択される
が、多項式因子（Ｐ2）は、Ｐ1の逆数に選択される。第
２段階の多項式除算に対する種子は、Ｓ1、即ち第１段
階の多項式除算の後に残る剰余、として選択される。第
２段階の多項式除算の終了時に、剰余Ｓ2が残される。
ここでも、前記のように、商のビット列は無視される。
【００３０】第２段階の多項式除算の次には、第３段階
の多項式除算が続き、ＲＯＭ１０’のｍ×ｎの内容が多
項式Ｐ1によって除算される。この除算は、その前の２
つの除算と同様に、ビット列をＭＩＳＲ１８’へと右か
ら左の方向に送り込むことを模することにより、行われ
る。第３段階の多項式除算に対する種子は、ビット列Ｓ
2、即ち第２段階の除算の剰余である。第３段階の多項
式除算の終了時の剰余（Ｓ3）は、ゼロの列となる。第
３段階の多項式除算の過程で生成された商のビット列
（ｑ）は、記録され、ＲＯＭ１０’のｎ＋１列目にロー
ドされる所定のビット列として機能する。
【００３１】次に、ＲＯＭ１０’のｍ×（ｎ＋１）の内
容について、ビット列をＭＩＳＲ１８’へと左から右の
方向に送り込むことを模することによって、第４段階の
多項式除算が行われる。第４段階の多項式除算に対する
多項式因子（Ｐ3）は、ＲＯＭ１０’の連続する各行の
ビットをＭＩＳＲへと左から右の方向に送り込むときに
起こる第２図のＭＩＳＲ１８’の実際の多項式因子と同
じである。第４段階の多項式除算に対する種子として
は、すべてがゼロのビット列が使用される。第４段階の
多項式除算の終了時に、剰余Ｓ4が生成される。商ビッ
ト列の連続するビットも、左端のフリップ・フロップ
（２０’n+1）によって出力されるが、これらのビット
は、この除算の間は無視される。
【００３２】第４段階の多項式除算の後、すべてゼロか
らなる被除数に対して第５段階の多項式除算が、第４の
除算過程と同様に行われる。この除算に対する種子は、
剰余Ｓ2およびＳ4の排他的論理和（Ｓ2とＳ4との排他的
論理和をとることにより得られる）である。第５段階の
多項式除算の後に、剰余Ｓ5が残る。ステップ２８’の
最中にＭＩＳＲ１８’にロードされる初期の種子として
働くのは、この剰余Ｓ5である。
【００３３】第３図において、ステップ２８’に続いて
ステップ３０’が実行されるが、この時、第２図のＲＯ
Ｍ１０’のｍ×（ｎ＋１）の内容について第１の多項式
除算が行われる。カウンタ１６’にＲＯＭ１０’のｍ行
のそれぞれにおけるｎ＋１個のビットを、最初にｎ＋１
番目のビットから開始して、順にアドレス指定させるこ
とによって、第１の多項式除算が実行される。このよう
にして、ＲＯＭ１０’の各行に格納されたビットは、Ｒ
ＯＭ１０’の出力線１５’n+1、１５n’、１
５’n-1....１５’1上にＲＯＭ１０’の出力線１５’
n+1から開始して右から左の方向に順次出力される。こ
の期間中、第２図のＭＩＳＲ１８’の内部のマルチプレ
クサ２１’1、２１’2、２１’3....２１’nの各々は、
各マルチプレクサがフリップ・フロップ２０’3、２
０’4、２０’5....２０’n+1の１つ１つの信号をフリ
ップ・フロップ２０’2、２０’3、２０’4....２０’n
のそれぞれのフリップ・フロップにのみ供給するよう
に、動作させられる。このように、ＲＯＭ１０’の出力
線１５’n+1、１５n’、１５’n-1....１５’1の１つ１
つに順に現れるビットをフリップ・フロップ２
０’n+1、２０’n、２０’n-1....２０’1のそれぞれに
右から左の方向に送り込むことができる。
【００３４】ＲＯＭ１０’の連続する各行のｎ＋１のビ
ットを送り出す処理は、ｍ行目のビットをＭＩＳＲ１
８’に送り込むまで繰り返され、この時、第１の多項式
除算が終了する。第１の多項式除算の終了時に、ＲＯＭ
１０’の「シグニチャ」を表す剰余がＭＩＳＲ１８’に
残される。このシグニチャは、ＭＩＳＲ１８’に残るこ
とが許される。ＲＯＭ１０’の全内容について第１の多
項式除算を行う処理の間に、フリップ・フロップ２０’
1は、多項式除算の各周期の間に（つまり、各行のビッ
トをＭＩＳＲに送り込む間に）商ビット列のビットを連
続的に生成する。第１の多項式除算の最中に生成される
商ビット列におけるビットは無視される。
【００３５】ステップ３０’に続いてステップ３２’が
実行されるが、この時は、ＲＯＭ１０’のｍ×ｎのみの
内容について第２の多項式除算が行われる。換言すれ
ば、ｎ＋１列目のビットは除外される。ＲＯＭ１０’の
出力線１５’1、１５’2、１５’3....１５’nに左から
右の方向にビットが順に現れるように、第２図のカウン
タ１６’にＲＯＭ１０’の連続する各行の最初のｎビッ
トの各々を第１列のビットから開始して順次アドレス指
定させることにより、第２の多項式除算が実行される。
この期間中、ＭＩＳＲ１８’内部のマルチプレクサ２
１’1、２１’2、２１’3....２１’nは、それぞれがそ
の対応する上流のフリップ・フロップ２０’1、２
０’2、２０’3....２０’n-1からの出力信号をそのす
ぐ下流のフリップ・フロップに渡すように、操作され
る。このようにして、ＲＯＭ１０’のｍ行の各行のビッ
トが、ＭＩＳＲ１８’の中に左から右の方向に送り込ま
れる。
【００３６】ＲＯＭ１０’の連続する各行の最初のｎビ
ットの移動は、そのＲＯＭの最後の行のビットがＭＩＳ
Ｒ１８に送り込まれるまで、続く。ＲＯＭの各行のｎ個
のビットがＭＩＳＲ１８’に送り込まれるとき、フリッ
プ・フロップ２０’nは、ＲＯＭ１０’のｍ×ｎの内容
について行われる多項式除算の商のビット列中の１ビッ
トを表すビットを生成する。以前には、商ビット列のビ
ットは捨てられていた。しかし、本発明によれば、ステ
ップ３０’における第２の多項式除算の過程で生成され
た商ビット列のビットは、ＭＩＳＲ１８のシグニチャの
実効サイズをｎからｍ＋ｎ−１に拡大するのに実際に使
用される。これを行うことにより、エラー・マスキング
の可能性が排除された。
【００３７】第２図において、ＲＯＭ１０’の各行のｎ
ビットがＭＩＳＲ１８’に送り込まれるとき、フリップ
・フロップ２０’nにより出力されるビット（商ビット
列の１ビットを表す）は、排他的ＯＲゲート２２’nに
入力される。排他的ＯＲゲート２２’nは、各商ビット
をＲＯＭ１０’のｎ＋１列目に格納された連続するビッ
トの１つと排他的論理和をとる、即ち圧縮する。既に述
べたとおり、ＲＯＭ１０’のｎ＋１列目は、ＲＯＭ１
０′のｍ×ｎの内容が多項式Ｐ2によって割られる第３
段階の多項式除算の終了時に生成される商ビット列がロ
ードされたものである。また、第３段階の多項式除算の
終了時に結果として得られる剰余は、すべてがゼロのビ
ット列である。
【００３８】第３段階の多項式除算において使用される
多項式因子Ｐ2は、ステップ３２’においてＭＩＳＲ１
８’によって用いられる多項式因子と同じであるから、
ＭＩＳＲ１８’における剰余がすべてゼロであるなら
ば、ＲＯＭ１０’のｎ＋１列目に格納された商ビット列
の各ビットと第２の多項式除算の過程で生成される実際
の商ビット列の各ビットとの間で一致するはずである。
ＭＩＳＲ１８’にロードされる初期の種子が第３図のス
テップ２８’において計算される方法からして、ＲＯＭ
１０′にエラーが無ければ、すべてゼロの剰余が期待さ
れる結果である。従って、すべてゼロの剰余に関係付け
られた実際の商は、ＲＯＭ１０’のｎ＋１列目に充填さ
れている第３段階の多項式除算の過程で得た商と一致し
なければならない。
【００３９】ＲＯＭ１０’のｎ＋１列目の商ビット列の
ビットがステップ３２’の第２の多項式除算において得
た商ビット列と排他的論理和がとられた時にゼロのビッ
ト列となるかどうかの判断は、ＯＲゲート２３によって
行われる。ＯＲゲート２３は、フリップ・フロップ２
０’n+1の現在の出力を排他的ＯＲゲート２２’nの出力
とＯＲをとることによって、「１」検出器として作用す
る。ステップ３２’において行われる第２の多項式除算
の何れの行程においても、排他的ＯＲゲート２２’nが
出力「１」を有するならば、フリップ・フロップ２０’
n+1は、セットされる（１となる）。このようにして、
ステップ３２’の第２の多項式除算の過程で得た実際の
商に「１」がある場合、フリップ・フロップ２０’n+1
の出力に「１」が現れるようにＯＲゲート２３の入力に
「１」が返される。
【００４０】ＲＯＭ１０’のｎ＋１列目に格納された商
ビットを第２の多項式除算において生成された商ビット
と排他的論理和をとる処理、即ち圧縮する処理によっ
て、ＭＩＳＲ１８’における剰余のサイズ（長さ）が実
質的に増大する。第２の多項式除算の終了時に、フリッ
プ・フロップ２０’1、２０’2、２０’3....２０’nに
はＭＩＳＲ１８’の剰余が入っているので、剰余はｎビ
ットの長さである。しかし、ＭＩＳＲ１８’の真の長さ
は、多項式除算の各行程で生じる１ビットのオフセット
のために、実際にはｎ−１ビットである。第３図のステ
ップ３２’において実行される第２の多項式除算の後に
得られる剰余の有効長は、各商ビットをＲＯＭ１８’の
ｎ＋１列目に格納された各商ビットと排他的論理和をと
ることにより、ｎ＋ｍ−１となる。ＭＩＳＲ１８’の剰
余の有効長の増大は、シグニチャ分析の過程でＲＯＭ１
０’におけるエラーが全く失われ（マスクされ）なかっ
たことを意味する。
【００４１】第３図では、ステップ３２’における第２
の多項式除算が終了すると、ＭＩＳＲ１８’に残ってい
る剰余が分析（ステップ３４’）のために送り出され
る。実際にエラーがない場合、結果として得られる剰余
は、すべてゼロのビット列でなければならない。これ
は、ステップ２８’においてＭＩＳＲ１８’にロードさ
れる初期の種子が、第１および第２の多項式除算を行っ
た後にはそのような結果を生じるように、選択されたか
らである。従って、ＭＩＳＲ１８’から送り出される剰
余を調べることによって、ＲＯＭ１０’にエラーがある
かどうかを判断することができる。
【００４２】以上のように、本発明の自己検査方法によ
れば、エラー・マスキングの可能性を排除することにな
るＭＩＳＲ１８’の大きさの実質的増大という利点が得
られる。本発明の方法のもう１つの利点は、エラー相殺
が起こりにくいことである。このようなエラー相殺の起
こりにくい性質は、ＲＯＭの連続する各行のビットをＭ
ＩＳＲ１８の中に第１（左から右）の方向に送り込み、
次に第２（右から左）の方向に送り込むことによって、
ＲＯＭ１０’のｍ×ｎの内容を第１および第２の多項式
除算の両方に適用することに起因する。表１によれば、
第１図のＲＯＭ１０の内容に第１の多項式除算が行われ
る場合、ある行のエラー・ビットが次の後続行にある対
角線上で隣接するエラー・ビットによって打ち消される
こともあるので、エラーの相殺が起こる可能性がある。
しかしながら、ＲＯＭ１０’の連続する各行のビットを
引き続きＭＩＳＲ１８’に逆向きに送り込むことにより
第２の多項式除算を実行すると、第１の多項式除算の過
程において対角線上で隣接していたエラーのあるビット
の対は、その時点では、表２に示したように対角線上で
隣接しなくなる。
【表２】 このように、本発明の自己検査法は、多項式除算を反対
方向に別途２回行うことによって実施されるので、エラ
ー相殺は非常に起こりにくい。
【００４３】本発明の自己検査法は、従来のシグニチャ
分析法を統合するのと同様に、ＲＯＭ１０’のようなＲ
ＯＭの構造に容易に内蔵する（即ち、統合する）ことが
できる。本発明の方法を統合するには、１組の所定の商
ビットを格納する特別な列を備えるために、記憶セルの
数を拡大する必要がある。第２に、第１図のＭＩＳＲ１
８を第２図のＭＩＳＲ１８’で置き換えなければならな
い。最後に、２つの別個の多項式除算が必要となる。
【００４４】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。
【００４５】尚、特許請求の範囲に記載した参照番号
は、発明の容易なる理解のためで、その技術的範囲を制
限するように解釈されるべきではない。
【００４６】
【発明の効果】以上述べたように、本発明によれば、エ
ラー・マスキングおよびエラー相殺の発生率の少ないＲ
ＯＭの自己検査が可能となる。
【図面の簡単な説明】
【図１】従来のシグニチャ分析法を用いて自己検査が行
われるｍ×ｎビットの読み出し専用メモリ（ＲＯＭ）の
ブロック略図である。
【図２】本発明の方法によって自己検査が行われるｍ×
（ｎ＋１）ビットのＲＯＭのブロック図である。
【図３】第２図のＲＯＭが本発明の方法によって自己検
査される様子を説明する流れ図である。
【符号の説明】
１０、１０’ 読み出し専用メモリ（ＲＯＭ） １２’記憶セル １４’レジスタ／デコーダ １６ カウンタ １５ ＲＯＭの出力線 １８、１８’ 多入力シフト・レジスタ（ＭＩＳＲ） ２０ フリップ・フロップ ２１ マルチプレクサ ２２、２４ 排他的ＯＲゲート ２３ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 12/16 ３３０ Ａ 7623−5Ｂ Ｇ１１Ｃ 29/00 ３０３ Ｇ 9459−5Ｌ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ｍおよびｎを整数として、ｍ行×ｎ＋１
    列の単一ビットの記憶セルの配列で構成され、ｎ＋１列
    目が１組の所定のビットの別個の１つを含む読み出し専
    用メモリ（ＲＯＭ）（１０′）の自己検査を行う方法に
    おいて、 ＲＯＭに格納されたｍ×（ｎ＋１）ビットについて、連
    続する各行のｎ＋１ビットを所定の初期値（種子）で初
    期化された双方向性の多入力シフト・レジスタ（ＭＩＳ
    Ｒ）（１８’）の入力の１つ１つに第１の方向に順次送
    り込むことにより、第１の多項式除算を実行するステッ
    プと、 ＲＯＭのｍ行のそれぞれにある最初のｎビットについ
    て、ＲＯＭの連続する各行の最初のｎビットの各々をＭ
    ＩＳＲの入力の１つ１つに第２の逆の方向に順次送り込
    むことにより、第２の多項式除算を実行し、結果的に第
    ２の多項式除算の終了時にＭＩＳＲに剰余が残るように
    するステップと、 ＲＯＭの連続する各行の最初のｎビットの各々がＭＩＳ
    Ｒの入力の１つ１つに第２の方向に送り込まれると同時
    に、商ビットを１つ生成するステップと、 ＭＩＳＲによって生成された商ビット列の各々をＲＯＭ
    のｎ＋１列目に格納された前記所定のビットの１つ１つ
    と論理的に結合するステップと、 ＲＯＭのｎ＋１列目の別個の各ビットがＭＩＳＲによっ
    て生成された商ビット列の１つ１つと論理的に結合され
    た場合、予め選択された状態のビットを生じるかどうか
    を検出し、生じた場合、ＲＯＭにエラーがあることを示
    すステップと、 ＲＯＭにおけるエラーの存在を検出するために第２の多
    項式除算の後にＭＩＳＲに残された剰余を調べるステッ
    プと を備えたことを特徴とするＲＯＭの自己検査方法。
  2. 【請求項２】 第１の多項式除算に先立ち、ＲＯＭにエ
    ラーが全く無ければ第１および第２の多項式除算の終了
    時にＭＩＳＲに残された剰余がすべてゼロからなるよう
    に選択された種子でＭＩＳＲを初期化することを特徴と
    する請求項１のＲＯＭの自己検査方法。
  3. 【請求項３】 ＲＯＭのｎ＋１列目に格納されたビット
    の各々が、ＭＩＳＲによって生成された商ビットの１つ
    １つと論理的に結合された場合、結果として得られるビ
    ットがゼロとなるように、前記の格納されるビットを予
    め計算することを特徴とする請求項１のＲＯＭの自己検
    査方法。
  4. 【請求項４】 前記種子の決定が、ＲＯＭの内容（ｎ＋
    １列目は除く）からなる被除数について、第１の多項式
    因子（Ｐ1）を用いるとともに、すべてゼロの初期種子
    を用いて、第１段階の多項式除算を実行し、この結果と
    して剰余Ｓ1を生じるステップと、すべてゼロの被除数
    について、Ｐ1の逆数に等しい因子多項式Ｐ2を用いると
    ともにＳ1に等しい初期種子を用いて、第２段階の多項
    式除算を実行し、この結果として剰余Ｓ2を生じるステ
    ップと、ＲＯＭの内容（ｎ＋１列目は除く）からなる被
    除数について、前記多項式因子（Ｐ1）を用いて、第３
    段階の多項式除算を実行し、この結果として商ビット列
    ｑおよび剰余Ｓ3を生じるステップと、ＲＯＭの全内容
    について、第３の多項式因子Ｐ3およびすべてゼロの種
    子を用いて、第４段階の多項式除算を実行し、この結果
    として剰余Ｓ4を生じるステップと、 すべてゼロの被
    除数について、Ｐ3の逆数に等しい多項式因子Ｐ4ならび
    に剰余Ｓ2およびＳ4の論理和をとることにより得た種子
    を用いて、第５段階の多項式除算を実行し、この結果と
    してＭＩＳＲに対する初期種子を生じるステップとによ
    って、行われることを特徴とする請求項２のＲＯＭの自
    己検査方法。
  5. 【請求項５】 ＲＯＭのｎ＋１列目に格納された商ビッ
    ト列が、前記第３段階の多項式除算の終了時に生成され
    る商ビット列であることを特徴とする請求項４のＲＯＭ
    の自己検査方法。
  6. 【請求項６】 ｍおよびｎを整数として、ｍ行×ｎ＋１
    列の単一ビットの記憶セル（１２′）の配列を含み、ｎ
    ＋１列目が所定の商ビット列を含む読み出し専用メモリ
    （ＲＯＭ）（１０′）の自己検査を行う装置において、 前記ＲＯＭの各行に格納されたビットが２つの反対の方
    向のそれぞれの方向に順次送り出されるようにするため
    に、各行における記憶場所を１つずつ順番にアドレス指
    定するカウンタ手段（１６’）と、 双方向性の多入力シフト・レジスタ（ＭＩＳＲ）手段
    （１８’）とを備え、 このＭＩＳＲ手段が、(a)ＲＯＭの記憶セルのｍ×（ｎ
    ＋１）配列全体に格納されているビットが、前記ＲＯＭ
    から前記ＭＩＳＲ手段へと第１の方向に送り込まれると
    ともに、前記ビットについて第１の多項式除算を実行
    し、(b)各行の最初のｎ列のそれぞれのビットが、前記
    ＭＩＳＲ手段へと送り込まれるとともに、ＲＯＭの記憶
    セルのｍ×ｎ配列に格納されているビットについて第２
    の多項式除算を実行し、この除算に続いて剰余を生成
    し、(c)前記第２の多項式除算において、連続する各行
    におけるｎビットの各々が、前記ＭＩＳＲ手段に送り込
    まれるとともに、商ビットを１つ生成し、(d)連続する
    各商ビットを、前記ＲＯＭのｎ＋１列目に格納されたビ
    ットの１つ１つと論理的に結合させ、さらに(e)前記の
    生成された商ビットと前記の格納されている商ビットと
    の論理的結合から生じる各ビットが、所定の状態である
    かどうかを検出することを特徴とするＲＯＭの自己検査
    装置。
  7. 【請求項７】 前記ＭＩＳＲ手段が、入力と出力とをそ
    れぞれ有するｎ＋１個のフリップ・フロップｆ1，ｆ2，
    ｆ3....ｆn+1と、１組のマルチプレクサｍ1，ｍ2，
    ｍ3....ｍn+1と、１組の排他的ＯＲゲートｏ1，ｏ2，ｏ
    3，ｏ4....ｏn+1と、前記排他的ＯＲゲートｏnの出力が
    供給される第１の入力、前記フリップ・フロップｆn+1
    の出力が供給される第２の入力、および前記フリップ・
    フロップｆn+1の入力に供給される出力を有するＯＲゲ
    ート（２３’）とを備え、前記マルチプレクサｍ1，
    ｍ2，ｍ3....ｍn-1の各々が、フリップ・フロップｆ1，
    ｆ2，ｆ3....ｆn-1の１つ１つの出力に結合された第１
    の入力、フリップ・フロップｆ3，ｆ4，ｆ5....ｆn+1の
    １つ１つの出力に結合された第２の入力、および出力を
    有し、前記マルチプレクサｍnが、前記フリップ・フロ
    ップｆ1，ｆ2，ｆ3....ｆnの選択された組からの帰還信
    号が供給される第１の入力、第２の入力、および前記フ
    リップ・フロップｆn+1の入力に結合された出力を有
    し、前記マルチプレクサｍn+1が、前記フリップ・フロ
    ップｆ1の出力に結合された第１の入力、前記フリップ
    ・フロップｆ1，ｆ2，ｆ3....ｆn+1の選択された組から
    の帰還信号が供給される第２の入力、および前記フリッ
    プ・フロップｆ1の入力に供給される出力を有し、前記
    排他的ＯＲゲートの最初のｎ−１ゲートｏ1，ｏ2，
    ｏ3，ｏ4....ｏn-1のそれぞれが、前記マルチプレクサ
    ｍ1，ｍ2，ｍ3....ｍn-1の１つ１つの出力に結合された
    第１の入力、前記ＲＯＭの連続する行の第２列から第ｎ
    列に格納されているビットが前記ＲＯＭから送り出され
    るにつれて、前記ビットの１つ１つが供給される第２の
    入力、および前記フリップ・フロップｆ2，ｆ3，
    ｆ4....ｆnの１つ１つの入力にそれぞれ結合された出力
    を有し、前記排他的ＯＲゲートｏnが、前記フリップ・
    フロップｆnの出力信号が供給される第１の入力、前記
    ＲＯＭの連続する行のｎ＋１列目に格納されたビットが
    供給される第２の入力、および出力を有し、前記排他的
    ＯＲゲートｏn+1が、前記ＲＯＭの連続する行の１列目
    に格納されたビットが前記ＲＯＭから送り出されるとき
    に、該ビットが供給される第１の入力、前記マルチプレ
    クサｍn+1の出力が供給される第２の入力、および前記
    フリップ・フロップｆ1の入力に結合された出力を有す
    ることを特徴とする請求項６のＲＯＭの自己検査装置。
JP3520091A 1990-02-06 1991-02-05 Ｒｏｍの自己検査方法およびその装置 Expired - Fee Related JPH0810558B2 (ja)

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