RU2065202C1 - Устройство для контроля цифровых блоков - Google Patents
Устройство для контроля цифровых блоков Download PDFInfo
- Publication number
- RU2065202C1 RU2065202C1 SU5014790A RU2065202C1 RU 2065202 C1 RU2065202 C1 RU 2065202C1 SU 5014790 A SU5014790 A SU 5014790A RU 2065202 C1 RU2065202 C1 RU 2065202C1
- Authority
- RU
- Russia
- Prior art keywords
- group
- input
- inputs
- information
- correlator
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Использование: изобретение используется для проверки работоспособности и поиска дефектов цифровых блоков. Сущность изобретения: формирование помимо сигнатур анализируемых последовательностей еще и коэффициентов корреляции между последними и опорной последовательностью, для чего введены коррелятор 6, второй блок оперативной памяти 7, второй блок сравнения 8, блок хранения значений эталонных коэффициентов корреляции 9, первый блок сравнения 10, блок хранения значений эталонных сигнатур 11, элемент ИЛИ 12 и блок фиксации результатов контроля 13. Это позволяет контролировать ошибки, необнаруживаемые посредством только сигнатурного анализа. 1 з.п. ф-лы, 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано при наладке, контроле и диагностике сложных цифровых устройств.
Известны устройства [1, 2] с помощью которых получают ключевой код (сигнатуру), соответствующий конкретной анализируемой двоичной последовательности, снимаемой с выхода тестируемого устройства. Для оценки технического состояния объекта контроля (ОК) полученную сигнатуру сравнивают с эталонной сигнатурой, (т.е. полученной для выходной последовательности заведомо исправного устройства) по результатам чего и выносится решение о работоспособности последнего. Сигнатуру получают как остаток от деления анализируемой двоичной последовательности на многочлен, характеризующий сигнатурный регистр, который и составляет основу таких устройств. Последний строится на базе регистра сдвига, число разрядов которого определяется степенью выбранного многочлена, и схемы сложения по модулю два, выход которой соединен со входом регистра сдвига, ее первый вход является входом устройства, при этом остальные входы подключены к выходам соответствующих разрядов регистра сдвига, причем номер разряда, к которому подключен соответствующий вход схемы слоения по модулю два, определяется показателем степени одночлена характеристического многочлена. Выходами сигнатурного регистра являются выходы всех разрядов сдвигового регистра.
Известно [4] что достоверность контроля с помощью сигнатуры определяется степенью характеристического многочлена и не зависит от длины контролируемой последовательности. Для последовательностей, длина которых превышает период, определяемый структурой этого многочлена, существует вероятность пропуска ошибки четной кратности. Повышение достоверности сигнатурного анализа связано с контролем дополнительных параметров информационной последовательности, например уровней логических 0 и 1, математического ожидания, коэффициентов корреляции и т.п.
В качестве прототипа заявляемому устройству выбрано устройство для контроля цифровых блоков [6] содержащее мультиплексор, блок управления, формирователь сигнатур, блок оперативной памяти, блок сравнения сигнатур, блок индикации, блок контроля уровней входного сигнала и формирования символов информационной последовательности, причем группа информационных входов мультиплексора является группой информационных входов устройства, группа адресных входов мультиплексора подключена к группе адресных выходов блока управления, выход мультиплексора соединен с информационным входом блока контроля уровней входного сигнала и формирования символов контролируемой последовательности, выход которого подключен к входу формирователя сигнатур, кроме того группа адресных входов блока оперативной памяти соединена с группой адресных выходов блока управления, группа выходов формирователя сигнатур с первой группой входов блока сравнения сигнатур, вторая группа входов которого подключена к выходам блока оперативной памяти.
Сущность работы этого устройства [6] состоит в том, что для каждой контролируемой последовательности производится сравнение уровней входного сигнала, соответствующих логическим 0 и 1, с заранее устанавливаемыми значениями. Несоответствие уровней входного сигнала номинальным значениям трансформируется в искажение анализируемой последовательности, обнаружение которого возлагается на сигнатурный анализатор. Таким образом, в случае константных логических неисправностей, когда символы искажаются на противоположные с превышением уровней, данное техническое решение не позволяет повысить достоверность контроля методом сигнатурного анализа. По-прежнему, для длинных реализаций входного сигнала существует вероятность пропуска ошибок малой четной кратности, и достоверность контроля не зависит от длины входного сигнала.
Техническая задача, решаемая предлагаемым устройством, состоит в обеспечении анализа выходных последовательностей тестируемых цифровых устройств при повышенной обнаруживающей способности. Для этого в устройство для контроля цифровых блоков, содержащее блок управления, мультиплексор, формирователь сигнатур, блок хранения значений эталонных сигнатур, первый блок сравнения и блок фиксации результатов контроля, причем группа информационных входов мультиплексора является группой информационных входов устройства, группа адресных входов мультиплексора подключена к группе адресных выходов блока управления, синхровход, вход запуска и вход останова которого являются соответствующими входами устройства, группа адресных входов блока хранения значений эталонных сигнатур соединена с группой адресных выходов блока управления, группа информационных выходов подключена к первой группе входов первого блока сравнения, а вход чтения блока хранения значений эталонных сигнатур соединен с выходом записи блока управления, соединенным также с входом записи формирователя сигнатур входы сдвига и сброса которого подключены к соответствующим выходам блока управления, а информационный вход соединен с выходом мультиплексора, введены коррелятор, два блока оперативной памяти, второй блок сравнения, блок хранения значений эталонных коэффициентов корреляции и элемент ИЛИ, причем первый информационный вход коррелятора соединен с выходом мультиплексора, второй информационный вход коррелятора соединен с последним выходом группы выходов формирователя сигнатур, подключенной к группе информационных входов первого блока оперативной памяти, группа информационных выходов которого соединена с группой информационных входов параллельной записи формирователя сигнатур и второй группой информационных входов первого блока сравнения, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к информационному входу блока фиксации результатов контроля, тактовый вход которого соединен с выходом записи блока управления и входом разрешения установки состояния коррелятора, вход сброса коррелятора подключен к выходу сброса блока управления, а группа информационных выходов коррелятора соединена с группой информационных входов второго блока оперативной памяти, группы адресных входов первого и второго блоков оперативной соединены с группой адресных выходов блока управления, входы чтения-записи первого и второго блоков оперативной памяти подключены к выходу управления чтения-записи блока управления, группа информационных выходов второго блока оперативной памяти соединена с входами установки состояния коррелятора и первой группой информационных входов второго блока сравнения, вторая группа информационных входов которого соединена с группой информационных выходов блока хранения значений эталонных коэффициентов корреляции, группа адресных которого соединена с группой адресных входов второго блока оперативной памяти и группой адресных выходов блока управления, выход записи которого соединен с входом чтения блока хранения значений эталонных коэффициентов корреляции, выход второго блока сравнения подключен к второму входу элемента ИЛИ.
Кроме того, коррелятор может состоять из сумматора по модулю два и счетчика, причем первый вход сумматора по модулю два является первым информационным входом корректора, второй вход сумматора по модулю два является вторым информационным входом коррелятора, выход сумматора по модулю два соединен с информационным входом счетчика, входы установки которого в заданное состояние являются входами установки состояния коррелятора, вход сброса счетчика является входом сброса коррелятора, вход разрешения установки счетчика в заданное состояние является входом разрешения установки состояния коррелятора, а выходы счетчика выходами коррелятора.
Сущность предполагаемого изобретения заключается в том, что в процессе тестирования помимо формирования сигнатуры анализируемой последовательности, вычисляется коэффициент корреляции между последней и опорной последовательностью. Сравнение полученного коэффициента корреляции с эталонным значением позволяет фиксировать некоторые ошибки четной кратности, необнаруживаемые сигнатурным анализатором. Кроме того, контроль коэффициента корреляции приводит к повышению достоверности с увеличением длины информационных последовательностей. Таким образом, совместное применение сигнатурного и корреляционного анализов позволяет объединить достоинства этих методов и уменьшить их недостатки. Это достигается за счет использования коррелятора, двух блоков оперативной памяти, второго блока сравнения и элемента ИЛИ, причем опорной последовательностью коррелятора служит сигнал, снимаемый с последнего выхода группы информационных выходов формирователя сигнатур.
Сущность предполагаемого изобретения поясняется чертежами.
Фиг.1 структурная схема заявляемого устройства.
Фиг.2 функциональная схема коррелятора.
На фиг.1 позицией 1 обозначен ОК. Устройство для контроля цифровых блоков содержит мультиплексор 2, блок управления 3, формирователь сигнатур 4, первый блок оперативной памяти 5, коррелятор 6, второй блок оперативной памяти 7, второй блок сравнения 8, блок хранения значений эталонных коэффициентов корреляции 9, первый блок сравнения 10, блок хранения значений эталонных сигнатур 11, элемент ИЛИ 12, регистр фиксации результатов контроля 13, причем группа информационных входов мультиплексора 2 является группой информационных входов устройства, группа адресных входов мультиплексора 2 подключена к группе адресных выходов блока управления 3, выход мультиплексора 2 соединен с информационным входом формирователя сигнатур 4, управляющие входы записи, сдвига и сброса которого соединены с соответствующими выходами блока управления 3, синхровход, вход запуска и вход останова блока управления 3 являются соответствующими входами устройства, группа адресных входов первого блока оперативной памяти 5 соединена с группой адресных выходов блока управления 3, группа информационных входов с группой выходов формирователя сигнатур 4, а группа выходов с группой информационных входов параллельной записи формирователя сигнатур 4, вход чтения/записи первого блока оперативной памяти 5 подключен к выходу управления чтением/записью блока управления 3, первый информационный вход коррелятора 6 соединен с выходом мультиплексора 2, второй информационный вход корректора 6 соединен с последним выходом группы выходов формирователя сигнатур 4, вход сброса коррелятора 6 соединен с выходом сброса блока управления 3, вход разрешения установки состояния коррелятора 6 соединен с выходом записи блока управления 3, а группа выходов коррелятора 6 с группой информационных входов второго блока оперативной памяти 7, группа адресных входов которого соединена с группой адресных выходов блока управления 3, вход чтения/записи второго блока оперативной памяти 7 подключен к выходу управления чтением/записью блока управления 3, информационные выходы второго блока оперативной памяти 7 соединены со входами установки состояния коррелятора 6 и группой первых информационных входов второго блока сравнения 8, группа вторых информационных входов которого соединена с группой информационных выходов блока хранения значений эталонных коэффициентов корреляции 9, вход чтения последнего соединен с выходом записи блока управления 3, а группа адресных входов с группой адресных выходов блока управления 3, группа вторых информационных входов первого блока сравнения 10 соединена с группой выходов первого блока оперативной памяти 5, а его группа первых информационных входов соединена с группой выходов блока хранения значений эталонных сигнатур 11, вход чтения которого соединен с выходом записи блока управления 3, а группа адресных входов с группой адресных выходов блока управления 3, кроме того, выходы первого 10 и второго 8 блоков сравнения подключены соответственно к первому и второму входам элемента ИЛИ 12, выход которого соединен с информационным входом блока фиксации результатов контроля 13, тактовый вход которого соединен с выходом записи блока управления 3. Кроме того, коррелятор 6 содержит сумматор по модулю два 14 и счетчик 15, причем первый вход сумматора по модулю два 14 является первым информационным входом коррелятора 6, второй вход сумматора по модулю два 14 является вторым информационным входом коррелятора 6, выход сумматора по модулю два 14 соединен с информационным входом cчетчика 15, входы установки которого в заданное состояние являются входами установки состояния коррелятора 6, вход сброса счетчика 15 является входом сброса коррелятора 6, вход разрешения установки счетчика 15 в заданное состояние является входом разрешения установки состояния коррелятора 6, а выходы счетчика 15 выходами коррелятора 6.
На фиг.2 изображены сумматор по модулю два 14 и счетчик 15.
Блок управления 3, формирователь сигнатур 4, первый блок оперативной памяти 5 (фиг.1) выполнены аналогично соответствующим блокам [3] В частности блок управления 3 имеет синхровход 1, вход запуска 2, вход останова 3, выход сброса 1, выход сдвига 2 (на нем формируется сигнал "Сдвиг"), выход записи 3 (на нем формируется сигнал "Запись в регистр"), выход управления чтением/записью 4 (на нем формируется сигнал "Запись в ОЗУ"), а также группа адресных выходов 5.
Второй блок оперативной памяти 7 предназначен для временного хранения текущих значений коэффициентов корреляции. Его емкость равна числу точек контроля, а разрядность слова разрядности счетчика коррелятора 6.
Блок хранения значений эталонных коэффициентов корреляции 9 и блок хранения значений эталонных сигнатур 11 предназначены для хранения эталонных коэффициентов корреляции и эталонных сигнатур и могут быть выполнены на основе регистров или микросхем ПЗУ, в которые предварительно записывается необходимая информация. Емкость и разрядность слов блоков 9 и 11 равна соответственно емкости и разрядности слов блоков 7 и 5.
Первый блок сравнения 10 и второй блок сравнения 8 предназначены для сравнения соответственно полученных сигнатур и коэффициентов корреляции с их эталонными значениями.
Блок фиксации результатов контроля 13 служит для записи результатов контроля после его окончания с целью последующего их анализа.
Коррелятор предназначен для определения коэффициента корреляции между анализируемой и некоей заранее определенной двоичными последовательности. Он выполнен на базе двухвходового сумматора по модулю два 14 и счетчика 15. Первый вход сумматора 14 является первым информационным входом коррелятора (на него подается двоичная последовательность, снимаемая с контролируемой точки) второй вход сумматора 14 вторым его информационным входом (на него подается заранее определенная двоичная последовательность так называемая опорная). Выход сумматора 14 подключен к счетному входу счетчика 15, имеющего возможность установки в заданное состояние по входам D1.Dn. Выходы Q11. Qn последнего являются информационными выходами коррелятора, вход сброса R входом сброса коррелятора.
Устройство для контроля цифровых блоков работает следующим образом.
При нажатии кнопки "Сброс" в блоке управления 3 производится сброс формирователя сигнатур 4 а также коррелятора 6. Затем блок управления 3 на выходе 4 вырабатывает сигнал "Запись в ОЗУ", который подается на входы чтения/записи первого блока оперативной памяти 5 и второго блока оперативной памяти 7, после чего блок управления 3 осуществляет последовательную адресацию этих блоков, в результате которой адресные коды с адресных выходов 5 блока управления 3 подаются на соответствующие адресные входы первого блока 5 и второго блока 7 оперативной памяти. В результате во всех ячейках памяти записывается нулевой код.
Рассмотрим работу устройства непосредственно в режиме обработки выходных сигналов ОК. Начало проверок может задаваться вручную нажатием кнопки "Пуск" в блоке управления 3 или сигналом из ОК, подаваемым на вход запуска 2 блока управления 3.
Момент окончания проверок может быть также задан либо вручную (возвратом кнопки "Пуск" в исходное положение), либо сигналом из ОК, подаваемым на вход останова 3 блока управления 3.
В исходном состоянии все элементы памяти устройства для контроля цифровых блоков находятся таким образом в нулевом состоянии. После запуска устройства блок управления 3 выставляет на своих адресных выходах первый адресный код (нулевой), поступающий на адресные входы мультиплексора 2, а также на адресные входы первого блока 5 и второго блока 7 оперативной памяти. В результате сигнал с первой контролируемой точки ОК передается мультиплексором 2 на информационный вход формирователя сигнатур 4 и на информационный вход коррелятора 6, а содержимое первых ячеек первого блока оперативной памяти 5 и второго блока оперативной памяти 7 поступает соответственно на информационные входы параллельной записи формирователя сигнатур 4 и на входы установки в заданное состояние коррелятора 6. Затем блок управления 3 вырабатывает микрокоманды:
"Запись в регистр", по которой код предыдущего состояния регистра формирователя сигнатур 4 данной контролируемой точки, выставленный блоком 5 записывается в формирователь 4, а также код предыдущего состояния счетчика коррелятора 6 данной контролируемой точки выставленной блоком 7 записывается в коррелятор 6.
"Запись в регистр", по которой код предыдущего состояния регистра формирователя сигнатур 4 данной контролируемой точки, выставленный блоком 5 записывается в формирователь 4, а также код предыдущего состояния счетчика коррелятора 6 данной контролируемой точки выставленной блоком 7 записывается в коррелятор 6.
"Сдвиг", по которой состояние данной контролируемой точки сдвигается в формирователь сигнатур 4, формируя новый код текущей сигнатуры. Одновременно состояние данной контролируемой точки сравнивается с состоянием текущего значения опорной последовательности в корреляторе 6, формируя новый код текущего коэффициента корреляции.
"Запись в ОЗУ", по которой полученное в результате сдвига новое состояние формирователя сигнатур 4 записывается в первый блок оперативной памяти 5 на место старого состояния, а также новое состояние коррелятора 6 записывается во второй блок оперативной памяти 7 на место старого состояния.
После выполнения всех этих микроопераций состояние адресных выходов 5 блока управления 3 увеличивается на единицу и устройство приступает к обработке значения сигнала в следующей контрольной точке.
Аналогично проводится обработка состояний всех контролируемых точек, после чего устройство для контроля цифровых блоков ожидает поступления следующего тактового импульса с выхода ОК. Сигналом об окончании проверки запрещается прохождение тактовых импульсов.
При нажатии кнопки "Вывод" блока управления 3 запрещается выдача микрокоманды "Запись в ОЗУ". Блок управления 3 последовательно перебирает все адреса блока оперативной памяти 5 и 7, а также адреса блока хранения значений эталонных коэффициентов корреляции 9 и блока хранения значений эталонных сигнатур 11. В результате этого на первый блок сравнения 10 подаются коды сигнатур, сформированные в процессе контроля, и соответствующие коды эталонных сигнатур, а на второй блок сравнения 8 коды коэффициентов корреляции, полученные при контроле, и соответствующие коды эталонных коэффициентов корреляции. Блоки сравнения имеют аналогичную структуру и представляют собой устройство выполненное на k двухвходовых сумматорах по модулю два (где k - число разрядов сигнатурного регистра или число разрядов счетчика коррелятора). На первые входы сумматоров подаются разряды кода, получаемого из блока оперативной памяти, на вторые входы соответствующие разряды эталонного кода, выходы сумматоров подключены к k-входовому элементу ИЛИ. Это обеспечивает наличие на выходе последнего в каждом такте значения логического нуля только при полном совпадении сравниваемых кодов. Результаты сравнения с блоков сравнения 8 и 10 подаются на входы элемента ИЛИ 12, что позволяет судить о результатах комплексного контроля посредством сигнатурного и корреляционного анализа по каждой проверяемой точке: логический нуль на выходе элемента ИЛИ 12 свидетельствующий об исправности ОК, будет только в случае наличия нулей на его входах.
Блок фиксации результатов контроля 13 может быть выполнен на базе регистра сдвига, число разрядов которого равно числу контролируемых точек. В каждом такте сравнения результат с выхода элемента ИЛИ 12 вдвигается в регистр. Это приводит к тому, что при нажатии кнопки "Вывод" после окончания процесса сравнения в регистре блока сравнения 13 будут записаны результаты контроля 1 точек проверяемого устройства, причем результат контроля первой точки будет храниться в 1-ом разряде.
Рассмотрим вопросы, связанные с формированием коэффициентов корреляции этих последовательностей.
Под коэффициентом корреляции r между двумя последовательностями Х (х1, x2, xn) и Y (y1, y2, yn) понимается величина, определяемая числом позицией, на которых совпадают (nсовп) и отличаются (nнесовп) их символы:
r nсовп nнесовп
Очевидно, что коэффициент корреляции может быть представлен также следующим образом:
Коэффициент корреляции можно выразить и через расстояние Хэмминга d между последовательностями, которое принимается как число позицией, в которых отличаются последовательности. Таким образом:
r n 2d, где n nсовп + nнесовп
Из последнего выражения следует, что если расстояние d изменилось вследствие ошибки на 1, то коэффициент корреляции изменится на 2. Нетрудно показать, что двукратная ошибка (а также любая ошибка четной кратности) может и не изменить расстояние d, чего нельзя утверждать про ошибки нечетной кратности. То есть, вычисляя коэффициент корреляции между двумя двоичными последовательностями, одна из которых анализируемая (т.е. снимаемая с выхода ОК), а другая заведомо известна (опорная), можно судить о наличии любой ошибки нечетной кратности в анализируемой последовательности. Для чего необходимо сравнить полученный коэффициент корреляции с эталонным, то есть вычисленным между опорной последовательностью и последовательностью, снимаемой с выхода тестируемого блока, находящегося в исправном техническом состоянии. Этот вывод и положен в основу организации предлагаемого технического решения.
r nсовп nнесовп
Очевидно, что коэффициент корреляции может быть представлен также следующим образом:
Коэффициент корреляции можно выразить и через расстояние Хэмминга d между последовательностями, которое принимается как число позицией, в которых отличаются последовательности. Таким образом:
r n 2d, где n nсовп + nнесовп
Из последнего выражения следует, что если расстояние d изменилось вследствие ошибки на 1, то коэффициент корреляции изменится на 2. Нетрудно показать, что двукратная ошибка (а также любая ошибка четной кратности) может и не изменить расстояние d, чего нельзя утверждать про ошибки нечетной кратности. То есть, вычисляя коэффициент корреляции между двумя двоичными последовательностями, одна из которых анализируемая (т.е. снимаемая с выхода ОК), а другая заведомо известна (опорная), можно судить о наличии любой ошибки нечетной кратности в анализируемой последовательности. Для чего необходимо сравнить полученный коэффициент корреляции с эталонным, то есть вычисленным между опорной последовательностью и последовательностью, снимаемой с выхода тестируемого блока, находящегося в исправном техническом состоянии. Этот вывод и положен в основу организации предлагаемого технического решения.
Для дальнейших рассуждений рассмотрим как можно описать ошибки необнаруживаемые посредством сигнатурного анализа. Обозначим двоичную последовательность, снимаемую с выхода тестируемого блока как
Y(x) = xkgk⊕xk-1gk-1⊕...⊕xg1⊕go, g∈{0,1}
Очевидно, что при наличии ошибок в данном блоке:
Y(x) = S(x)⊕E(x),
где S(x) последовательность, снимаемая с выхода тестируемого блока при условии, что он исправен, а Е(х) последовательность ошибок (суммирование ведется по модулю два).
Y(x) = xkgk⊕xk-1gk-1⊕...⊕xg1⊕go, g∈{0,1}
Очевидно, что при наличии ошибок в данном блоке:
Y(x) = S(x)⊕E(x),
где S(x) последовательность, снимаемая с выхода тестируемого блока при условии, что он исправен, а Е(х) последовательность ошибок (суммирование ведется по модулю два).
Справедливость представления совокупной последовательности в таком виде, а также справедливость преобразований, приводимых ниже, вытекает из свойств коммутативности, ассоциативности и дистрибутивности арифметических операций над конечными полями (в данном случае над полем GF[2]) [5]
Как уже отмечалось, сигнатура есть остаток от деления анализируемой последовательности Y(x) на многочлен gs(x) характеризующий сигнатурный регистр. Тогда
Y(x) = Q(x)gs(x)⊕R(x),
где Q(x) неполное частное от деления Y(x) на gS(x). Поэтому имеем:
где QS(x) и QE(x) неполные частные от деления, соответствующие последовательностям S(x) и E(x); RS(x) и RE(x) - соответствующие остатки от деления.
Как уже отмечалось, сигнатура есть остаток от деления анализируемой последовательности Y(x) на многочлен gs(x) характеризующий сигнатурный регистр. Тогда
Y(x) = Q(x)gs(x)⊕R(x),
где Q(x) неполное частное от деления Y(x) на gS(x). Поэтому имеем:
где QS(x) и QE(x) неполные частные от деления, соответствующие последовательностям S(x) и E(x); RS(x) и RE(x) - соответствующие остатки от деления.
Понятно, что ошибка в анализируемой последовательности не будет обнаружена в случае, если
Rs(x) = Rs(x)⊕RE(x),
то есть, RE(x) 0, а это значит, что E(x) делится на gS(x) без остатка. Следовательно, последовательность ошибок в этом случае может быть представлена в виде:
E(x) QE(x)gS(x).
Rs(x) = Rs(x)⊕RE(x),
то есть, RE(x) 0, а это значит, что E(x) делится на gS(x) без остатка. Следовательно, последовательность ошибок в этом случае может быть представлена в виде:
E(x) QE(x)gS(x).
В предлагаемом техническом решении в качестве опорной последовательности используется двоичная последовательность, снимаемая с выхода последнего разряда сигнатурного регистра, что позволяет исключить генератор опорной последовательности. Поэтому коэффициент корреляции при введенных обозначениях может быть записан следующим образом:
Исходя из свойств коррелятора, изложенных выше, ошибка гарантированно обнаруживается, если последовательность E(x) + QE(x) имеет нечетный вес. Поскольку
E(x)⊕QE(x) = gs(x)QE(x)⊕QE(x) = QE(x)(gs(x)+1),
то для того, чтобы указанная последовательность имела нечетный вес необходимо, чтобы четный вес имел полином gS(x). При данных условиях второй сомножитель будет нечетного веса и для нечетности веса последовательности E(x)⊕QE(x) достаточно, чтобы вес QE(x) был нечетным.
Исходя из свойств коррелятора, изложенных выше, ошибка гарантированно обнаруживается, если последовательность E(x) + QE(x) имеет нечетный вес. Поскольку
E(x)⊕QE(x) = gs(x)QE(x)⊕QE(x) = QE(x)(gs(x)+1),
то для того, чтобы указанная последовательность имела нечетный вес необходимо, чтобы четный вес имел полином gS(x). При данных условиях второй сомножитель будет нечетного веса и для нечетности веса последовательности E(x)⊕QE(x) достаточно, чтобы вес QE(x) был нечетным.
Таким образом, выбирая соответствующий многочлен gS(x) можно обнаружить ошибки указанного класса.
Claims (2)
1. Устройство для контроля цифровых блоков, содержащее блок управления, мультиплексор, формирователь сигнатур, блок хранения значений эталонных сигнатур, первый блок сравнения и блок фиксации результатов контроля, причем группа информационных входов мультиплексора является группой информационных входов устройства, группа адресных входов мультиплексора подключена к группе адресных выходов блока управления, синхровход, вход запуска и вход останова которого являются соответствующими входами устройства, группа адресных входов блока хранения значений эталонных сигнатур соединена с группой адресных выходов блока управления, группа информационных выходов подключена к первой группе входов первого блока сравнения, а вход чтения блока хранения значений эталонных сигнатур соединен с выходом записи блока управления, соединенным также с входом записи формирователя сигнатур, входы сдвига и сброса которого подключены к соответствующим выходам блока управления, а информационный вход соединен с выходом мультиплексора, отличающееся тем, что в него введены коррелятор, два блока оперативной памяти, второй блок сравнения, блок хранения значений эталонных коэффициентов корреляции и элемент ИЛИ, причем первый информационный вход коррелятора соединен с выходом мультиплексора, второй информационный вход коррелятора соединен с последним выходом группы выходов формирователя сигнатур, подключенной к группе информационных входов первого блока оперативной памяти, группа информационных выходов которого соединена с группой информационных входов параллельной записи формирователя сигнатур и второй группой информационных входов первого блока сравнения, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к информационному входу блока фиксации результатов контроля, тактовый вход которого соединен с выходом записи блока управления и входом разрешения установки состояния коррелятора, вход сброса коррелятора подключен к выходу сброса блока управления, а группа информационных выходов коррелятора соединена с группой информационных входов второго блока оперативной памяти, группы адресных входов первого и второго блоков оперативной памяти соединены с группой адресных выходов блока управления, входы чтения-записи первого и второго блоков оперативной памяти подключены к выходу управления чтением-записью блока управления, группа информационных выходов второго блока оперативной памяти соединена с входами установки состояния коррелятора и первой группой информационных входов второго блока сравнения, вторая группа информационных входов которого соединена с группой информационных выходов блока хранения значений эталонных коэффициентов корреляции, группа адресных входов которого соединена с группой адресных входов второго блока оперативной памяти и группой адресных выходов блока управления, выход записи которого соединен с входом чтения блока хранения значений эталонных коэффициентов корреляции, выход второго блока сравнения подключен к второму входу элемента ИЛИ.
2. Устройство по п.1, отличающееся тем, что коррелятор содержит сумматор по модулю два и счетчик, причем первый вход сумматора по модулю два является первым информационным входом коррелятора, второй вход сумматора по модулю два является вторым информационным входом коррелятора, выход сумматора по модулю два соединен с информационным входом счетчика, входы установки которого в заданное состояние являются входами установки состояния коррелятора, вход сброса счетчика является входом сброса коррелятора, вход разрешения установки счетчика в заданное состояние является входом разрешения установки состояния коррелятора, а выходы счетчика группой информационных выходов коррелятора.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU5014790 RU2065202C1 (ru) | 1991-12-04 | 1991-12-04 | Устройство для контроля цифровых блоков |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU5014790 RU2065202C1 (ru) | 1991-12-04 | 1991-12-04 | Устройство для контроля цифровых блоков |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2065202C1 true RU2065202C1 (ru) | 1996-08-10 |
Family
ID=21590668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU5014790 RU2065202C1 (ru) | 1991-12-04 | 1991-12-04 | Устройство для контроля цифровых блоков |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2065202C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2475828C1 (ru) * | 2011-12-29 | 2013-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение им. С.А. Лавочкина" | Устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем |
-
1991
- 1991-12-04 RU SU5014790 patent/RU2065202C1/ru active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР N 1262500, кл. G 06 F 11/00, 1986. 2. Авторское свидетельство СССР N 1343417, кл. G 06 F 11/26, 1987. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2475828C1 (ru) * | 2011-12-29 | 2013-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение им. С.А. Лавочкина" | Устройство формирования управляющих воздействий для обеспечения устойчивой работы сложных технических систем |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3573751A (en) | Fault isolation system for modularized electronic equipment | |
| US5081626A (en) | System for detection and location of events | |
| US20050204220A1 (en) | Random number test circuit, random number generation circuit, semiconductor integrated circuit, IC card and information terminal device | |
| US4710932A (en) | Method of and apparatus for fault detection in digital circuits by comparison of test signals applied to a test circuit and a faultless reference circuit | |
| US6947960B2 (en) | Randomness test utilizing auto-correlation | |
| US4441074A (en) | Apparatus for signature and/or direct analysis of digital signals used in testing digital electronic circuits | |
| JPH0810558B2 (ja) | Ｒｏｍの自己検査方法およびその装置 | |
| US8312332B2 (en) | Device and method for testing and for diagnosing digital circuits | |
| US4498178A (en) | Data error correction circuit | |
| RU2065202C1 (ru) | Устройство для контроля цифровых блоков | |
| JPH0833440B2 (ja) | 処理パルス制御回路と方法 | |
| EP1662375A1 (en) | Random number generator and method for testing a random number generator | |
| RU2211492C2 (ru) | Отказоустойчивое оперативное запоминающее устройство | |
| JP2004020984A (ja) | 複数の要素に対する確率的同時位数検査方法および位数検査プログラム | |
| JP6842098B1 (ja) | デバッグ装置及びデバッグ方法 | |
| US6798831B1 (en) | Testing system | |
| RU2050693C1 (ru) | Устройство для контроля качества канала связи | |
| CN117742661A (zh) | 随机数种子生成方法及装置 | |
| Akcengiz et al. | LS-14 test suite for long sequences | |
| SU195494A1 (ru) | Устройство для обнаружения ошибок в кодовых комбинациях и кодовых элементах | |
| KR920003887B1 (ko) | Bch부호의 복호회로 | |
| KR930002853B1 (ko) | 오류 정정방법 및 장치 | |
| SU670958A2 (ru) | Устройство дл обработки телеизмерительной информации | |
| SU255980A1 (ru) | ||
| SU196441A1 (ru) | УСТРОЙСТВО дл ИСПРАВЛЕНИЯ ОДИНОЧНЫХ и ОБНАРУЖЕНИЯ МЯОЮКРАТНЫХ ОШИБОК |