JPH0799828B2 - クリア・チャネル通信ネットワークへの接続用アダプタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・データ通信
に関し、特に、クリア・チャネル通信ネットワーク用の
アダプタに関するものである。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第９２４８０１３１．９
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。

【０００３】

【従来の技術】ディジタル通信は、通信分野では広く普
及している。例えば、統合サービス・ディジタル・ネッ
トワーク（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ−ＩＳＤＮ）は急速に
発展している。ＩＳＤＮネットワークでは、同期はディ
ジタル・ネットワークによってとられ、他方、ネットワ
ークに接続された機器はスレーブ（ｓｌａｖｅ）として
扱われている。つまり、機器はネットワークから与えら
れる受信クロックに歩調を合わせてデータを送信してい
る。従って、ＩＳＤＮネットワークに接続されているす
べての機器は、ネットワークから与えられるクロックに
歩調を合わせて動作する「スレーブ」として構成されて
いる。

【０００４】しかし、ネットワークに接続された機器に
クロックを与えないディジタル・ネットワームもいくつ
か存在する。電気に関するＣＣＩＴＴ勧告Ｇ７０３に準
拠するディジタル・ネットワークとして「クリア・チャ
ネル」（ｃｌｅａｒ ｃｈａｎｎｅｌ）（フレーム構造
なし）があるが、この種のネットワークを通して通信す
る２機器は同時に同期をとる必要がある。公知のシステ
ムでは、この同期は主に２ステップで達成されている。
第１には、すべての機器のビット・レート（ｂｉｔ ｒ
ａｔｅ−ビット伝送速度）は、ネットワークの公称周波
数レートにできる限り近くなるように選択されている。
実際には、例えば、公称周波数が２．０４８Ｍｂｐｓ
（メガビット／秒）で動作するネットワークの場合は、
機器は、ビット・レートが１００万当たり＋／−５０パ
ート（ＰＰＭ）において２．０４８Ｍｂｐｓに等しくな
るように保証するクオーツ・エレメントを搭載してい
る。第２には、一方のアダプタは「マスタ」として構成
され、このマスタから内部クロックがディジタル・ネッ
トワーク経由で他方のアダプタへ送られ、この他方のア
ダプタはそのクロックでその送信クロックの同期をとっ
ている。後者のアダプタが「スレーブ」と呼ばれ、前者
のアダプタが「マスタ」と呼ばれるのはそのためであ
る。この種のシステムには、次のような欠点がある。す
なわち、各アダプタは「マスタ」か「スレーブ」のどち
らかに構成する必要があるので、ユーザによる手操作が
必要になるため、システムの使用が複雑化することであ
る。さらに、動作中のとき、特に保守作業を実施してい
るときは、一方のアダプタのユーザまたはオペレータは
マシンの実際の構成を記憶していない場合があるので、
他方のマシンのオペレータを呼んで実際の構成をチェッ
クしてから、保守作業を続ける必要がある。

【０００５】

【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的問題は、クロックを提供することは
せず、マスタ／スレーブ構成にする必要なしに、クリア
・チャネル・ディジタル・ネットワークに接続されるよ
うに構成したアダプタ用の同期化システムを提供するこ
とにある。

【０００６】本発明の目的は、ディジタル・クリア・チ
ャネル通信ネットワークへ接続するためのアダプタを提
供することにある。

【０００７】より詳しくは、本発明の目的は、ＥＩＡ−
４４９インタフェースを２．０４８ＭｂｐｓのＧ．７０
３クリア・チャネル・インタフェースに変換する装置用
に同期化回路を提供し、これにより、ユーザが高速シリ
アル・アダプタ機器を２．０４８Ｍｂｐｓで動作するデ
ィジタル専用回線の公衆キャリア・サービスに接続する
ことができるようにすることにある。これらのユーザ
は、各マシンを一方をマスタまたはスレーブにする構成
にする必要がないので、導入作業が大幅に改善される。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために、請求項１記載の発明は、ディジタル・クリア
・チャネル・ネットワーク（１００）への接続用アダプ
タであって、送信部および受信部をもち、前記ネットワ
ーク（１００）とアナログ接続するための回線インタフ
ェース回路（２０１）であって、前記アダプタを前記ネ
ットワーク（１００）から切り離すことを可能にするリ
セット入力端を備えた回線インタフェース回路（２０
１）と、マスタ・クロック（３０６）によって駆動され
て、タイミングおよび同期信号を前記インタフェース回
路（２０１）へ供給するためのディジタル・フェーズ・
ロック・ループ・デバイスＤＰＬＬ（２０３）であっ
て、マスタ・クロックを内部ＩＮＴクロック（３０９）
までに分割する手段（３０７、３０８）、該内部ＩＮＴ
信号（３０９）を前記回線インタフェース回路（２０
１）によって生成された受信信号によって同期がとられ
た基準信号（３０２）と比較するフェーズ比較手段（３
０３）であって、該内部ＩＮＴ信号（３０９）のあらか
じめ定めた一方の遷移の中心に位置する補正ウィンドウ
をもつ補正信号（ＣＳ）で動作するフェーズ比較手段
（３０３）、および前記マスタ・クロックの補正が必要
なとき該マスタ・クロックをストレッチまたは収縮する
周波数補正手段（３０５）とを有するディジタル・フェ
ーズ・ロック・ループ・デバイスＤＰＬＬ（２０３）
と、マシンの電源投入時に前記回線インタフェース回路
（２０１）をリセットする手段と、前記回線インタフェ
ース回路（２０１）のリセットに続いて前記ＤＰＬＬ
（２０３）を初期設定する手段であって、その初期設定
により、該ＤＰＬＬ（２０３）はマスタ・クロックの補
正が行われない初期動作点にセットされ、前記内部ＩＮ
Ｔ信号の前記あらかじめ決めた遷移は前記基準信号（３
０２）の対応する遷移と位置合わせされている初期設定
手段とを含み、第１のアダプタがすでにディジタル・ク
リア・チャネル・ネットワークに接続されている場合に
は、両方のアダプタの同期化プロセスが安定点に向かっ
て進むようにしたことを特徴とする。

【０００９】請求項２記載の発明は、請求項１に記載の
アダプタにおいて、前記ＤＰＬＬ（２０３）は、前記受
信クロック（２０２）を前記基準信号（３０２）までに
分周する第１分周手段（３０１）であって、該ＤＰＬＬ
（２０３）をリセットすると初期設定される第１分周手
段と、前記補正マスタ・クロックを、ネットワーク経由
でデータを送信するための所望周波数をもつクロック信
号（２０４）までに分周する第２分周手段（３０８）
と、前記クロック信号（２０４）を前記内部ＩＮＴ信号
（３０９）までに分周する第３分周手段（３０８）とを
さらに含み、前記フェーズ比較手段は、前記基準信号
（３０２）の周期ごとに、前記ＩＮＴ信号の値と前記補
正ウィンドウをもつ前記補正信号ＣＳ（３１１）の値と
をサンプリングする手段を含み、前記サンプリングが前
記補正ウィンドウ内で行われたときは、前記フェーズ比
較手段は制御信号を生成して前記周波数補正手段（３０
５）へ送ることによって、前記マスタ・クロックの補正
を行わせず、前記サンプリングが該補正ウィンドウの外
側で行われたときは、前記フェーズ比較手段（３０３）
は制御信号を生成して前記周波数補正手段（３０５）へ
送ることによって、該内部ＩＮＴ信号（３０９）のサン
プル値に応じてスピードアップまたはスローダウン補正
を行わせ、前記ＤＰＬＬ（２０３）は、前記補正ウィン
ドウの立ち上がり縁または立ち下がり縁を前記基準信号
（３０２）の遷移と位置合わせするための手段をさらに
含むことを特徴とする。

【００１０】請求項３記載の発明は、請求項１または２
に記載のアダプタにおいて、前記回線インタフェース回
路は、データをディジタル・ネットワークへ送信すると
き使用される送信クロックを生成するためのアナログ・
フェーズ・ロック・ループＰＬＬを含んでおり、前記Ｄ
ＰＬＬ（２０３）によって導入されたジッタが徐々にネ
ットワークへ送信されるようにしたことを特徴とする。

【００１１】請求項４記載の発明は、請求項１または２
に記載のアダプタにおいて、前記回線インタフェース回
路は、前記ＤＰＬＬ（２０３）によって導入されたジッ
タより小さい補正ステップをもつディジタル・フェーズ
・ロック・ループを含むことを特徴とする。

【００１２】請求項５記載の発明は、請求項１ないし４
のいずれかに記載のアダプタにおいて、接続されたデー
タ終端装置（ＤＴＥ）から受信した送信要求（Ｒｅｑｕ
ｅｓｔ ｔｏ Ｓｅｎｄ−ＲＴＳ）が現れるたびに前記
ＤＰＬＬ（２０３）をリセットするための手段を含むこ
とを特徴とする。

【００１３】請求項６記載の発明は、請求項１ないし４
のいずれかに記載のアダプタにおいて、回線が前記ネッ
トワークから切り離されたことを検出する手段と、その
検出に続いて前記ＤＰＬＬ（２０３）をリセットする手
段とを含むことを特徴とする。

【００１４】請求項７記載の発明は、請求項１ないし６
のいずれかに記載のアダプタにおいて、両方のアダプタ
の動作点が安定している限り、データを送信することを
防止するための手段を含むことを特徴とする。

【００１５】請求項８記載の発明は、請求項１または６
のいずれかに記載のアダプタにおいて、前記アダプタの
２動作点がまだ安定されていない場合に、通信の最初の
期間にやりとりされたデータをストアしておくための弾
性的バッファを含むことを特徴とする。

【００１６】請求項１ないし８のいずれかに記載のアダ
プタにおいて、前記ＤＰＬＬは、Ｔ１基本マルチプレッ
クス・ディジタル伝送リンクのためのインタフェース回
路へタイミングおよび同期信号を送るようにすることが
できる。

【００１７】請求項１ないし８のいずれかに記載のアダ
プタにおいて、前記ＤＰＬＬは、ＣＥＰＴ基本マルチプ
レックス・ディジタル伝送リンクのためのインタフェー
ス回路へタイミングおよび同期信号を送るようにするこ
とができる。

【００１８】その場合、ＲＳ４４９インタフェースを
２．０４８ＭＨｚのＧ．７０３クリア・チャネル・イン
タフェースに変換するためのアダプタを構成することが
できる。

【００１９】

【作用】本発明によれば、上記技術的問題は、クリア・
チャネル・ディジタル・ネットワーク用のアダプタを提
供することによって解決している。つまり、このアダプ
タは２．０４８ＭＨｚで動作するデジタル・ネットワー
クに接続される回線インタフェース回路を搭載し、ネッ
トワーク上に存在する受信クロックを抽出するようにな
っている。回線インタフェース回路はリセット可能であ
るので、アダプタを回線から切り離すことができる。デ
ィジタル・フェーズ・ロック・ループ（Ｄｉｇｉｔａｌ
Ｐｈａｓｅ−ｌｏｃｋ Ｌｏｏｐ）デバイスＤＰＬＬ
（２０３）は、１６．３８４ＭＨｚのマスタ・クロック
でドライブされて、タイミング信号と同期信号を回線イ
ンタフェース回路へ送る。ＤＰＬＬでは、マスタ・クロ
ックは８Ｈｚ内部ＩＮＴクロック信号までに分割され、
回線インタフェース回路によって抽出された２．０４８
ＭＨｚ受信信号から得られ、その受信信号と同期してい
る８ＫＨｚ基準信号と比較される。８ＫＨｚ基準信号の
立ち下がり縁は内部生成ＩＮＴ信号と、補正ウィンドウ
（ｃｏｒｒｅｃｔｉｏｎ ｗｉｎｄｏｗ）が内部ＩＮＴ
信号の立ち下がり縁の中心に位置する補正信号ＣＳをサ
ンプリングするために使用される。両方のサンプルの値
に従って、ＤＰＬＬは補正をまったく行わないか、ある
いはスピードアップまたはスローダウン補正を行うかを
判断する。これは、フレームの１の瞬時に半周期だけマ
スタ・クロックを収縮またはストレッチすることによっ
て達成される。補正が導入されると、補正ウィンドウの
立ち上がり縁または立ち下がり縁は、導入された補正の
性質に応じて、８ＫＨｚ基準信号の立ち上がり縁と位置
合わせされる。アダプタに電源を入れると、回線インタ
フェース回路が最初にリセットされ、次にＤＰＬＬがリ
セットされる。従って、アダプタが回線に接続される
と、ＤＰＬＬが初期設定され、基準信号と内部信号は立
ち下がり縁がウィンドウ補正の中心付近に同時に現れる
ことになる。従って、補正は導入されないので、基準信
号と、マスタ・クロックから得た内部信号との間に周波
数の不一致があると、基準信号の立ち下がり縁が補正ウ
ィンドウの位置に対してスローダウン側にスライドする
ことになり、最終的には、この立ち上がり縁が補正ウィ
ンドウを越えて移動すると、補正が行われることにな
る。回線の補正が行われた直後にＤＰＬＬが初期設定さ
れるので、一方の（第１）アダプタにすでに電源が入っ
ていて、クリア・チャネル・ネットワークに接続されて
いると想定すると、初期設定プロセスは、両方のアダプ
タの安定動作点に向かって行われることになる。従っ
て、両方のアダプタは、共に「スレーブ」構成になって
いる場合であっても、同時に通信することができる。
「マスタ」または「スレーブ」構成側に必要であったス
イッチは不要になるので、オペレータによるアダプタの
使用が容易になる。

【００２０】本発明では、前記補正回路から導入された
ジッタが徐々にディジタル・ネットワークに送られるよ
うにするアナログＰＬＬをもつ回線インタフェース・モ
ジュールでアダプタを構成することが好ましい。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２２】図１は、Ｇ．７０３クリア・チャネル・ネ
ットワークを通して通信するディジタル・アダプタの技
術的環境を示す図である。図１に示すように、データ終
端装置１０１（ＤＴＥ）は高速シリアル・アダプタを介
してアダプタ１０３に接続されている。アダプタ１０３
（以下、アダプタＡと呼ぶ）は、２つの送信（Ｘｍｉ
ｔ）および受信（Ｒｃｅ）ペア１０５および１０６を通
してＧ．７０３クリア・チャネル・ディジタル・ネット
ワークに接続されている。同様に、他方の側には、第２
のアダプタＢ １０４を介してデータをやりとりする第
２のＤＴＥ １０２が接続され、アダプタＢは２つのＸ
ｍｉｔおよびＲｃｅワイヤ・ペア１０７および１０８で
ネットワークに接続されている。

【００２３】図２は、本発明によるＧ．７０３クリア・
チャネル・ネットワーク用のアダプタの基本構造を示す
図である。以下では、説明の便宜上、一方のアダプタ、
例えば、アダプタ１０３だけについて説明する。アダプ
タ１０３は回線インタフェース・モジュール２０１を含
んでおり、このモジュールはワイヤ・ペア１０５および
１０６にアナログ接続を提供するための送信部と受信部
をもっている。本発明の好適実施例では、ＳＩＥＭＥＮ
Ｓ社から参照番号ＰＥＢ２２３５で提供され、「ＩＳＤ
Ｎ基本アクセス・トランシーブ」（ＩＳＤＮ Ｐｒｉｍ
ａｒｙ Ａｃｃｅｓｓ Ｔｒａｎｓｃｅｉｖｅ）または
「ＩＰＡＴ」（ＳＩＥＭＥＮＳ社の商標）と呼ばれる特
定のモジュールが使用可能であるが、本発明はこの特定
モジュールの使用に限定されないことは勿論である。ま
た、基本レートＰＣＭキャリアと結ぶアナログ受信およ
び送信回線インタフェース機能を備えたものならば、他
の同等の回線インタフェース回路を使用することも可能
である。ワイヤ・ペア１０６から受信したＨＤＢ３信号
から、回線インタフェース・モジュール２０１の受信部
はデータＲＤの抽出とリード２０２に現れた受信クロッ
クの抽出を行う。本発明の好適実施例では、リード２０
２に現れる受信クロックは、周波数値が２．０４８ＭＨ
ｚの方形波クロック信号であり、ディジタル・フェーズ
・ロック・ループ・デバイス２０３（Ｄｉｇｉｔａｌ
Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐｄｅｖｉｃｅ−Ｄ
ＰＬＬ）の一方の入力リードへ送信される。デバイス２
０３は、基本マルチプレックス・ディジタル送信リンク
用のインタフェース回路へタイミングおよび同期信号を
送ると共に、ふらつき（ｗａｎｄｅｒ）を含む低周波数
ジッタをフィルタにかけて除去する。本発明の好適実施
例では、ＤＰＬＬは、ＭＩＴＥＬ社から参照番号「ＭＴ
８９４１」で提供され、アドバンスＴ１／ＣＥＰＴディ
ジタル・トランクＰＬＬと呼ばれる特定モジュールが使
用されているが、上記と同じように、タイミングおよび
同期信号を出力するデバイスならば、他の同等のデバイ
スも本発明の実現のために使用可能であることは勿論で
ある。リード２０２に現れた２．０４８ＭＨｚ受信信号
から、ＤＰＬＬは、あとで詳しく説明するように、同一
公称周波数（２．０４８ＭＨｚ）で動作するＸｍｉｔク
ロックを抽出しリード２０４上に送出する。このＸｍｉ
ｔクロックは回線インタフェース回路２０１によって使
用され、データ送信がパルス化されてＸｍｉｔペア１０
５経由でネットワークへ送出される。回線インタフェー
ス回路２０１とディジタル・フェーズ・ロック・ループ
・デバイス２０３は共に、下述する同期化プロセスのた
めに使用されるリセット入力端を備えている。

【００２４】図３は、本発明の理解を容易にするために
示したディジタル・フェーズ・ロック・ループ（ＰＬ
Ｌ）２０３の基本的内部構造図である。受信クロックは
２５６分周回路３０１に入力され、この回路３０１は８
ＫＨｚ基準信号をリード３０２上に出力する。基準信号
はフェーズ（位相）比較回路３０３に入力され、フェー
ズ比較回路３０３は制御信号をリード３０４上に生成し
て、マスタ・クロック３０６から１６．３８４ＭＨｚマ
スタ・クロック信号を受信している周波数補正回路３０
５へ送られる。周波数補正回路３０５はフェーズ比較回
路３０３の制御の下でマスタ・クロックから抽出した補
正クロック信号を生成し、この信号は分周回路３０７に
よって８分周される。分周回路３０７の出力端子から
は、２．０４８ＭＨｚで動作する所望Ｘｍｉｔクロック
信号がリード２０４上に出力される。この出力は第２の
２５６分周回路３０８へも送信され、この分周回路は８
ＫＨｚ内部（ＩＮＴ）信号をリード３０９上に出力す
る。ＩＮＴ信号はフェーズ比較回路３０３の第２の入力
端へ送られる。最後に、制御ロジック３１０はリード３
１２に現れた補正周波数を受信し、リード３１１上に補
正信号（ＣＳ）を生成する。この補正信号は、下述する
ようにリード３０４上に制御信号を生成するためにフェ
ーズ比較回路３０３によって使用される。分周回路３０
１，３０７および３０８はカウンタによって実現されて
いる。これらのカウンタは、下述するようにリセット入
力（図示せず）によってリセット可能になっている。同
様に、制御ロジック３１０はリセット入力リード（図示
せず）を備えている。回路３０１，３０７および３０
８、および制御ロジック３１０のリセットは図１を参照
して説明したＤＰＬＬのリセット・オペレーションを実
行する。

【００２５】周波数補正回路３０５は、１６．３８４Ｍ
Ｈｚ生成マスタ・クロック３０６のマスタ・クロック信
号に補正を加えるために使用される。これを達成するた
めに、マスタ・クロック３０６で生成された信号に１
６．３８４ＭＨｚクロック信号の半周期が加えられる
か、除去される。マスタ・クロックの半周期を加える
と、あるいは逆に除去すると、８分周回路３０７を駆動
するクロックの速度が速くなるか、あるいは遅くなる。
マスタ・クロックに行われる補正は図４のタイミング図
に示されている。図４の（Ａ）は１６．３８４ＭＨｚで
動作するマスタ・クロックを示している。図４の（Ｂ）
は周波数補正回路３０５によって行われるスピードアッ
プ補正の効果を示し、図４の（Ｃ）はスローダウン補正
の効果を示している。なお、補正は必要がある時だけ行
われ、２．０４８Ｍｂｐｓで２５６バイトを送信するた
めに必要とされる時間に相当する最大１２５マイクロ秒
ごとに行われる。

【００２６】上述したように、制御クロック３１０は、
リード３１２に現れたクロックから抽出された補正信号
（ＣＳ）を生成する。これを達成するために、制御ロジ
ックは図５に示すように補正ウィンドウをもつ信号を発
生する。この補正ウィンドウは信号３０９の立ち下がり
縁の中心に位置している。ウィンドウの幅、つまり、信
号が低レベルになっている期間の時間は３０マイクロ秒
に固定されている。この補正信号ＣＳの生成は、分周回
路とカウンタを含む、従来の基本的回路によって行わ
れ、リード３１２上の信号から所望信号ＣＳを出力す
る。これらの回路は公知であるので、詳しい説明は省略
する。

【００２７】次に、図５を参照して、フェーズ比較回路
３０３の動作について説明する。信号３０２の立ち下が
り縁が現れると、フェーズ比較回路３０３は分周回路３
０８から出力された内部信号３０９とリード３１１上の
補正信号ＣＳをサンプリングする。以下で明らかにする
ように、このサンプリングは各フレームごとに一回、つ
まり、１２５マイクロ秒ごとに行われる。ＣＳサンプル
が低レベルにあると、つまり、リード３０２上の信号の
立ち下がり縁が補正ウィンドウ内に現れたことを示して
いると（図５のケース（ａ））、フェーズ比較回路３０
３は、この１２５マイクロ秒のフレーム期間にマスタ・
クロック３０６によって生成されたマスタ・クロック内
に補正が導入されないように周波数補正回路３０５を制
御する。逆に、ＣＳサンプルが高レベルにあると、つま
り、リード３０２上の信号の立ち上がり縁が補正ウィン
ドウの外側に現れたことを示していると（図５のケース
（ｂ）または（ｃ））、フェーズ比較回路３０３はリー
ド３０４上に補正制御信号を生成するので、周波数補正
回路３０５はリード３０９上のＩＮＴ信号のサンプル値
に応じてスピードアップまたはスローダウン補正を行
う。ＩＮＴ信号のサンプルが低レベルにあると（図５の
ケース（ｃ））、フェーズ比較回路３０３は、図４の
（Ｃ）に示すように、フレームの１の瞬時に半周期（つ
まり、約３０ナノ秒）だけ周波数補正回路３０５がマス
タ・クロックをストレッチするように制御する。逆に、
信号３０２の立ち下がり縁が現れた時にＩＮＴ信号のサ
ンプルが高レベルにあると（図５のケース（ｂ）、図４
の（Ｂ）に示すように、フレームの１の瞬時に半周期だ
け周波数補正回路３０５がマスタ・クロックを収縮する
ように制御する。さらに、補正が行われると、回路３０
７，３０８および３１０に組み込まれているすべてのカ
ウンタが再初期設定されることにより、ＩＮＴ内部信号
３０９と補正信号ＣＳ ３１１がリード３０２上の基準
信号の立ち下がり縁に再位置合わせされる。もっと正確
に説明すると、スローダウン補正がマスタ・クロックに
導入されたときは、ＣＳ信号の立ち上がり縁（これと同
時に、ウィンドウの中央に位置している信号３０９の立
ち下がり縁）が基準信号３０２の立ち下がり縁に再位置
合わせされる。逆に、スピードアップ補正がマスタ・ク
ロックに導入されたときは、ＣＳ信号の立ち下がり縁
（これと同時に、ウィンドウの中央に位置している信号
３０９の立ち下がり縁）が信号３０２の立ち下がり縁に
再位置合わせされる。

【００２８】明らかなように、上述した２つのメカニズ
ム、つまり、周波数補正回路３０５によって行われる補
正とＩＮＴ信号３０９およびＣＳ信号３１１の再位置合
わせはフレーム期間に一度ずつ（必要時に１２５マイク
ロ秒ごとに）一緒に使用されて、Ｘｍｉｔクロック２０
４とリード２０２上のＲｃｅクロックの同期がとられ
る。

【００２９】次に、本発明による同期化プロセスについ
て説明する。以下に説明するシステム初期設定は、両端
側の基準信号がＣＳウィンドウの同じ縁付近に同時に位
置していると、双方のアダプタがスローダウンするか、
スピードアップするという不安定な構成になるという事
態を除去することを一般的原理としている。ここで、第
１アダプタＡがディジタル・ネットワークに接続されて
いると想定する。図６はアダプタ１０３（Ａ）の初期設
定期間に実行されるステップを示すフローチャートであ
る。マシンに電源を入れると（ステップ６０１）、図２
の回線インタフェース回路２０１はアダプタがＧ．７０
３ワイヤ・ペアに対して隔離されるように制御される
（ステップ６０２）。これは、回線インタフェース回路
２０１のＲＥＳＥＴ入力コマンドをアクティベートする
ことによって達成され、その結果、回線インタフェース
回路の出力は高インピーダンス状況にセットされる。次
に、ステップ６０３で、マシンは自己テスト期間を開始
し、内部エラーを見つけるために、例えば、マイクロプ
ロセッサ、ＲＡＭ、ＲＯＭ記憶デバイス（図示せず）な
どの部品やコンポーネントが検査される。ステップ６０
４で、回線インタフェース回路のＲＥＳＥＴ入力リード
はディスアクティベートされ、その結果、回線インタフ
ェース回路２０１がＧ．７０３ネットワークに接続され
る。この時点で、リード２０４に現れたＸｍｉｔクロッ
クに歩調を合わせてデータをＸｍｉｔペア１０５に送る
ことができる。逆に、Ｒｃｅペア１０６から受信したＨ
ＤＢ３アナログ信号はデモジュレートされ、データおよ
び受信クロックがモジュレート信号から抽出される。ス
テップ６０４の直後にステップ６０５が実行され、ＤＰ
ＬＬ ２０３がリセットされる。これは、ＤＰＬＬのＲ
ＥＳＥＴ入力リードをアクティベートすることによって
達成される。その結果、回路３０７，３０８および３０
１、および制御ロジック３１０内のすべてのカウンタが
初期設定される。この時点で、信号はリード２１０，２
０２，３０２，３０９および３１１上の信号を示してい
る図７に図示のタイミング図に一致している。同図に示
すように、基準信号３０２（１２５マイクロ秒遅れて現
れる）の後に続く立ち下がり縁はリード３１１上の信号
ＣＳの補正ウィンドウの中央に位置付けられる。マシン
は動作状態になる（ステップ６０６）。

【００３０】図８の（Ａ）および（Ｂ）は、リード３０
２上の基準信号の立ち下がり縁とリード３１１上のＣＳ
信号の補正ウィンドウの中心合わせに続いて行われる同
期化プロセスを示す図であり、同図においては、基準信
号３０２が内部マスタ・クロックによってパルス化され
るリード３０９上の内部信号よりも遅れて現れることを
想定している。これらの２信号には周波数の差があるた
め、信号３０２の立ち下がり縁は、図７に示すようにＣ
Ｓ信号の補正ウィンドウの中心にまず位置合わせされて
から、補正ウィンドウの立ち上がり縁に向かってゆっく
りと移動する。図に示すように、この移動は存在する周
波数の差に対して非常に遅いように見える。例えば、
（アダプタＡとネットワークから受信した受信クロッ
ク、またはライン１０６上にどの信号も存在しない場合
には、回線インタフェース回路２０１によってまだ自然
に生成されている受信クロックとの間の）クォーツ・エ
レメントが最大１００万個当たり５０パーツ（５０ Ｐ
ＰＭ）の差がある最悪の場合には、基準信号３０２の立
ち下がり縁は、約２５００フレーム、つまり約３００ミ
リ秒の期間の遅れのあと、クロック・ウィンドウの立ち
上がり縁に「到達」する。つまり、立ち下がり縁は、補
正ウィンドウの立ち上がり縁が現れると同時に現れるこ
とになる。この様子を示したのが図８の（Ａ）である。
基準信号３０２の立ち下がり縁が補正ウィンドウの外側
に現れると、もっと正確に言うと、ＣＳが信号のスロー
ダウン部分で高レベルにあるときに立ち下がり縁が現れ
ると、フェーズ比較回路３０３はリード３０４上に制御
信号を生成する。この制御信号を受けて、周波数補正回
路は図４の（Ｃ）に示すように、マスタ・クロックを半
周期だけストレッチする。スローダウン補正が導入され
ると、マスタ・クロックに約３０ナノ秒の補正が行われ
る。この補正は、クォーツ・エレメント間の周波数の差
よりも実質的に大きい値に相当する。例えば、周波数値
の差が５０ ＰＰＭのオーダであるような最悪の場合に
は、遅い方のクロックに現れる遅延は１２５マイクロ秒
のフレームごとに６ナノ秒だけである。この場合には、
１２５マイクロ秒の５フレームごとに３０ナノ秒の補正
を行う必要がある。

【００３１】上述したように、マスタ・クロックのスト
レッチが行われると、これに伴って、補正ウィンドウの
立ち上がり縁が基準信号３０２の立ち下がり縁に再位置
合わせされる（補正ウィンドウの中心に置いておく必要
のあるＩＮＴ信号３０９の立ち下がり縁の再位置合わせ
も行われる）。この時点から、ＤＰＬＬはその動作点を
維持し、信号３０２の立ち下がり縁は、図８の（Ａ）の
右部分に示すように、補正ウィンドウの立ち上がり縁付
近に位置したままになっている。

【００３２】図８の（Ｂ）は、マスタ・クロックから抽
出されたリード３０９上のＩＮＴ信号よりもリード３０
２上の基準信号が早く現れる逆のケースを示している。
分周回路３０１，３０７，３０８およびロジック回路３
１０に含まれるカウンタの初期設定が完了すると、基準
信号の立ち下がり縁は、図７に示すように、リード３１
１上のＣＳ信号の補正ウィンドウに対して中心に現れ
る。この場合、２信号の周波数の値に若干に差があるの
で、リード３０２上の基準信号の立ち下がり縁は補正ウ
ィンドウの中心に対してゆっくり移動することになる。
実際には、信号３０２の立ち下がり縁は補正ウィンドウ
の立ち下がり縁に向かって移動する。この立ち下がり縁
が補正ウィンドウの「外側」に現れると（つまり、ＣＳ
信号がスピードアップ部分で高レベルにある場合の瞬時
に）、フェーズ比較回路３０３は基本的スピードアップ
補正を開始し、その結果、マスタ・クロックは半周期だ
け（約３０ナノ秒）収縮する。そのあと、補正ウィンド
ウの立ち下がり縁は（その立ち下がり縁を補正ウィンド
ウの中心に維持しておく必要のあるリード３０９上のＩ
ＮＴ信号の立ち下がり縁と一緒に）基準信号３０２の立
ち下がり縁に再位置合わせされる。この時点以降、マシ
ンＡはディジタル・ネットワークから抽出した受信信号
（第２のアダプタと通信が行われていないと、ディジタ
ル・ネットワークがこの種のクロックを発生すると想定
する）または回線インタフェース回路２０１によって生
成された内部クロックと同期が保たれたままになる。し
かし、第２のケースでは、マスタ・クロックが基準信号
よりも早い結果、図８の（Ａ）に示すような動作点にな
る第１のケースとは反対に、動作点は図８の（Ｂ）に示
す特性をもつことになる。

【００３３】以上の説明から明らかなように、どちらの
場合も、周波数の差が指定範囲内にあれば、その差に関
係なく、ディジタル・ネットワークに接続された第１ア
ダプタ１０３との間で同期が保たれることになる。

【００３４】第２のアダプタがネットワークに接続され
ているときは、図６を参照して上述したプロセスがその
第２アダプタに対して実行される。従って、上述したの
と同じように、ステップ６０４に示すように、Ｇ．７０
３ネットワークが回線インタフェース回路を介してアダ
プタに接続されると、直ちに第２アダプタのＤＰＬＬの
初期設定が行われる（ステップ６）。この初期設定は即
時に行う必要がある。実際には、第１アダプタの動作点
が補正ウィンドウの一方の側、例えば、スローダウン領
域付近のウィンドウの立ち上がり縁からウィンドウの他
方の側（例えば、スピードアップ領域付近のウィンドウ
の立ち下がり縁）へ移動する前に行う必要がある。第２
ＤＰＬＬを即時にリセットすると、以下に詳しく説明す
るように、一方が他方によって制御される両アダプタの
同期化プロセスが不安定になることが防止される。以下
で明らかにするように、同期化プロセス全体の安定性が
保たれるのは、両アダプタがＧ．７０３クリア・チャネ
ルを通して通信を始めた瞬時に、第１アダプタの動作点
と第２アダプタの動作点が補正ウィンドウの同じ「側」
にないためである。これに対して、接続されている第２
アダプタでステップ６０４と６０５を即時続けて行う
と、第１アダプタの動作点はその前の状態にセットされ
たままであるのに対し、第２アダプタの動作点はそのＤ
ＰＬＬの補正ウィンドウの「中間」にセットされること
になる。

【００３５】第２アダプタの動作モード・ステップ６０
６が行われる前に、第２マシンのディジタル・フェーズ
・ロック・ループ・デバイス２０３の内部に含まれるす
べてのカウンタが初期設定される。この場合、タイミン
グ図は、第２マシンが動作状態になるまで（ステップ６
０６）、図７に示すタイミング図と同様である。

【００３６】次に、この同期化プロセスについて図９の
（Ａ），（Ｂ）および（Ｃ）に示すタイミング図を参照
して詳しく説明する。これらの図には、第２アダプタが
Ｇ．７０３チャネルに接続されたあとの２アダプタの動
作点の動きが示されている。説明を理解しやすくするた
めに、最初に電源が入れられたアダプタ１０４（Ａ）の
マスタ・クロックがアダプタ１０４（Ｂ）のそれよりも
早いものと想定するが、逆の想定を行うことも可能であ
る。第２アダプタ１０４（Ｂ）に電源を入れる前は、ア
ダプタ１０３（Ａ）のマスタ・クロックの周波数と、
（第２アダプタが接続されていないときにディジタル・
ネットワークがマスタ・クロックを発生する場合に）デ
ィジタル・ネットワークから抽出された、あるいは回線
インタフェース回路２０１のＰＬＬによってリード２０
２上に自然に生成されたリード３０２上のクロック信号
の周波数との差に応じて、アダプタＡは、図８の（Ａ）
または（Ｂ）の右部分に示す２動作点のどちらかになっ
ている。第２アダプタが動作する前のアダプタ１０３
（Ａ）の上記２動作点は図９の（Ａ）にも示されてい
る。第２アダプタ１０４が動作モードにセットされる
と、そのディジタルＰＬＬ回路２０１の初期設定が終わ
ると、つまり、図９の（Ａ），（Ｂ）および（Ｃ）の時
刻ｔ１に、信号３０２の立ち下がり縁は、図７に示すよ
うに、そのアダプタにおいてＣＳ信号の補正ウィンドウ
の「中間」に位置合わせされる。従って、第２アダプタ
のマスタ・クロックの補正は、その周波数補正回路３０
５によって行われず、第２アダプタは、その内部マスタ
・クロック３０６から直接に抽出された独自の２．０４
８ＭＨｚに歩調を合わせてデータを送信する。Ｇ．７０
３ディジタル・ネットワークはクリア・チャネルである
ので、第２アダプタ１０３（Ｂ）から送信されたこれら
のデータは、第１アダプタ１０３（Ａ）によって同じ速
度で受信される。アダプタ（Ａ）１０３とアダプタ
（Ｂ）１０４のマスタ・クロック間の周波数差に応じ
て、アダプタ（Ａ）１０３の動作点は第２の動作点に移
動する場合がある。このようなことは、アダプタＢの接
続前（第２アダプタが接続されていないときネットワー
クがクロックを発生すると想定する）のアダプタＡのマ
スタ・クロックとネットワークのクロック間の周波数差
が、アダプタ（Ａ）１０３のマスタ・クロックとアダプ
タ（Ｂ）１０４のマスタ・クロック間の周波数差とは反
対符号をもつときに起こる。図９の（Ｂ）は、アダプタ
（Ｂ）１０４のマスタ・クロックがアダプタ（Ａ）１０
３のそれより遅れている場合を示しているが、同図に示
すように、アダプタＡの最終的動作点は、信号３０２の
立ち下がり縁がＣＳ信号３１１のスローダウン領域に近
接していることによって表される。従って、アダプタＡ
の初期動作点が図９の（Ｂ）の上部に示す動作点であれ
ば、つまり、信号３０２の立ち下がり点はＣＳ信号のス
ピードアップ領域付近に現れていれば、このアダプタ
は、第１の動作点から第２の動作点へスイッチすること
になる。逆に、アダプタＡの初期動作点が図９の（Ｂ）
の下方部分に示す動作点であれば、つまり、信号３０２
の立ち下がり点はＣＳ信号のスローダウン領域付近に現
れていれば、動作点の遷移は行われない。アダプタ
（Ｂ）１０４については、図９の（Ｃ）に示すように、
このアダプタが動作状態になる時刻ｔ１から、そのＤＰ
ＬＬ ２０３内の信号の立ち下がり縁は補正ウィンドウ
の中心位置から上述した２安定動作点の一方へ移動す
る。アダプタ（Ｂ）１０４のマスタ・クロックはアダプ
タ（Ａ）１０３のマスタ・クロックより遅れていると想
定されているので、最終的動作点は、信号３０２の立ち
下がり縁がＣＳ信号のスピードアップ領域付近、つま
り、リード３１１上のＣＳ信号の立ち下がり縁付近に現
れることによって表される。

【００３７】その結果、両方のアダプタが安定した最終
的動作点へ移動する対象となる。最終動作点に達する
と、遅いマスタ・クロックをもつアダプタは、基準信号
の立ち下がり縁がＣＳ信号のスピードアップ領域に近づ
くことによって、つまり、ＣＳ信号の立ち下がり縁に近
づくことによってそのＤＰＬＬが表される。逆に、早い
マスタ・クロックをもつアダプタは、信号３０２の立ち
下がり縁がＣＳ信号の立ち上がり縁付近に現れる動作点
のままになっている。従って、両方のアダプタは、マス
タ・クロックの周波数差が所定の数値範囲（５０ ＰＰ
Ｍのとき２．０４８ＭＨｚ）内にあれば、その差に関係
なく、同期が保たれたままになっている。

【００３８】なお、オペレーションの開始時に、一方の
アダプタがある動作点から別の動作点へスイッチすると
きに必要になる遅延に対応して、弾力的バッファ（ｅｌ
ａｓｔｉｃ ｂｕｆｆｅｒ）を設けておくと、早いクロ
ックをもつアダプタから送られたデータが失われるのを
防止することができる。この弾力的バッファを使用でき
ないときは、両方のアダプタがその最終的動作点に達し
たときデータの実際の通信が開始されるようにする手段
をアダプタが備えている必要がある。これは、データの
実際の送信を少なくとも数百ミリ秒だけ遅らせることに
よって達成できる。

【００３９】ＤＰＬＬ ２０３によって発生するジッタ
は、マスタ・クロック３０６に適用される補正に左右さ
れる。本発明の好適実施例では、補正は１６．３８４Ｍ
Ｈｚクロックの半周期であるので、補正が周波数補正回
路３０５によって適用されるとき、約３０ナノ秒のジッ
タが回線インタフェース回路２０１内に導入される。伝
送速度が２．０４８ＭＨｚのときは、このジッタは０．
０６２５単位間隔（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ−Ｕ
Ｉ）に等しい。ただし、ＵＩ＝１／２．０４８ＭＨｚ＝
４８８ｎｓである。ＣＣＩＴＴ勧告Ｇ．７０３に準拠す
るためには、ピーク間出力ジッタは周波数範囲（２０ｋ
Ｈｚ，１００ｋＨｚ）において１．５ ＵＩ以下にする
必要がある。ＤＰＬＬデバイス２０３によって発生する
ジッタは０．０６２５ ＵＩに等しいので、送信器およ
び受信器２０１は次式よりも小さいジッタを加える必要
がある。

【００４０】 １．５−０．０６２５＝１．４３７５ ＵＩ（ＣＣＩＴ
Ｔ勧告Ｇ．７０３） 周波数補正回路３０５によって生成される３０ナノ秒ジ
ッタは、Ｘｍｉｔ信号を生成するためのアナログ・フェ
ーズ・ロック・ループも内蔵している回線インタフェー
ス回路へ送られる。本発明の好適実施例では、後者のジ
ッタが即時にネットワークへ送信されるのを防止するた
めに、回線インタフェース回路２０１はアナログＰＬＬ
で実現すると利点が得られるが、３０ナノ秒ジッタに対
して小さい補正ステップをもつディタルＰＬＬで実現し
ても利点が得られる。従って、３０ナノ秒ジッタ値全体
は、数ビット時間の期間に徐々にネットワークへ送信さ
れる。

【００４１】また、ジッタは、マスタ・クロックの値
（例えば、３２ＭＨｚクロックの使用によって）をＸｍ
ｉｔクロックの値に対して大きくすることによって低く
できることは勿論である。

【００４２】

【発明の効果】本発明によれば、アダプタは、ネットワ
ーク（１００）とアナログ接続するための送信部と受信
部をもち、アダプタをネットワーク（１００）から切り
離すことを可能にするリセット入力端を備え、回線イン
タフェース回路（２０１）、およびマスタ・クロック
（３０６）によって駆動されて、回線インタフェース回
路（２０１）へタイミングおよび同期信号を送るディジ
タル・フェーズ・ロック・ループ・デバイスＤＰＬＬ
（２０３）を含み、ＤＰＬＬ（２０３）はマスタ・クロ
ックを内部ＩＮＴクロック（３０９）まで分周するため
の手段（３０７、３０８）および内部信号（３０９）を
回線インタフェース（２０１）によって回線から抽出さ
れた受信クロック（２０２）と同期がとられた基準信号
と比較するための手段を備え、フェーズ比較プロセスは
内部ＩＮＴ信号（３０９）の立ち下がり縁の中心に位置
する補正ウィンドウで表された内部補正信号（ＣＳ）を
使用して動作し、周波数補正は、補正がフェーズ比較手
段によって判断されたとき、マスタ・クロックを半周期
だけストレッチまたは収縮する周波数補正手段によって
達成されるようになし、さらに、マシンの電源投入時に
回線インタフェース回路（２０１）をリセットすること
によって、アダプタを回線から切り離すための手段と、
アダプタの回線インタフェース回路（２０１）のリセッ
トのあとＤＰＬＬ（２０３）を初期設定するための手段
とを含み、それにより、ＤＰＬＬは、マスタ・クロック
の補正が行われないで、内部ＩＮＴ信号（３０９）の立
ち下がり縁が基準信号（３０２）の遷移に位置合わせさ
れている状態にセットされるようになし、ＤＰＬＬ（２
０３）のリセットは回線インタフェース回路のリセット
のあと即時に行われるようにし、それにより、第１のア
ダプタがすでにクリア・チャネル・ディジタル・ネット
ワークに接続されている場合、第２のアダプタの接続に
よって同期化プロセスが不安定になるのを防止され、そ
の結果、２つの「スレーブ」アダプタはＧ．７０３クリ
ア・チャネル・ディジタル・ネットワークを通して通信
することが可能になるので、ＥＩＡ−４４９インタフェ
ースを２．０４８ＭｂｐｓのＧ．７０３クリア・チャネ
ル・インタフェースに変換する装置用に同期化回路を提
供し、これにより、ユーザが高速シリアル・アダプタ機
器を２．０４８Ｍｂｐｓで動作するディジタル専用回線
の公衆キャリア・サービスに接続することができる。

【図面の簡単な説明】

【図１】Ｇ．７０３クリア・チャネル・ディジタル・ネ
ットワークを含むネットワーク・トポロジを示すブロッ
ク図である。

【図２】本発明によるＧ．７０３クリア・チャネル・ネ
ットワーク用アダプタの基本構造を示すブロック図であ
る。

【図３】本発明によるアダプタに実装したディジタル・
フェーズ・ロック・ループ（ＤＰＬＬ）の内部構造を示
すブロック図である。

【図４】ＤＰＬＬにおける信号のタイミング図である。

【図５】ＤＰＬＬにおける信号のタイミング図である。

【図６】アダプタ初期設定期間に実行される技術的ステ
ップを示すフローチャートである。

【図７】初期設定期間に生成される基本的信号のタイミ
ング図である。

【図８】初期設定ステップ後に到達する２つの異なる動
作点を示す図である。

【図９】２個のアダプタがネットワークに接続されてい
るときのマシンの動作点の変化を示すタイミング図であ
る。

【符号の説明】 １００ ディジタル・クリア・チャネル・ネットワーク ２０１ 回線インタフェース回路 ２０２ 受信クロック ２０３ ディジタル・フェーズ・ロック・ループ・デバ
イスＤＰＬＬ ２０４ クロック信号 ３０１ 第１分周回路 ３０２ 基準信号 ３０３ フェーズ（位相）比較回路 ３０５ 周波数補正回路 ３０６ マスタ・クロック ３０７ 第２分周回路 ３０８ 第３分周回路 ３０９ 内部ＩＮＴクロック ３１１ 補正信号ＣＳ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−マルク カザントル フランス 06600 アンティベ シュマン ドゥ プティ フール レ ザンフォル アー２ (72)発明者 アンリ ジウリアーノ フランス 06140 ヴァンス ロティスモ ン デュ シューヴ 26 サント コロン ブ セーアッシュ． 1502 (72)発明者 パトリック シシ フランス 06610 ラ コル シュール ルー モンメイユ シュマン ドゥ ラ カリエール 211 バティドゥ ドュ ル ー ヴェ10

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ディジタル・クリア・チャネル・ネット
   ワーク（１００）への接続用アダプタであって、 送信部および受信部をもち、前記ネットワーク（１０
   ０）とアナログ接続するための回線インタフェース回路
   （２０１）であって、前記アダプタを前記ネットワーク
   （１００）から切り離すことを可能にするリセット入力
   端を備えた回線インタフェース回路（２０１）と、 マスタ・クロック（３０６）によって駆動されて、タイ
   ミングおよび同期信号を前記インタフェース回路（２０
   １）へ供給するためのディジタル・フェーズ・ロック・
   ループ・デバイスＤＰＬＬ（２０３）であって、マスタ
   ・クロックを内部ＩＮＴクロック（３０９）までに分割
   する手段（３０７、３０８）、該内部ＩＮＴ信号（３０
   ９）を前記回線インタフェース回路（２０１）によって
   生成された受信信号によって同期がとられた基準信号
   （３０２）と比較するフェーズ比較手段（３０３）であ
   って、該内部ＩＮＴ信号（３０９）のあらかじめ定めた
   一方の遷移の中心に位置する補正ウィンドウをもつ補正
   信号（ＣＳ）で動作するフェーズ比較手段（３０３）、
   および前記マスタ・クロックの補正が必要なとき該マス
   タ・クロックをストレッチまたは収縮する周波数補正手
   段（３０５）とを有するディジタル・フェーズ・ロック
   ・ループ・デバイスＤＰＬＬ（２０３）と、 マシンの電源投入時に前記回線インタフェース回路（２
   ０１）をリセットする手段と、 前記回線インタフェース回路（２０１）のリセットに続
   いて前記ＤＰＬＬ（２０３）を初期設定する手段であっ
   て、その初期設定により、該ＤＰＬＬ（２０３）はマス
   タ・クロックの補正が行われない初期動作点にセットさ
   れ、前記内部ＩＮＴ信号の前記あらかじめ決めた遷移は
   前記基準信号（３０２）の対応する遷移と位置合わせさ
   れている初期設定手段とを含み、 第１のアダプタがすでにディジタル・クリア・チャネル
   ・ネットワークに接続されている場合には、両方のアダ
   プタの同期化プロセスが安定点に向かって進むようにし
   たことを特徴とするアダプタ。
2. 【請求項２】 請求項１に記載のアダプタにおいて、前
   記ＤＰＬＬ（２０３）は、 前記受信クロック（２０２）を前記基準信号（３０２）
   までに分周する第１分周手段（３０１）であって、該Ｄ
   ＰＬＬ（２０３）をリセットすると初期設定される第１
   分周手段と、 前記補正マスタ・クロックを、ネットワーク経由でデー
   タを送信するための所望周波数をもつクロック信号（２
   ０４）までに分周する第２分周手段（３０８）と、 前記クロック信号（２０４）を前記内部ＩＮＴ信号（３
   ０９）までに分周する第３分周手段（３０８）とをさら
   に含み、 前記フェーズ比較手段は、前記基準信号（３０２）の周
   期ごとに、前記ＩＮＴ信号の値と前記補正ウィンドウを
   もつ前記補正信号ＣＳ（３１１）の値とをサンプリング
   する手段を含み、 前記サンプリングが前記補正ウィンドウ内で行われたと
   きは、前記フェーズ比較手段は制御信号を生成して前記
   周波数補正手段（３０５）へ送ることによって、前記マ
   スタ・クロックの補正を行わせず、 前記サンプリングが該補正ウィンドウの外側で行われた
   ときは、前記フェーズ比較手段（３０３）は制御信号を
   生成して前記周波数補正手段（３０５）へ送ることによ
   って、該内部ＩＮＴ信号（３０９）のサンプル値に応じ
   てスピードアップまたはスローダウン補正を行わせ、 前記ＤＰＬＬ（２０３）は、前記補正ウィンドウの立ち
   上がり縁または立ち下がり縁を前記基準信号（３０２）
   の遷移と位置合わせするための手段をさらに含むことを
   特徴とするアダプタ。
3. 【請求項３】 請求項１または２に記載のアダプタにお
   いて、前記回線インタフェース回路は、データをディジ
   タル・ネットワークへ送信するとき使用される送信クロ
   ックを生成するためのアナログ・フェーズ・ロック・ル
   ープＰＬＬを含んでおり、前記ＤＰＬＬ（２０３）によ
   って導入されたジッタが徐々にネットワークへ送信され
   るようにしたことを特徴とするアダプタ。
4. 【請求項４】 請求項１または２に記載のアダプタにお
   いて、前記回線インタフェース回路は、前記ＤＰＬＬ
   （２０３）によって導入されたジッタより小さい補正ス
   テップをもつディジタル・フェーズ・ロック・ループを
   含むことを特徴とするアダプタ。
5. 【請求項５】 請求項１ないし４のいずれかに記載のア
   ダプタにおいて、接続されたデータ終端装置（ＤＴＥ）
   から受信した送信要求（Ｒｅｑｕｅｓｔ ｔｏ Ｓｅｎ
   ｄ−ＲＴＳ）が現れるたびに前記ＤＰＬＬ（２０３）を
   リセットするための手段を含むことを特徴とするアダプ
   タ。
6. 【請求項６】 請求項１ないし４のいずれかに記載のア
   ダプタにおいて、回線が前記ネットワークから切り離さ
   れたことを検出する手段と、その検出に続いて前記ＤＰ
   ＬＬ（２０３）をリセットする手段とを含むことを特徴
   とするアダプタ。
7. 【請求項７】 請求項１ないし６のいずれかに記載のア
   ダプタにおいて、両方のアダプタの動作点が安定してい
   る限り、データを送信することを防止するための手段を
   含むことを特徴とするアダプタ。
8. 【請求項８】 請求項１または６のいずれかに記載のア
   ダプタにおいて、前記アダプタの２動作点がまだ安定さ
   れていない場合に、通信の最初の期間にやりとりされた
   データをストアしておくための弾性的バッファを含むこ
   とを特徴とするアダプタ。