JPH0799828B2 - クリア・チャネル通信ネットワークへの接続用アダプタ - Google Patents
クリア・チャネル通信ネットワークへの接続用アダプタInfo
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- JPH0799828B2 JPH0799828B2 JP5202186A JP20218693A JPH0799828B2 JP H0799828 B2 JPH0799828 B2 JP H0799828B2 JP 5202186 A JP5202186 A JP 5202186A JP 20218693 A JP20218693 A JP 20218693A JP H0799828 B2 JPH0799828 B2 JP H0799828B2
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- signal
- correction
- clock
- dpll
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【0001】
【産業上の利用分野】本発明はディジタル・データ通信
に関し、特に、クリア・チャネル通信ネットワーク用の
アダプタに関するものである。
に関し、特に、クリア・チャネル通信ネットワーク用の
アダプタに関するものである。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第92480131.9
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
の基礎たるフランス国特許出願第92480131.9
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
【0003】
【従来の技術】ディジタル通信は、通信分野では広く普
及している。例えば、統合サービス・ディジタル・ネッ
トワーク(Integrated Services
Digital Network−ISDN)は急速に
発展している。ISDNネットワークでは、同期はディ
ジタル・ネットワークによってとられ、他方、ネットワ
ークに接続された機器はスレーブ(slave)として
扱われている。つまり、機器はネットワークから与えら
れる受信クロックに歩調を合わせてデータを送信してい
る。従って、ISDNネットワークに接続されているす
べての機器は、ネットワークから与えられるクロックに
歩調を合わせて動作する「スレーブ」として構成されて
いる。
及している。例えば、統合サービス・ディジタル・ネッ
トワーク(Integrated Services
Digital Network−ISDN)は急速に
発展している。ISDNネットワークでは、同期はディ
ジタル・ネットワークによってとられ、他方、ネットワ
ークに接続された機器はスレーブ(slave)として
扱われている。つまり、機器はネットワークから与えら
れる受信クロックに歩調を合わせてデータを送信してい
る。従って、ISDNネットワークに接続されているす
べての機器は、ネットワークから与えられるクロックに
歩調を合わせて動作する「スレーブ」として構成されて
いる。
【0004】しかし、ネットワークに接続された機器に
クロックを与えないディジタル・ネットワームもいくつ
か存在する。電気に関するCCITT勧告G703に準
拠するディジタル・ネットワークとして「クリア・チャ
ネル」(clear channel)(フレーム構造
なし)があるが、この種のネットワークを通して通信す
る2機器は同時に同期をとる必要がある。公知のシステ
ムでは、この同期は主に2ステップで達成されている。
第1には、すべての機器のビット・レート(bit r
ate−ビット伝送速度)は、ネットワークの公称周波
数レートにできる限り近くなるように選択されている。
実際には、例えば、公称周波数が2.048Mbps
(メガビット/秒)で動作するネットワークの場合は、
機器は、ビット・レートが100万当たり+/−50パ
ート(PPM)において2.048Mbpsに等しくな
るように保証するクオーツ・エレメントを搭載してい
る。第2には、一方のアダプタは「マスタ」として構成
され、このマスタから内部クロックがディジタル・ネッ
トワーク経由で他方のアダプタへ送られ、この他方のア
ダプタはそのクロックでその送信クロックの同期をとっ
ている。後者のアダプタが「スレーブ」と呼ばれ、前者
のアダプタが「マスタ」と呼ばれるのはそのためであ
る。この種のシステムには、次のような欠点がある。す
なわち、各アダプタは「マスタ」か「スレーブ」のどち
らかに構成する必要があるので、ユーザによる手操作が
必要になるため、システムの使用が複雑化することであ
る。さらに、動作中のとき、特に保守作業を実施してい
るときは、一方のアダプタのユーザまたはオペレータは
マシンの実際の構成を記憶していない場合があるので、
他方のマシンのオペレータを呼んで実際の構成をチェッ
クしてから、保守作業を続ける必要がある。
クロックを与えないディジタル・ネットワームもいくつ
か存在する。電気に関するCCITT勧告G703に準
拠するディジタル・ネットワークとして「クリア・チャ
ネル」(clear channel)(フレーム構造
なし)があるが、この種のネットワークを通して通信す
る2機器は同時に同期をとる必要がある。公知のシステ
ムでは、この同期は主に2ステップで達成されている。
第1には、すべての機器のビット・レート(bit r
ate−ビット伝送速度)は、ネットワークの公称周波
数レートにできる限り近くなるように選択されている。
実際には、例えば、公称周波数が2.048Mbps
(メガビット/秒)で動作するネットワークの場合は、
機器は、ビット・レートが100万当たり+/−50パ
ート(PPM)において2.048Mbpsに等しくな
るように保証するクオーツ・エレメントを搭載してい
る。第2には、一方のアダプタは「マスタ」として構成
され、このマスタから内部クロックがディジタル・ネッ
トワーク経由で他方のアダプタへ送られ、この他方のア
ダプタはそのクロックでその送信クロックの同期をとっ
ている。後者のアダプタが「スレーブ」と呼ばれ、前者
のアダプタが「マスタ」と呼ばれるのはそのためであ
る。この種のシステムには、次のような欠点がある。す
なわち、各アダプタは「マスタ」か「スレーブ」のどち
らかに構成する必要があるので、ユーザによる手操作が
必要になるため、システムの使用が複雑化することであ
る。さらに、動作中のとき、特に保守作業を実施してい
るときは、一方のアダプタのユーザまたはオペレータは
マシンの実際の構成を記憶していない場合があるので、
他方のマシンのオペレータを呼んで実際の構成をチェッ
クしてから、保守作業を続ける必要がある。
【0005】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的問題は、クロックを提供することは
せず、マスタ/スレーブ構成にする必要なしに、クリア
・チャネル・ディジタル・ネットワークに接続されるよ
うに構成したアダプタ用の同期化システムを提供するこ
とにある。
しようとする技術的問題は、クロックを提供することは
せず、マスタ/スレーブ構成にする必要なしに、クリア
・チャネル・ディジタル・ネットワークに接続されるよ
うに構成したアダプタ用の同期化システムを提供するこ
とにある。
【0006】本発明の目的は、ディジタル・クリア・チ
ャネル通信ネットワークへ接続するためのアダプタを提
供することにある。
ャネル通信ネットワークへ接続するためのアダプタを提
供することにある。
【0007】より詳しくは、本発明の目的は、EIA−
449インタフェースを2.048MbpsのG.70
3クリア・チャネル・インタフェースに変換する装置用
に同期化回路を提供し、これにより、ユーザが高速シリ
アル・アダプタ機器を2.048Mbpsで動作するデ
ィジタル専用回線の公衆キャリア・サービスに接続する
ことができるようにすることにある。これらのユーザ
は、各マシンを一方をマスタまたはスレーブにする構成
にする必要がないので、導入作業が大幅に改善される。
449インタフェースを2.048MbpsのG.70
3クリア・チャネル・インタフェースに変換する装置用
に同期化回路を提供し、これにより、ユーザが高速シリ
アル・アダプタ機器を2.048Mbpsで動作するデ
ィジタル専用回線の公衆キャリア・サービスに接続する
ことができるようにすることにある。これらのユーザ
は、各マシンを一方をマスタまたはスレーブにする構成
にする必要がないので、導入作業が大幅に改善される。
【0008】
【課題を解決するための手段】このような目的を達成す
るために、請求項1記載の発明は、ディジタル・クリア
・チャネル・ネットワーク(100)への接続用アダプ
タであって、送信部および受信部をもち、前記ネットワ
ーク(100)とアナログ接続するための回線インタフ
ェース回路(201)であって、前記アダプタを前記ネ
ットワーク(100)から切り離すことを可能にするリ
セット入力端を備えた回線インタフェース回路(20
1)と、マスタ・クロック(306)によって駆動され
て、タイミングおよび同期信号を前記インタフェース回
路(201)へ供給するためのディジタル・フェーズ・
ロック・ループ・デバイスDPLL(203)であっ
て、マスタ・クロックを内部INTクロック(309)
までに分割する手段(307、308)、該内部INT
信号(309)を前記回線インタフェース回路(20
1)によって生成された受信信号によって同期がとられ
た基準信号(302)と比較するフェーズ比較手段(3
03)であって、該内部INT信号(309)のあらか
じめ定めた一方の遷移の中心に位置する補正ウィンドウ
をもつ補正信号(CS)で動作するフェーズ比較手段
(303)、および前記マスタ・クロックの補正が必要
なとき該マスタ・クロックをストレッチまたは収縮する
周波数補正手段(305)とを有するディジタル・フェ
ーズ・ロック・ループ・デバイスDPLL(203)
と、マシンの電源投入時に前記回線インタフェース回路
(201)をリセットする手段と、前記回線インタフェ
ース回路(201)のリセットに続いて前記DPLL
(203)を初期設定する手段であって、その初期設定
により、該DPLL(203)はマスタ・クロックの補
正が行われない初期動作点にセットされ、前記内部IN
T信号の前記あらかじめ決めた遷移は前記基準信号(3
02)の対応する遷移と位置合わせされている初期設定
手段とを含み、第1のアダプタがすでにディジタル・ク
リア・チャネル・ネットワークに接続されている場合に
は、両方のアダプタの同期化プロセスが安定点に向かっ
て進むようにしたことを特徴とする。
るために、請求項1記載の発明は、ディジタル・クリア
・チャネル・ネットワーク(100)への接続用アダプ
タであって、送信部および受信部をもち、前記ネットワ
ーク(100)とアナログ接続するための回線インタフ
ェース回路(201)であって、前記アダプタを前記ネ
ットワーク(100)から切り離すことを可能にするリ
セット入力端を備えた回線インタフェース回路(20
1)と、マスタ・クロック(306)によって駆動され
て、タイミングおよび同期信号を前記インタフェース回
路(201)へ供給するためのディジタル・フェーズ・
ロック・ループ・デバイスDPLL(203)であっ
て、マスタ・クロックを内部INTクロック(309)
までに分割する手段(307、308)、該内部INT
信号(309)を前記回線インタフェース回路(20
1)によって生成された受信信号によって同期がとられ
た基準信号(302)と比較するフェーズ比較手段(3
03)であって、該内部INT信号(309)のあらか
じめ定めた一方の遷移の中心に位置する補正ウィンドウ
をもつ補正信号(CS)で動作するフェーズ比較手段
(303)、および前記マスタ・クロックの補正が必要
なとき該マスタ・クロックをストレッチまたは収縮する
周波数補正手段(305)とを有するディジタル・フェ
ーズ・ロック・ループ・デバイスDPLL(203)
と、マシンの電源投入時に前記回線インタフェース回路
(201)をリセットする手段と、前記回線インタフェ
ース回路(201)のリセットに続いて前記DPLL
(203)を初期設定する手段であって、その初期設定
により、該DPLL(203)はマスタ・クロックの補
正が行われない初期動作点にセットされ、前記内部IN
T信号の前記あらかじめ決めた遷移は前記基準信号(3
02)の対応する遷移と位置合わせされている初期設定
手段とを含み、第1のアダプタがすでにディジタル・ク
リア・チャネル・ネットワークに接続されている場合に
は、両方のアダプタの同期化プロセスが安定点に向かっ
て進むようにしたことを特徴とする。
【0009】請求項2記載の発明は、請求項1に記載の
アダプタにおいて、前記DPLL(203)は、前記受
信クロック(202)を前記基準信号(302)までに
分周する第1分周手段(301)であって、該DPLL
(203)をリセットすると初期設定される第1分周手
段と、前記補正マスタ・クロックを、ネットワーク経由
でデータを送信するための所望周波数をもつクロック信
号(204)までに分周する第2分周手段(308)
と、前記クロック信号(204)を前記内部INT信号
(309)までに分周する第3分周手段(308)とを
さらに含み、前記フェーズ比較手段は、前記基準信号
(302)の周期ごとに、前記INT信号の値と前記補
正ウィンドウをもつ前記補正信号CS(311)の値と
をサンプリングする手段を含み、前記サンプリングが前
記補正ウィンドウ内で行われたときは、前記フェーズ比
較手段は制御信号を生成して前記周波数補正手段(30
5)へ送ることによって、前記マスタ・クロックの補正
を行わせず、前記サンプリングが該補正ウィンドウの外
側で行われたときは、前記フェーズ比較手段(303)
は制御信号を生成して前記周波数補正手段(305)へ
送ることによって、該内部INT信号(309)のサン
プル値に応じてスピードアップまたはスローダウン補正
を行わせ、前記DPLL(203)は、前記補正ウィン
ドウの立ち上がり縁または立ち下がり縁を前記基準信号
(302)の遷移と位置合わせするための手段をさらに
含むことを特徴とする。
アダプタにおいて、前記DPLL(203)は、前記受
信クロック(202)を前記基準信号(302)までに
分周する第1分周手段(301)であって、該DPLL
(203)をリセットすると初期設定される第1分周手
段と、前記補正マスタ・クロックを、ネットワーク経由
でデータを送信するための所望周波数をもつクロック信
号(204)までに分周する第2分周手段(308)
と、前記クロック信号(204)を前記内部INT信号
(309)までに分周する第3分周手段(308)とを
さらに含み、前記フェーズ比較手段は、前記基準信号
(302)の周期ごとに、前記INT信号の値と前記補
正ウィンドウをもつ前記補正信号CS(311)の値と
をサンプリングする手段を含み、前記サンプリングが前
記補正ウィンドウ内で行われたときは、前記フェーズ比
較手段は制御信号を生成して前記周波数補正手段(30
5)へ送ることによって、前記マスタ・クロックの補正
を行わせず、前記サンプリングが該補正ウィンドウの外
側で行われたときは、前記フェーズ比較手段(303)
は制御信号を生成して前記周波数補正手段(305)へ
送ることによって、該内部INT信号(309)のサン
プル値に応じてスピードアップまたはスローダウン補正
を行わせ、前記DPLL(203)は、前記補正ウィン
ドウの立ち上がり縁または立ち下がり縁を前記基準信号
(302)の遷移と位置合わせするための手段をさらに
含むことを特徴とする。
【0010】請求項3記載の発明は、請求項1または2
に記載のアダプタにおいて、前記回線インタフェース回
路は、データをディジタル・ネットワークへ送信すると
き使用される送信クロックを生成するためのアナログ・
フェーズ・ロック・ループPLLを含んでおり、前記D
PLL(203)によって導入されたジッタが徐々にネ
ットワークへ送信されるようにしたことを特徴とする。
に記載のアダプタにおいて、前記回線インタフェース回
路は、データをディジタル・ネットワークへ送信すると
き使用される送信クロックを生成するためのアナログ・
フェーズ・ロック・ループPLLを含んでおり、前記D
PLL(203)によって導入されたジッタが徐々にネ
ットワークへ送信されるようにしたことを特徴とする。
【0011】請求項4記載の発明は、請求項1または2
に記載のアダプタにおいて、前記回線インタフェース回
路は、前記DPLL(203)によって導入されたジッ
タより小さい補正ステップをもつディジタル・フェーズ
・ロック・ループを含むことを特徴とする。
に記載のアダプタにおいて、前記回線インタフェース回
路は、前記DPLL(203)によって導入されたジッ
タより小さい補正ステップをもつディジタル・フェーズ
・ロック・ループを含むことを特徴とする。
【0012】請求項5記載の発明は、請求項1ないし4
のいずれかに記載のアダプタにおいて、接続されたデー
タ終端装置(DTE)から受信した送信要求(Requ
est to Send−RTS)が現れるたびに前記
DPLL(203)をリセットするための手段を含むこ
とを特徴とする。
のいずれかに記載のアダプタにおいて、接続されたデー
タ終端装置(DTE)から受信した送信要求(Requ
est to Send−RTS)が現れるたびに前記
DPLL(203)をリセットするための手段を含むこ
とを特徴とする。
【0013】請求項6記載の発明は、請求項1ないし4
のいずれかに記載のアダプタにおいて、回線が前記ネッ
トワークから切り離されたことを検出する手段と、その
検出に続いて前記DPLL(203)をリセットする手
段とを含むことを特徴とする。
のいずれかに記載のアダプタにおいて、回線が前記ネッ
トワークから切り離されたことを検出する手段と、その
検出に続いて前記DPLL(203)をリセットする手
段とを含むことを特徴とする。
【0014】請求項7記載の発明は、請求項1ないし6
のいずれかに記載のアダプタにおいて、両方のアダプタ
の動作点が安定している限り、データを送信することを
防止するための手段を含むことを特徴とする。
のいずれかに記載のアダプタにおいて、両方のアダプタ
の動作点が安定している限り、データを送信することを
防止するための手段を含むことを特徴とする。
【0015】請求項8記載の発明は、請求項1または6
のいずれかに記載のアダプタにおいて、前記アダプタの
2動作点がまだ安定されていない場合に、通信の最初の
期間にやりとりされたデータをストアしておくための弾
性的バッファを含むことを特徴とする。
のいずれかに記載のアダプタにおいて、前記アダプタの
2動作点がまだ安定されていない場合に、通信の最初の
期間にやりとりされたデータをストアしておくための弾
性的バッファを含むことを特徴とする。
【0016】請求項1ないし8のいずれかに記載のアダ
プタにおいて、前記DPLLは、T1基本マルチプレッ
クス・ディジタル伝送リンクのためのインタフェース回
路へタイミングおよび同期信号を送るようにすることが
できる。
プタにおいて、前記DPLLは、T1基本マルチプレッ
クス・ディジタル伝送リンクのためのインタフェース回
路へタイミングおよび同期信号を送るようにすることが
できる。
【0017】請求項1ないし8のいずれかに記載のアダ
プタにおいて、前記DPLLは、CEPT基本マルチプ
レックス・ディジタル伝送リンクのためのインタフェー
ス回路へタイミングおよび同期信号を送るようにするこ
とができる。
プタにおいて、前記DPLLは、CEPT基本マルチプ
レックス・ディジタル伝送リンクのためのインタフェー
ス回路へタイミングおよび同期信号を送るようにするこ
とができる。
【0018】その場合、RS449インタフェースを
2.048MHzのG.703クリア・チャネル・イン
タフェースに変換するためのアダプタを構成することが
できる。
2.048MHzのG.703クリア・チャネル・イン
タフェースに変換するためのアダプタを構成することが
できる。
【0019】
【作用】本発明によれば、上記技術的問題は、クリア・
チャネル・ディジタル・ネットワーク用のアダプタを提
供することによって解決している。つまり、このアダプ
タは2.048MHzで動作するデジタル・ネットワー
クに接続される回線インタフェース回路を搭載し、ネッ
トワーク上に存在する受信クロックを抽出するようにな
っている。回線インタフェース回路はリセット可能であ
るので、アダプタを回線から切り離すことができる。デ
ィジタル・フェーズ・ロック・ループ(Digital
Phase−lock Loop)デバイスDPLL
(203)は、16.384MHzのマスタ・クロック
でドライブされて、タイミング信号と同期信号を回線イ
ンタフェース回路へ送る。DPLLでは、マスタ・クロ
ックは8Hz内部INTクロック信号までに分割され、
回線インタフェース回路によって抽出された2.048
MHz受信信号から得られ、その受信信号と同期してい
る8KHz基準信号と比較される。8KHz基準信号の
立ち下がり縁は内部生成INT信号と、補正ウィンドウ
(correction window)が内部INT
信号の立ち下がり縁の中心に位置する補正信号CSをサ
ンプリングするために使用される。両方のサンプルの値
に従って、DPLLは補正をまったく行わないか、ある
いはスピードアップまたはスローダウン補正を行うかを
判断する。これは、フレームの1の瞬時に半周期だけマ
スタ・クロックを収縮またはストレッチすることによっ
て達成される。補正が導入されると、補正ウィンドウの
立ち上がり縁または立ち下がり縁は、導入された補正の
性質に応じて、8KHz基準信号の立ち上がり縁と位置
合わせされる。アダプタに電源を入れると、回線インタ
フェース回路が最初にリセットされ、次にDPLLがリ
セットされる。従って、アダプタが回線に接続される
と、DPLLが初期設定され、基準信号と内部信号は立
ち下がり縁がウィンドウ補正の中心付近に同時に現れる
ことになる。従って、補正は導入されないので、基準信
号と、マスタ・クロックから得た内部信号との間に周波
数の不一致があると、基準信号の立ち下がり縁が補正ウ
ィンドウの位置に対してスローダウン側にスライドする
ことになり、最終的には、この立ち上がり縁が補正ウィ
ンドウを越えて移動すると、補正が行われることにな
る。回線の補正が行われた直後にDPLLが初期設定さ
れるので、一方の(第1)アダプタにすでに電源が入っ
ていて、クリア・チャネル・ネットワークに接続されて
いると想定すると、初期設定プロセスは、両方のアダプ
タの安定動作点に向かって行われることになる。従っ
て、両方のアダプタは、共に「スレーブ」構成になって
いる場合であっても、同時に通信することができる。
「マスタ」または「スレーブ」構成側に必要であったス
イッチは不要になるので、オペレータによるアダプタの
使用が容易になる。
チャネル・ディジタル・ネットワーク用のアダプタを提
供することによって解決している。つまり、このアダプ
タは2.048MHzで動作するデジタル・ネットワー
クに接続される回線インタフェース回路を搭載し、ネッ
トワーク上に存在する受信クロックを抽出するようにな
っている。回線インタフェース回路はリセット可能であ
るので、アダプタを回線から切り離すことができる。デ
ィジタル・フェーズ・ロック・ループ(Digital
Phase−lock Loop)デバイスDPLL
(203)は、16.384MHzのマスタ・クロック
でドライブされて、タイミング信号と同期信号を回線イ
ンタフェース回路へ送る。DPLLでは、マスタ・クロ
ックは8Hz内部INTクロック信号までに分割され、
回線インタフェース回路によって抽出された2.048
MHz受信信号から得られ、その受信信号と同期してい
る8KHz基準信号と比較される。8KHz基準信号の
立ち下がり縁は内部生成INT信号と、補正ウィンドウ
(correction window)が内部INT
信号の立ち下がり縁の中心に位置する補正信号CSをサ
ンプリングするために使用される。両方のサンプルの値
に従って、DPLLは補正をまったく行わないか、ある
いはスピードアップまたはスローダウン補正を行うかを
判断する。これは、フレームの1の瞬時に半周期だけマ
スタ・クロックを収縮またはストレッチすることによっ
て達成される。補正が導入されると、補正ウィンドウの
立ち上がり縁または立ち下がり縁は、導入された補正の
性質に応じて、8KHz基準信号の立ち上がり縁と位置
合わせされる。アダプタに電源を入れると、回線インタ
フェース回路が最初にリセットされ、次にDPLLがリ
セットされる。従って、アダプタが回線に接続される
と、DPLLが初期設定され、基準信号と内部信号は立
ち下がり縁がウィンドウ補正の中心付近に同時に現れる
ことになる。従って、補正は導入されないので、基準信
号と、マスタ・クロックから得た内部信号との間に周波
数の不一致があると、基準信号の立ち下がり縁が補正ウ
ィンドウの位置に対してスローダウン側にスライドする
ことになり、最終的には、この立ち上がり縁が補正ウィ
ンドウを越えて移動すると、補正が行われることにな
る。回線の補正が行われた直後にDPLLが初期設定さ
れるので、一方の(第1)アダプタにすでに電源が入っ
ていて、クリア・チャネル・ネットワークに接続されて
いると想定すると、初期設定プロセスは、両方のアダプ
タの安定動作点に向かって行われることになる。従っ
て、両方のアダプタは、共に「スレーブ」構成になって
いる場合であっても、同時に通信することができる。
「マスタ」または「スレーブ」構成側に必要であったス
イッチは不要になるので、オペレータによるアダプタの
使用が容易になる。
【0020】本発明では、前記補正回路から導入された
ジッタが徐々にディジタル・ネットワークに送られるよ
うにするアナログPLLをもつ回線インタフェース・モ
ジュールでアダプタを構成することが好ましい。
ジッタが徐々にディジタル・ネットワークに送られるよ
うにするアナログPLLをもつ回線インタフェース・モ
ジュールでアダプタを構成することが好ましい。
【0021】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0022】図1は、G.703クリア・チャネル・ネ
ットワークを通して通信するディジタル・アダプタの技
術的環境を示す図である。図1に示すように、データ終
端装置101(DTE)は高速シリアル・アダプタを介
してアダプタ103に接続されている。アダプタ103
(以下、アダプタAと呼ぶ)は、2つの送信(Xmi
t)および受信(Rce)ペア105および106を通
してG.703クリア・チャネル・ディジタル・ネット
ワークに接続されている。同様に、他方の側には、第2
のアダプタB 104を介してデータをやりとりする第
2のDTE 102が接続され、アダプタBは2つのX
mitおよびRceワイヤ・ペア107および108で
ネットワークに接続されている。
ットワークを通して通信するディジタル・アダプタの技
術的環境を示す図である。図1に示すように、データ終
端装置101(DTE)は高速シリアル・アダプタを介
してアダプタ103に接続されている。アダプタ103
(以下、アダプタAと呼ぶ)は、2つの送信(Xmi
t)および受信(Rce)ペア105および106を通
してG.703クリア・チャネル・ディジタル・ネット
ワークに接続されている。同様に、他方の側には、第2
のアダプタB 104を介してデータをやりとりする第
2のDTE 102が接続され、アダプタBは2つのX
mitおよびRceワイヤ・ペア107および108で
ネットワークに接続されている。
【0023】図2は、本発明によるG.703クリア・
チャネル・ネットワーク用のアダプタの基本構造を示す
図である。以下では、説明の便宜上、一方のアダプタ、
例えば、アダプタ103だけについて説明する。アダプ
タ103は回線インタフェース・モジュール201を含
んでおり、このモジュールはワイヤ・ペア105および
106にアナログ接続を提供するための送信部と受信部
をもっている。本発明の好適実施例では、SIEMEN
S社から参照番号PEB2235で提供され、「ISD
N基本アクセス・トランシーブ」(ISDN Prim
ary Access Transceive)または
「IPAT」(SIEMENS社の商標)と呼ばれる特
定のモジュールが使用可能であるが、本発明はこの特定
モジュールの使用に限定されないことは勿論である。ま
た、基本レートPCMキャリアと結ぶアナログ受信およ
び送信回線インタフェース機能を備えたものならば、他
の同等の回線インタフェース回路を使用することも可能
である。ワイヤ・ペア106から受信したHDB3信号
から、回線インタフェース・モジュール201の受信部
はデータRDの抽出とリード202に現れた受信クロッ
クの抽出を行う。本発明の好適実施例では、リード20
2に現れる受信クロックは、周波数値が2.048MH
zの方形波クロック信号であり、ディジタル・フェーズ
・ロック・ループ・デバイス203(Digital
Phase locked loopdevice−D
PLL)の一方の入力リードへ送信される。デバイス2
03は、基本マルチプレックス・ディジタル送信リンク
用のインタフェース回路へタイミングおよび同期信号を
送ると共に、ふらつき(wander)を含む低周波数
ジッタをフィルタにかけて除去する。本発明の好適実施
例では、DPLLは、MITEL社から参照番号「MT
8941」で提供され、アドバンスT1/CEPTディ
ジタル・トランクPLLと呼ばれる特定モジュールが使
用されているが、上記と同じように、タイミングおよび
同期信号を出力するデバイスならば、他の同等のデバイ
スも本発明の実現のために使用可能であることは勿論で
ある。リード202に現れた2.048MHz受信信号
から、DPLLは、あとで詳しく説明するように、同一
公称周波数(2.048MHz)で動作するXmitク
ロックを抽出しリード204上に送出する。このXmi
tクロックは回線インタフェース回路201によって使
用され、データ送信がパルス化されてXmitペア10
5経由でネットワークへ送出される。回線インタフェー
ス回路201とディジタル・フェーズ・ロック・ループ
・デバイス203は共に、下述する同期化プロセスのた
めに使用されるリセット入力端を備えている。
チャネル・ネットワーク用のアダプタの基本構造を示す
図である。以下では、説明の便宜上、一方のアダプタ、
例えば、アダプタ103だけについて説明する。アダプ
タ103は回線インタフェース・モジュール201を含
んでおり、このモジュールはワイヤ・ペア105および
106にアナログ接続を提供するための送信部と受信部
をもっている。本発明の好適実施例では、SIEMEN
S社から参照番号PEB2235で提供され、「ISD
N基本アクセス・トランシーブ」(ISDN Prim
ary Access Transceive)または
「IPAT」(SIEMENS社の商標)と呼ばれる特
定のモジュールが使用可能であるが、本発明はこの特定
モジュールの使用に限定されないことは勿論である。ま
た、基本レートPCMキャリアと結ぶアナログ受信およ
び送信回線インタフェース機能を備えたものならば、他
の同等の回線インタフェース回路を使用することも可能
である。ワイヤ・ペア106から受信したHDB3信号
から、回線インタフェース・モジュール201の受信部
はデータRDの抽出とリード202に現れた受信クロッ
クの抽出を行う。本発明の好適実施例では、リード20
2に現れる受信クロックは、周波数値が2.048MH
zの方形波クロック信号であり、ディジタル・フェーズ
・ロック・ループ・デバイス203(Digital
Phase locked loopdevice−D
PLL)の一方の入力リードへ送信される。デバイス2
03は、基本マルチプレックス・ディジタル送信リンク
用のインタフェース回路へタイミングおよび同期信号を
送ると共に、ふらつき(wander)を含む低周波数
ジッタをフィルタにかけて除去する。本発明の好適実施
例では、DPLLは、MITEL社から参照番号「MT
8941」で提供され、アドバンスT1/CEPTディ
ジタル・トランクPLLと呼ばれる特定モジュールが使
用されているが、上記と同じように、タイミングおよび
同期信号を出力するデバイスならば、他の同等のデバイ
スも本発明の実現のために使用可能であることは勿論で
ある。リード202に現れた2.048MHz受信信号
から、DPLLは、あとで詳しく説明するように、同一
公称周波数(2.048MHz)で動作するXmitク
ロックを抽出しリード204上に送出する。このXmi
tクロックは回線インタフェース回路201によって使
用され、データ送信がパルス化されてXmitペア10
5経由でネットワークへ送出される。回線インタフェー
ス回路201とディジタル・フェーズ・ロック・ループ
・デバイス203は共に、下述する同期化プロセスのた
めに使用されるリセット入力端を備えている。
【0024】図3は、本発明の理解を容易にするために
示したディジタル・フェーズ・ロック・ループ(PL
L)203の基本的内部構造図である。受信クロックは
256分周回路301に入力され、この回路301は8
KHz基準信号をリード302上に出力する。基準信号
はフェーズ(位相)比較回路303に入力され、フェー
ズ比較回路303は制御信号をリード304上に生成し
て、マスタ・クロック306から16.384MHzマ
スタ・クロック信号を受信している周波数補正回路30
5へ送られる。周波数補正回路305はフェーズ比較回
路303の制御の下でマスタ・クロックから抽出した補
正クロック信号を生成し、この信号は分周回路307に
よって8分周される。分周回路307の出力端子から
は、2.048MHzで動作する所望Xmitクロック
信号がリード204上に出力される。この出力は第2の
256分周回路308へも送信され、この分周回路は8
KHz内部(INT)信号をリード309上に出力す
る。INT信号はフェーズ比較回路303の第2の入力
端へ送られる。最後に、制御ロジック310はリード3
12に現れた補正周波数を受信し、リード311上に補
正信号(CS)を生成する。この補正信号は、下述する
ようにリード304上に制御信号を生成するためにフェ
ーズ比較回路303によって使用される。分周回路30
1,307および308はカウンタによって実現されて
いる。これらのカウンタは、下述するようにリセット入
力(図示せず)によってリセット可能になっている。同
様に、制御ロジック310はリセット入力リード(図示
せず)を備えている。回路301,307および30
8、および制御ロジック310のリセットは図1を参照
して説明したDPLLのリセット・オペレーションを実
行する。
示したディジタル・フェーズ・ロック・ループ(PL
L)203の基本的内部構造図である。受信クロックは
256分周回路301に入力され、この回路301は8
KHz基準信号をリード302上に出力する。基準信号
はフェーズ(位相)比較回路303に入力され、フェー
ズ比較回路303は制御信号をリード304上に生成し
て、マスタ・クロック306から16.384MHzマ
スタ・クロック信号を受信している周波数補正回路30
5へ送られる。周波数補正回路305はフェーズ比較回
路303の制御の下でマスタ・クロックから抽出した補
正クロック信号を生成し、この信号は分周回路307に
よって8分周される。分周回路307の出力端子から
は、2.048MHzで動作する所望Xmitクロック
信号がリード204上に出力される。この出力は第2の
256分周回路308へも送信され、この分周回路は8
KHz内部(INT)信号をリード309上に出力す
る。INT信号はフェーズ比較回路303の第2の入力
端へ送られる。最後に、制御ロジック310はリード3
12に現れた補正周波数を受信し、リード311上に補
正信号(CS)を生成する。この補正信号は、下述する
ようにリード304上に制御信号を生成するためにフェ
ーズ比較回路303によって使用される。分周回路30
1,307および308はカウンタによって実現されて
いる。これらのカウンタは、下述するようにリセット入
力(図示せず)によってリセット可能になっている。同
様に、制御ロジック310はリセット入力リード(図示
せず)を備えている。回路301,307および30
8、および制御ロジック310のリセットは図1を参照
して説明したDPLLのリセット・オペレーションを実
行する。
【0025】周波数補正回路305は、16.384M
Hz生成マスタ・クロック306のマスタ・クロック信
号に補正を加えるために使用される。これを達成するた
めに、マスタ・クロック306で生成された信号に1
6.384MHzクロック信号の半周期が加えられる
か、除去される。マスタ・クロックの半周期を加える
と、あるいは逆に除去すると、8分周回路307を駆動
するクロックの速度が速くなるか、あるいは遅くなる。
マスタ・クロックに行われる補正は図4のタイミング図
に示されている。図4の(A)は16.384MHzで
動作するマスタ・クロックを示している。図4の(B)
は周波数補正回路305によって行われるスピードアッ
プ補正の効果を示し、図4の(C)はスローダウン補正
の効果を示している。なお、補正は必要がある時だけ行
われ、2.048Mbpsで256バイトを送信するた
めに必要とされる時間に相当する最大125マイクロ秒
ごとに行われる。
Hz生成マスタ・クロック306のマスタ・クロック信
号に補正を加えるために使用される。これを達成するた
めに、マスタ・クロック306で生成された信号に1
6.384MHzクロック信号の半周期が加えられる
か、除去される。マスタ・クロックの半周期を加える
と、あるいは逆に除去すると、8分周回路307を駆動
するクロックの速度が速くなるか、あるいは遅くなる。
マスタ・クロックに行われる補正は図4のタイミング図
に示されている。図4の(A)は16.384MHzで
動作するマスタ・クロックを示している。図4の(B)
は周波数補正回路305によって行われるスピードアッ
プ補正の効果を示し、図4の(C)はスローダウン補正
の効果を示している。なお、補正は必要がある時だけ行
われ、2.048Mbpsで256バイトを送信するた
めに必要とされる時間に相当する最大125マイクロ秒
ごとに行われる。
【0026】上述したように、制御クロック310は、
リード312に現れたクロックから抽出された補正信号
(CS)を生成する。これを達成するために、制御ロジ
ックは図5に示すように補正ウィンドウをもつ信号を発
生する。この補正ウィンドウは信号309の立ち下がり
縁の中心に位置している。ウィンドウの幅、つまり、信
号が低レベルになっている期間の時間は30マイクロ秒
に固定されている。この補正信号CSの生成は、分周回
路とカウンタを含む、従来の基本的回路によって行わ
れ、リード312上の信号から所望信号CSを出力す
る。これらの回路は公知であるので、詳しい説明は省略
する。
リード312に現れたクロックから抽出された補正信号
(CS)を生成する。これを達成するために、制御ロジ
ックは図5に示すように補正ウィンドウをもつ信号を発
生する。この補正ウィンドウは信号309の立ち下がり
縁の中心に位置している。ウィンドウの幅、つまり、信
号が低レベルになっている期間の時間は30マイクロ秒
に固定されている。この補正信号CSの生成は、分周回
路とカウンタを含む、従来の基本的回路によって行わ
れ、リード312上の信号から所望信号CSを出力す
る。これらの回路は公知であるので、詳しい説明は省略
する。
【0027】次に、図5を参照して、フェーズ比較回路
303の動作について説明する。信号302の立ち下が
り縁が現れると、フェーズ比較回路303は分周回路3
08から出力された内部信号309とリード311上の
補正信号CSをサンプリングする。以下で明らかにする
ように、このサンプリングは各フレームごとに一回、つ
まり、125マイクロ秒ごとに行われる。CSサンプル
が低レベルにあると、つまり、リード302上の信号の
立ち下がり縁が補正ウィンドウ内に現れたことを示して
いると(図5のケース(a))、フェーズ比較回路30
3は、この125マイクロ秒のフレーム期間にマスタ・
クロック306によって生成されたマスタ・クロック内
に補正が導入されないように周波数補正回路305を制
御する。逆に、CSサンプルが高レベルにあると、つま
り、リード302上の信号の立ち上がり縁が補正ウィン
ドウの外側に現れたことを示していると(図5のケース
(b)または(c))、フェーズ比較回路303はリー
ド304上に補正制御信号を生成するので、周波数補正
回路305はリード309上のINT信号のサンプル値
に応じてスピードアップまたはスローダウン補正を行
う。INT信号のサンプルが低レベルにあると(図5の
ケース(c))、フェーズ比較回路303は、図4の
(C)に示すように、フレームの1の瞬時に半周期(つ
まり、約30ナノ秒)だけ周波数補正回路305がマス
タ・クロックをストレッチするように制御する。逆に、
信号302の立ち下がり縁が現れた時にINT信号のサ
ンプルが高レベルにあると(図5のケース(b)、図4
の(B)に示すように、フレームの1の瞬時に半周期だ
け周波数補正回路305がマスタ・クロックを収縮する
ように制御する。さらに、補正が行われると、回路30
7,308および310に組み込まれているすべてのカ
ウンタが再初期設定されることにより、INT内部信号
309と補正信号CS 311がリード302上の基準
信号の立ち下がり縁に再位置合わせされる。もっと正確
に説明すると、スローダウン補正がマスタ・クロックに
導入されたときは、CS信号の立ち上がり縁(これと同
時に、ウィンドウの中央に位置している信号309の立
ち下がり縁)が基準信号302の立ち下がり縁に再位置
合わせされる。逆に、スピードアップ補正がマスタ・ク
ロックに導入されたときは、CS信号の立ち下がり縁
(これと同時に、ウィンドウの中央に位置している信号
309の立ち下がり縁)が信号302の立ち下がり縁に
再位置合わせされる。
303の動作について説明する。信号302の立ち下が
り縁が現れると、フェーズ比較回路303は分周回路3
08から出力された内部信号309とリード311上の
補正信号CSをサンプリングする。以下で明らかにする
ように、このサンプリングは各フレームごとに一回、つ
まり、125マイクロ秒ごとに行われる。CSサンプル
が低レベルにあると、つまり、リード302上の信号の
立ち下がり縁が補正ウィンドウ内に現れたことを示して
いると(図5のケース(a))、フェーズ比較回路30
3は、この125マイクロ秒のフレーム期間にマスタ・
クロック306によって生成されたマスタ・クロック内
に補正が導入されないように周波数補正回路305を制
御する。逆に、CSサンプルが高レベルにあると、つま
り、リード302上の信号の立ち上がり縁が補正ウィン
ドウの外側に現れたことを示していると(図5のケース
(b)または(c))、フェーズ比較回路303はリー
ド304上に補正制御信号を生成するので、周波数補正
回路305はリード309上のINT信号のサンプル値
に応じてスピードアップまたはスローダウン補正を行
う。INT信号のサンプルが低レベルにあると(図5の
ケース(c))、フェーズ比較回路303は、図4の
(C)に示すように、フレームの1の瞬時に半周期(つ
まり、約30ナノ秒)だけ周波数補正回路305がマス
タ・クロックをストレッチするように制御する。逆に、
信号302の立ち下がり縁が現れた時にINT信号のサ
ンプルが高レベルにあると(図5のケース(b)、図4
の(B)に示すように、フレームの1の瞬時に半周期だ
け周波数補正回路305がマスタ・クロックを収縮する
ように制御する。さらに、補正が行われると、回路30
7,308および310に組み込まれているすべてのカ
ウンタが再初期設定されることにより、INT内部信号
309と補正信号CS 311がリード302上の基準
信号の立ち下がり縁に再位置合わせされる。もっと正確
に説明すると、スローダウン補正がマスタ・クロックに
導入されたときは、CS信号の立ち上がり縁(これと同
時に、ウィンドウの中央に位置している信号309の立
ち下がり縁)が基準信号302の立ち下がり縁に再位置
合わせされる。逆に、スピードアップ補正がマスタ・ク
ロックに導入されたときは、CS信号の立ち下がり縁
(これと同時に、ウィンドウの中央に位置している信号
309の立ち下がり縁)が信号302の立ち下がり縁に
再位置合わせされる。
【0028】明らかなように、上述した2つのメカニズ
ム、つまり、周波数補正回路305によって行われる補
正とINT信号309およびCS信号311の再位置合
わせはフレーム期間に一度ずつ(必要時に125マイク
ロ秒ごとに)一緒に使用されて、Xmitクロック20
4とリード202上のRceクロックの同期がとられ
る。
ム、つまり、周波数補正回路305によって行われる補
正とINT信号309およびCS信号311の再位置合
わせはフレーム期間に一度ずつ(必要時に125マイク
ロ秒ごとに)一緒に使用されて、Xmitクロック20
4とリード202上のRceクロックの同期がとられ
る。
【0029】次に、本発明による同期化プロセスについ
て説明する。以下に説明するシステム初期設定は、両端
側の基準信号がCSウィンドウの同じ縁付近に同時に位
置していると、双方のアダプタがスローダウンするか、
スピードアップするという不安定な構成になるという事
態を除去することを一般的原理としている。ここで、第
1アダプタAがディジタル・ネットワークに接続されて
いると想定する。図6はアダプタ103(A)の初期設
定期間に実行されるステップを示すフローチャートであ
る。マシンに電源を入れると(ステップ601)、図2
の回線インタフェース回路201はアダプタがG.70
3ワイヤ・ペアに対して隔離されるように制御される
(ステップ602)。これは、回線インタフェース回路
201のRESET入力コマンドをアクティベートする
ことによって達成され、その結果、回線インタフェース
回路の出力は高インピーダンス状況にセットされる。次
に、ステップ603で、マシンは自己テスト期間を開始
し、内部エラーを見つけるために、例えば、マイクロプ
ロセッサ、RAM、ROM記憶デバイス(図示せず)な
どの部品やコンポーネントが検査される。ステップ60
4で、回線インタフェース回路のRESET入力リード
はディスアクティベートされ、その結果、回線インタフ
ェース回路201がG.703ネットワークに接続され
る。この時点で、リード204に現れたXmitクロッ
クに歩調を合わせてデータをXmitペア105に送る
ことができる。逆に、Rceペア106から受信したH
DB3アナログ信号はデモジュレートされ、データおよ
び受信クロックがモジュレート信号から抽出される。ス
テップ604の直後にステップ605が実行され、DP
LL 203がリセットされる。これは、DPLLのR
ESET入力リードをアクティベートすることによって
達成される。その結果、回路307,308および30
1、および制御ロジック310内のすべてのカウンタが
初期設定される。この時点で、信号はリード210,2
02,302,309および311上の信号を示してい
る図7に図示のタイミング図に一致している。同図に示
すように、基準信号302(125マイクロ秒遅れて現
れる)の後に続く立ち下がり縁はリード311上の信号
CSの補正ウィンドウの中央に位置付けられる。マシン
は動作状態になる(ステップ606)。
て説明する。以下に説明するシステム初期設定は、両端
側の基準信号がCSウィンドウの同じ縁付近に同時に位
置していると、双方のアダプタがスローダウンするか、
スピードアップするという不安定な構成になるという事
態を除去することを一般的原理としている。ここで、第
1アダプタAがディジタル・ネットワークに接続されて
いると想定する。図6はアダプタ103(A)の初期設
定期間に実行されるステップを示すフローチャートであ
る。マシンに電源を入れると(ステップ601)、図2
の回線インタフェース回路201はアダプタがG.70
3ワイヤ・ペアに対して隔離されるように制御される
(ステップ602)。これは、回線インタフェース回路
201のRESET入力コマンドをアクティベートする
ことによって達成され、その結果、回線インタフェース
回路の出力は高インピーダンス状況にセットされる。次
に、ステップ603で、マシンは自己テスト期間を開始
し、内部エラーを見つけるために、例えば、マイクロプ
ロセッサ、RAM、ROM記憶デバイス(図示せず)な
どの部品やコンポーネントが検査される。ステップ60
4で、回線インタフェース回路のRESET入力リード
はディスアクティベートされ、その結果、回線インタフ
ェース回路201がG.703ネットワークに接続され
る。この時点で、リード204に現れたXmitクロッ
クに歩調を合わせてデータをXmitペア105に送る
ことができる。逆に、Rceペア106から受信したH
DB3アナログ信号はデモジュレートされ、データおよ
び受信クロックがモジュレート信号から抽出される。ス
テップ604の直後にステップ605が実行され、DP
LL 203がリセットされる。これは、DPLLのR
ESET入力リードをアクティベートすることによって
達成される。その結果、回路307,308および30
1、および制御ロジック310内のすべてのカウンタが
初期設定される。この時点で、信号はリード210,2
02,302,309および311上の信号を示してい
る図7に図示のタイミング図に一致している。同図に示
すように、基準信号302(125マイクロ秒遅れて現
れる)の後に続く立ち下がり縁はリード311上の信号
CSの補正ウィンドウの中央に位置付けられる。マシン
は動作状態になる(ステップ606)。
【0030】図8の(A)および(B)は、リード30
2上の基準信号の立ち下がり縁とリード311上のCS
信号の補正ウィンドウの中心合わせに続いて行われる同
期化プロセスを示す図であり、同図においては、基準信
号302が内部マスタ・クロックによってパルス化され
るリード309上の内部信号よりも遅れて現れることを
想定している。これらの2信号には周波数の差があるた
め、信号302の立ち下がり縁は、図7に示すようにC
S信号の補正ウィンドウの中心にまず位置合わせされて
から、補正ウィンドウの立ち上がり縁に向かってゆっく
りと移動する。図に示すように、この移動は存在する周
波数の差に対して非常に遅いように見える。例えば、
(アダプタAとネットワークから受信した受信クロッ
ク、またはライン106上にどの信号も存在しない場合
には、回線インタフェース回路201によってまだ自然
に生成されている受信クロックとの間の)クォーツ・エ
レメントが最大100万個当たり50パーツ(50 P
PM)の差がある最悪の場合には、基準信号302の立
ち下がり縁は、約2500フレーム、つまり約300ミ
リ秒の期間の遅れのあと、クロック・ウィンドウの立ち
上がり縁に「到達」する。つまり、立ち下がり縁は、補
正ウィンドウの立ち上がり縁が現れると同時に現れるこ
とになる。この様子を示したのが図8の(A)である。
基準信号302の立ち下がり縁が補正ウィンドウの外側
に現れると、もっと正確に言うと、CSが信号のスロー
ダウン部分で高レベルにあるときに立ち下がり縁が現れ
ると、フェーズ比較回路303はリード304上に制御
信号を生成する。この制御信号を受けて、周波数補正回
路は図4の(C)に示すように、マスタ・クロックを半
周期だけストレッチする。スローダウン補正が導入され
ると、マスタ・クロックに約30ナノ秒の補正が行われ
る。この補正は、クォーツ・エレメント間の周波数の差
よりも実質的に大きい値に相当する。例えば、周波数値
の差が50 PPMのオーダであるような最悪の場合に
は、遅い方のクロックに現れる遅延は125マイクロ秒
のフレームごとに6ナノ秒だけである。この場合には、
125マイクロ秒の5フレームごとに30ナノ秒の補正
を行う必要がある。
2上の基準信号の立ち下がり縁とリード311上のCS
信号の補正ウィンドウの中心合わせに続いて行われる同
期化プロセスを示す図であり、同図においては、基準信
号302が内部マスタ・クロックによってパルス化され
るリード309上の内部信号よりも遅れて現れることを
想定している。これらの2信号には周波数の差があるた
め、信号302の立ち下がり縁は、図7に示すようにC
S信号の補正ウィンドウの中心にまず位置合わせされて
から、補正ウィンドウの立ち上がり縁に向かってゆっく
りと移動する。図に示すように、この移動は存在する周
波数の差に対して非常に遅いように見える。例えば、
(アダプタAとネットワークから受信した受信クロッ
ク、またはライン106上にどの信号も存在しない場合
には、回線インタフェース回路201によってまだ自然
に生成されている受信クロックとの間の)クォーツ・エ
レメントが最大100万個当たり50パーツ(50 P
PM)の差がある最悪の場合には、基準信号302の立
ち下がり縁は、約2500フレーム、つまり約300ミ
リ秒の期間の遅れのあと、クロック・ウィンドウの立ち
上がり縁に「到達」する。つまり、立ち下がり縁は、補
正ウィンドウの立ち上がり縁が現れると同時に現れるこ
とになる。この様子を示したのが図8の(A)である。
基準信号302の立ち下がり縁が補正ウィンドウの外側
に現れると、もっと正確に言うと、CSが信号のスロー
ダウン部分で高レベルにあるときに立ち下がり縁が現れ
ると、フェーズ比較回路303はリード304上に制御
信号を生成する。この制御信号を受けて、周波数補正回
路は図4の(C)に示すように、マスタ・クロックを半
周期だけストレッチする。スローダウン補正が導入され
ると、マスタ・クロックに約30ナノ秒の補正が行われ
る。この補正は、クォーツ・エレメント間の周波数の差
よりも実質的に大きい値に相当する。例えば、周波数値
の差が50 PPMのオーダであるような最悪の場合に
は、遅い方のクロックに現れる遅延は125マイクロ秒
のフレームごとに6ナノ秒だけである。この場合には、
125マイクロ秒の5フレームごとに30ナノ秒の補正
を行う必要がある。
【0031】上述したように、マスタ・クロックのスト
レッチが行われると、これに伴って、補正ウィンドウの
立ち上がり縁が基準信号302の立ち下がり縁に再位置
合わせされる(補正ウィンドウの中心に置いておく必要
のあるINT信号309の立ち下がり縁の再位置合わせ
も行われる)。この時点から、DPLLはその動作点を
維持し、信号302の立ち下がり縁は、図8の(A)の
右部分に示すように、補正ウィンドウの立ち上がり縁付
近に位置したままになっている。
レッチが行われると、これに伴って、補正ウィンドウの
立ち上がり縁が基準信号302の立ち下がり縁に再位置
合わせされる(補正ウィンドウの中心に置いておく必要
のあるINT信号309の立ち下がり縁の再位置合わせ
も行われる)。この時点から、DPLLはその動作点を
維持し、信号302の立ち下がり縁は、図8の(A)の
右部分に示すように、補正ウィンドウの立ち上がり縁付
近に位置したままになっている。
【0032】図8の(B)は、マスタ・クロックから抽
出されたリード309上のINT信号よりもリード30
2上の基準信号が早く現れる逆のケースを示している。
分周回路301,307,308およびロジック回路3
10に含まれるカウンタの初期設定が完了すると、基準
信号の立ち下がり縁は、図7に示すように、リード31
1上のCS信号の補正ウィンドウに対して中心に現れ
る。この場合、2信号の周波数の値に若干に差があるの
で、リード302上の基準信号の立ち下がり縁は補正ウ
ィンドウの中心に対してゆっくり移動することになる。
実際には、信号302の立ち下がり縁は補正ウィンドウ
の立ち下がり縁に向かって移動する。この立ち下がり縁
が補正ウィンドウの「外側」に現れると(つまり、CS
信号がスピードアップ部分で高レベルにある場合の瞬時
に)、フェーズ比較回路303は基本的スピードアップ
補正を開始し、その結果、マスタ・クロックは半周期だ
け(約30ナノ秒)収縮する。そのあと、補正ウィンド
ウの立ち下がり縁は(その立ち下がり縁を補正ウィンド
ウの中心に維持しておく必要のあるリード309上のI
NT信号の立ち下がり縁と一緒に)基準信号302の立
ち下がり縁に再位置合わせされる。この時点以降、マシ
ンAはディジタル・ネットワークから抽出した受信信号
(第2のアダプタと通信が行われていないと、ディジタ
ル・ネットワークがこの種のクロックを発生すると想定
する)または回線インタフェース回路201によって生
成された内部クロックと同期が保たれたままになる。し
かし、第2のケースでは、マスタ・クロックが基準信号
よりも早い結果、図8の(A)に示すような動作点にな
る第1のケースとは反対に、動作点は図8の(B)に示
す特性をもつことになる。
出されたリード309上のINT信号よりもリード30
2上の基準信号が早く現れる逆のケースを示している。
分周回路301,307,308およびロジック回路3
10に含まれるカウンタの初期設定が完了すると、基準
信号の立ち下がり縁は、図7に示すように、リード31
1上のCS信号の補正ウィンドウに対して中心に現れ
る。この場合、2信号の周波数の値に若干に差があるの
で、リード302上の基準信号の立ち下がり縁は補正ウ
ィンドウの中心に対してゆっくり移動することになる。
実際には、信号302の立ち下がり縁は補正ウィンドウ
の立ち下がり縁に向かって移動する。この立ち下がり縁
が補正ウィンドウの「外側」に現れると(つまり、CS
信号がスピードアップ部分で高レベルにある場合の瞬時
に)、フェーズ比較回路303は基本的スピードアップ
補正を開始し、その結果、マスタ・クロックは半周期だ
け(約30ナノ秒)収縮する。そのあと、補正ウィンド
ウの立ち下がり縁は(その立ち下がり縁を補正ウィンド
ウの中心に維持しておく必要のあるリード309上のI
NT信号の立ち下がり縁と一緒に)基準信号302の立
ち下がり縁に再位置合わせされる。この時点以降、マシ
ンAはディジタル・ネットワークから抽出した受信信号
(第2のアダプタと通信が行われていないと、ディジタ
ル・ネットワークがこの種のクロックを発生すると想定
する)または回線インタフェース回路201によって生
成された内部クロックと同期が保たれたままになる。し
かし、第2のケースでは、マスタ・クロックが基準信号
よりも早い結果、図8の(A)に示すような動作点にな
る第1のケースとは反対に、動作点は図8の(B)に示
す特性をもつことになる。
【0033】以上の説明から明らかなように、どちらの
場合も、周波数の差が指定範囲内にあれば、その差に関
係なく、ディジタル・ネットワークに接続された第1ア
ダプタ103との間で同期が保たれることになる。
場合も、周波数の差が指定範囲内にあれば、その差に関
係なく、ディジタル・ネットワークに接続された第1ア
ダプタ103との間で同期が保たれることになる。
【0034】第2のアダプタがネットワークに接続され
ているときは、図6を参照して上述したプロセスがその
第2アダプタに対して実行される。従って、上述したの
と同じように、ステップ604に示すように、G.70
3ネットワークが回線インタフェース回路を介してアダ
プタに接続されると、直ちに第2アダプタのDPLLの
初期設定が行われる(ステップ6)。この初期設定は即
時に行う必要がある。実際には、第1アダプタの動作点
が補正ウィンドウの一方の側、例えば、スローダウン領
域付近のウィンドウの立ち上がり縁からウィンドウの他
方の側(例えば、スピードアップ領域付近のウィンドウ
の立ち下がり縁)へ移動する前に行う必要がある。第2
DPLLを即時にリセットすると、以下に詳しく説明す
るように、一方が他方によって制御される両アダプタの
同期化プロセスが不安定になることが防止される。以下
で明らかにするように、同期化プロセス全体の安定性が
保たれるのは、両アダプタがG.703クリア・チャネ
ルを通して通信を始めた瞬時に、第1アダプタの動作点
と第2アダプタの動作点が補正ウィンドウの同じ「側」
にないためである。これに対して、接続されている第2
アダプタでステップ604と605を即時続けて行う
と、第1アダプタの動作点はその前の状態にセットされ
たままであるのに対し、第2アダプタの動作点はそのD
PLLの補正ウィンドウの「中間」にセットされること
になる。
ているときは、図6を参照して上述したプロセスがその
第2アダプタに対して実行される。従って、上述したの
と同じように、ステップ604に示すように、G.70
3ネットワークが回線インタフェース回路を介してアダ
プタに接続されると、直ちに第2アダプタのDPLLの
初期設定が行われる(ステップ6)。この初期設定は即
時に行う必要がある。実際には、第1アダプタの動作点
が補正ウィンドウの一方の側、例えば、スローダウン領
域付近のウィンドウの立ち上がり縁からウィンドウの他
方の側(例えば、スピードアップ領域付近のウィンドウ
の立ち下がり縁)へ移動する前に行う必要がある。第2
DPLLを即時にリセットすると、以下に詳しく説明す
るように、一方が他方によって制御される両アダプタの
同期化プロセスが不安定になることが防止される。以下
で明らかにするように、同期化プロセス全体の安定性が
保たれるのは、両アダプタがG.703クリア・チャネ
ルを通して通信を始めた瞬時に、第1アダプタの動作点
と第2アダプタの動作点が補正ウィンドウの同じ「側」
にないためである。これに対して、接続されている第2
アダプタでステップ604と605を即時続けて行う
と、第1アダプタの動作点はその前の状態にセットされ
たままであるのに対し、第2アダプタの動作点はそのD
PLLの補正ウィンドウの「中間」にセットされること
になる。
【0035】第2アダプタの動作モード・ステップ60
6が行われる前に、第2マシンのディジタル・フェーズ
・ロック・ループ・デバイス203の内部に含まれるす
べてのカウンタが初期設定される。この場合、タイミン
グ図は、第2マシンが動作状態になるまで(ステップ6
06)、図7に示すタイミング図と同様である。
6が行われる前に、第2マシンのディジタル・フェーズ
・ロック・ループ・デバイス203の内部に含まれるす
べてのカウンタが初期設定される。この場合、タイミン
グ図は、第2マシンが動作状態になるまで(ステップ6
06)、図7に示すタイミング図と同様である。
【0036】次に、この同期化プロセスについて図9の
(A),(B)および(C)に示すタイミング図を参照
して詳しく説明する。これらの図には、第2アダプタが
G.703チャネルに接続されたあとの2アダプタの動
作点の動きが示されている。説明を理解しやすくするた
めに、最初に電源が入れられたアダプタ104(A)の
マスタ・クロックがアダプタ104(B)のそれよりも
早いものと想定するが、逆の想定を行うことも可能であ
る。第2アダプタ104(B)に電源を入れる前は、ア
ダプタ103(A)のマスタ・クロックの周波数と、
(第2アダプタが接続されていないときにディジタル・
ネットワークがマスタ・クロックを発生する場合に)デ
ィジタル・ネットワークから抽出された、あるいは回線
インタフェース回路201のPLLによってリード20
2上に自然に生成されたリード302上のクロック信号
の周波数との差に応じて、アダプタAは、図8の(A)
または(B)の右部分に示す2動作点のどちらかになっ
ている。第2アダプタが動作する前のアダプタ103
(A)の上記2動作点は図9の(A)にも示されてい
る。第2アダプタ104が動作モードにセットされる
と、そのディジタルPLL回路201の初期設定が終わ
ると、つまり、図9の(A),(B)および(C)の時
刻t1に、信号302の立ち下がり縁は、図7に示すよ
うに、そのアダプタにおいてCS信号の補正ウィンドウ
の「中間」に位置合わせされる。従って、第2アダプタ
のマスタ・クロックの補正は、その周波数補正回路30
5によって行われず、第2アダプタは、その内部マスタ
・クロック306から直接に抽出された独自の2.04
8MHzに歩調を合わせてデータを送信する。G.70
3ディジタル・ネットワークはクリア・チャネルである
ので、第2アダプタ103(B)から送信されたこれら
のデータは、第1アダプタ103(A)によって同じ速
度で受信される。アダプタ(A)103とアダプタ
(B)104のマスタ・クロック間の周波数差に応じ
て、アダプタ(A)103の動作点は第2の動作点に移
動する場合がある。このようなことは、アダプタBの接
続前(第2アダプタが接続されていないときネットワー
クがクロックを発生すると想定する)のアダプタAのマ
スタ・クロックとネットワークのクロック間の周波数差
が、アダプタ(A)103のマスタ・クロックとアダプ
タ(B)104のマスタ・クロック間の周波数差とは反
対符号をもつときに起こる。図9の(B)は、アダプタ
(B)104のマスタ・クロックがアダプタ(A)10
3のそれより遅れている場合を示しているが、同図に示
すように、アダプタAの最終的動作点は、信号302の
立ち下がり縁がCS信号311のスローダウン領域に近
接していることによって表される。従って、アダプタA
の初期動作点が図9の(B)の上部に示す動作点であれ
ば、つまり、信号302の立ち下がり点はCS信号のス
ピードアップ領域付近に現れていれば、このアダプタ
は、第1の動作点から第2の動作点へスイッチすること
になる。逆に、アダプタAの初期動作点が図9の(B)
の下方部分に示す動作点であれば、つまり、信号302
の立ち下がり点はCS信号のスローダウン領域付近に現
れていれば、動作点の遷移は行われない。アダプタ
(B)104については、図9の(C)に示すように、
このアダプタが動作状態になる時刻t1から、そのDP
LL 203内の信号の立ち下がり縁は補正ウィンドウ
の中心位置から上述した2安定動作点の一方へ移動す
る。アダプタ(B)104のマスタ・クロックはアダプ
タ(A)103のマスタ・クロックより遅れていると想
定されているので、最終的動作点は、信号302の立ち
下がり縁がCS信号のスピードアップ領域付近、つま
り、リード311上のCS信号の立ち下がり縁付近に現
れることによって表される。
(A),(B)および(C)に示すタイミング図を参照
して詳しく説明する。これらの図には、第2アダプタが
G.703チャネルに接続されたあとの2アダプタの動
作点の動きが示されている。説明を理解しやすくするた
めに、最初に電源が入れられたアダプタ104(A)の
マスタ・クロックがアダプタ104(B)のそれよりも
早いものと想定するが、逆の想定を行うことも可能であ
る。第2アダプタ104(B)に電源を入れる前は、ア
ダプタ103(A)のマスタ・クロックの周波数と、
(第2アダプタが接続されていないときにディジタル・
ネットワークがマスタ・クロックを発生する場合に)デ
ィジタル・ネットワークから抽出された、あるいは回線
インタフェース回路201のPLLによってリード20
2上に自然に生成されたリード302上のクロック信号
の周波数との差に応じて、アダプタAは、図8の(A)
または(B)の右部分に示す2動作点のどちらかになっ
ている。第2アダプタが動作する前のアダプタ103
(A)の上記2動作点は図9の(A)にも示されてい
る。第2アダプタ104が動作モードにセットされる
と、そのディジタルPLL回路201の初期設定が終わ
ると、つまり、図9の(A),(B)および(C)の時
刻t1に、信号302の立ち下がり縁は、図7に示すよ
うに、そのアダプタにおいてCS信号の補正ウィンドウ
の「中間」に位置合わせされる。従って、第2アダプタ
のマスタ・クロックの補正は、その周波数補正回路30
5によって行われず、第2アダプタは、その内部マスタ
・クロック306から直接に抽出された独自の2.04
8MHzに歩調を合わせてデータを送信する。G.70
3ディジタル・ネットワークはクリア・チャネルである
ので、第2アダプタ103(B)から送信されたこれら
のデータは、第1アダプタ103(A)によって同じ速
度で受信される。アダプタ(A)103とアダプタ
(B)104のマスタ・クロック間の周波数差に応じ
て、アダプタ(A)103の動作点は第2の動作点に移
動する場合がある。このようなことは、アダプタBの接
続前(第2アダプタが接続されていないときネットワー
クがクロックを発生すると想定する)のアダプタAのマ
スタ・クロックとネットワークのクロック間の周波数差
が、アダプタ(A)103のマスタ・クロックとアダプ
タ(B)104のマスタ・クロック間の周波数差とは反
対符号をもつときに起こる。図9の(B)は、アダプタ
(B)104のマスタ・クロックがアダプタ(A)10
3のそれより遅れている場合を示しているが、同図に示
すように、アダプタAの最終的動作点は、信号302の
立ち下がり縁がCS信号311のスローダウン領域に近
接していることによって表される。従って、アダプタA
の初期動作点が図9の(B)の上部に示す動作点であれ
ば、つまり、信号302の立ち下がり点はCS信号のス
ピードアップ領域付近に現れていれば、このアダプタ
は、第1の動作点から第2の動作点へスイッチすること
になる。逆に、アダプタAの初期動作点が図9の(B)
の下方部分に示す動作点であれば、つまり、信号302
の立ち下がり点はCS信号のスローダウン領域付近に現
れていれば、動作点の遷移は行われない。アダプタ
(B)104については、図9の(C)に示すように、
このアダプタが動作状態になる時刻t1から、そのDP
LL 203内の信号の立ち下がり縁は補正ウィンドウ
の中心位置から上述した2安定動作点の一方へ移動す
る。アダプタ(B)104のマスタ・クロックはアダプ
タ(A)103のマスタ・クロックより遅れていると想
定されているので、最終的動作点は、信号302の立ち
下がり縁がCS信号のスピードアップ領域付近、つま
り、リード311上のCS信号の立ち下がり縁付近に現
れることによって表される。
【0037】その結果、両方のアダプタが安定した最終
的動作点へ移動する対象となる。最終動作点に達する
と、遅いマスタ・クロックをもつアダプタは、基準信号
の立ち下がり縁がCS信号のスピードアップ領域に近づ
くことによって、つまり、CS信号の立ち下がり縁に近
づくことによってそのDPLLが表される。逆に、早い
マスタ・クロックをもつアダプタは、信号302の立ち
下がり縁がCS信号の立ち上がり縁付近に現れる動作点
のままになっている。従って、両方のアダプタは、マス
タ・クロックの周波数差が所定の数値範囲(50 PP
Mのとき2.048MHz)内にあれば、その差に関係
なく、同期が保たれたままになっている。
的動作点へ移動する対象となる。最終動作点に達する
と、遅いマスタ・クロックをもつアダプタは、基準信号
の立ち下がり縁がCS信号のスピードアップ領域に近づ
くことによって、つまり、CS信号の立ち下がり縁に近
づくことによってそのDPLLが表される。逆に、早い
マスタ・クロックをもつアダプタは、信号302の立ち
下がり縁がCS信号の立ち上がり縁付近に現れる動作点
のままになっている。従って、両方のアダプタは、マス
タ・クロックの周波数差が所定の数値範囲(50 PP
Mのとき2.048MHz)内にあれば、その差に関係
なく、同期が保たれたままになっている。
【0038】なお、オペレーションの開始時に、一方の
アダプタがある動作点から別の動作点へスイッチすると
きに必要になる遅延に対応して、弾力的バッファ(el
astic buffer)を設けておくと、早いクロ
ックをもつアダプタから送られたデータが失われるのを
防止することができる。この弾力的バッファを使用でき
ないときは、両方のアダプタがその最終的動作点に達し
たときデータの実際の通信が開始されるようにする手段
をアダプタが備えている必要がある。これは、データの
実際の送信を少なくとも数百ミリ秒だけ遅らせることに
よって達成できる。
アダプタがある動作点から別の動作点へスイッチすると
きに必要になる遅延に対応して、弾力的バッファ(el
astic buffer)を設けておくと、早いクロ
ックをもつアダプタから送られたデータが失われるのを
防止することができる。この弾力的バッファを使用でき
ないときは、両方のアダプタがその最終的動作点に達し
たときデータの実際の通信が開始されるようにする手段
をアダプタが備えている必要がある。これは、データの
実際の送信を少なくとも数百ミリ秒だけ遅らせることに
よって達成できる。
【0039】DPLL 203によって発生するジッタ
は、マスタ・クロック306に適用される補正に左右さ
れる。本発明の好適実施例では、補正は16.384M
Hzクロックの半周期であるので、補正が周波数補正回
路305によって適用されるとき、約30ナノ秒のジッ
タが回線インタフェース回路201内に導入される。伝
送速度が2.048MHzのときは、このジッタは0.
0625単位間隔(Unit Interval−U
I)に等しい。ただし、UI=1/2.048MHz=
488nsである。CCITT勧告G.703に準拠す
るためには、ピーク間出力ジッタは周波数範囲(20k
Hz,100kHz)において1.5 UI以下にする
必要がある。DPLLデバイス203によって発生する
ジッタは0.0625 UIに等しいので、送信器およ
び受信器201は次式よりも小さいジッタを加える必要
がある。
は、マスタ・クロック306に適用される補正に左右さ
れる。本発明の好適実施例では、補正は16.384M
Hzクロックの半周期であるので、補正が周波数補正回
路305によって適用されるとき、約30ナノ秒のジッ
タが回線インタフェース回路201内に導入される。伝
送速度が2.048MHzのときは、このジッタは0.
0625単位間隔(Unit Interval−U
I)に等しい。ただし、UI=1/2.048MHz=
488nsである。CCITT勧告G.703に準拠す
るためには、ピーク間出力ジッタは周波数範囲(20k
Hz,100kHz)において1.5 UI以下にする
必要がある。DPLLデバイス203によって発生する
ジッタは0.0625 UIに等しいので、送信器およ
び受信器201は次式よりも小さいジッタを加える必要
がある。
【0040】 1.5−0.0625=1.4375 UI(CCIT
T勧告G.703) 周波数補正回路305によって生成される30ナノ秒ジ
ッタは、Xmit信号を生成するためのアナログ・フェ
ーズ・ロック・ループも内蔵している回線インタフェー
ス回路へ送られる。本発明の好適実施例では、後者のジ
ッタが即時にネットワークへ送信されるのを防止するた
めに、回線インタフェース回路201はアナログPLL
で実現すると利点が得られるが、30ナノ秒ジッタに対
して小さい補正ステップをもつディタルPLLで実現し
ても利点が得られる。従って、30ナノ秒ジッタ値全体
は、数ビット時間の期間に徐々にネットワークへ送信さ
れる。
T勧告G.703) 周波数補正回路305によって生成される30ナノ秒ジ
ッタは、Xmit信号を生成するためのアナログ・フェ
ーズ・ロック・ループも内蔵している回線インタフェー
ス回路へ送られる。本発明の好適実施例では、後者のジ
ッタが即時にネットワークへ送信されるのを防止するた
めに、回線インタフェース回路201はアナログPLL
で実現すると利点が得られるが、30ナノ秒ジッタに対
して小さい補正ステップをもつディタルPLLで実現し
ても利点が得られる。従って、30ナノ秒ジッタ値全体
は、数ビット時間の期間に徐々にネットワークへ送信さ
れる。
【0041】また、ジッタは、マスタ・クロックの値
(例えば、32MHzクロックの使用によって)をXm
itクロックの値に対して大きくすることによって低く
できることは勿論である。
(例えば、32MHzクロックの使用によって)をXm
itクロックの値に対して大きくすることによって低く
できることは勿論である。
【0042】
【発明の効果】本発明によれば、アダプタは、ネットワ
ーク(100)とアナログ接続するための送信部と受信
部をもち、アダプタをネットワーク(100)から切り
離すことを可能にするリセット入力端を備え、回線イン
タフェース回路(201)、およびマスタ・クロック
(306)によって駆動されて、回線インタフェース回
路(201)へタイミングおよび同期信号を送るディジ
タル・フェーズ・ロック・ループ・デバイスDPLL
(203)を含み、DPLL(203)はマスタ・クロ
ックを内部INTクロック(309)まで分周するため
の手段(307、308)および内部信号(309)を
回線インタフェース(201)によって回線から抽出さ
れた受信クロック(202)と同期がとられた基準信号
と比較するための手段を備え、フェーズ比較プロセスは
内部INT信号(309)の立ち下がり縁の中心に位置
する補正ウィンドウで表された内部補正信号(CS)を
使用して動作し、周波数補正は、補正がフェーズ比較手
段によって判断されたとき、マスタ・クロックを半周期
だけストレッチまたは収縮する周波数補正手段によって
達成されるようになし、さらに、マシンの電源投入時に
回線インタフェース回路(201)をリセットすること
によって、アダプタを回線から切り離すための手段と、
アダプタの回線インタフェース回路(201)のリセッ
トのあとDPLL(203)を初期設定するための手段
とを含み、それにより、DPLLは、マスタ・クロック
の補正が行われないで、内部INT信号(309)の立
ち下がり縁が基準信号(302)の遷移に位置合わせさ
れている状態にセットされるようになし、DPLL(2
03)のリセットは回線インタフェース回路のリセット
のあと即時に行われるようにし、それにより、第1のア
ダプタがすでにクリア・チャネル・ディジタル・ネット
ワークに接続されている場合、第2のアダプタの接続に
よって同期化プロセスが不安定になるのを防止され、そ
の結果、2つの「スレーブ」アダプタはG.703クリ
ア・チャネル・ディジタル・ネットワークを通して通信
することが可能になるので、EIA−449インタフェ
ースを2.048MbpsのG.703クリア・チャネ
ル・インタフェースに変換する装置用に同期化回路を提
供し、これにより、ユーザが高速シリアル・アダプタ機
器を2.048Mbpsで動作するディジタル専用回線
の公衆キャリア・サービスに接続することができる。
ーク(100)とアナログ接続するための送信部と受信
部をもち、アダプタをネットワーク(100)から切り
離すことを可能にするリセット入力端を備え、回線イン
タフェース回路(201)、およびマスタ・クロック
(306)によって駆動されて、回線インタフェース回
路(201)へタイミングおよび同期信号を送るディジ
タル・フェーズ・ロック・ループ・デバイスDPLL
(203)を含み、DPLL(203)はマスタ・クロ
ックを内部INTクロック(309)まで分周するため
の手段(307、308)および内部信号(309)を
回線インタフェース(201)によって回線から抽出さ
れた受信クロック(202)と同期がとられた基準信号
と比較するための手段を備え、フェーズ比較プロセスは
内部INT信号(309)の立ち下がり縁の中心に位置
する補正ウィンドウで表された内部補正信号(CS)を
使用して動作し、周波数補正は、補正がフェーズ比較手
段によって判断されたとき、マスタ・クロックを半周期
だけストレッチまたは収縮する周波数補正手段によって
達成されるようになし、さらに、マシンの電源投入時に
回線インタフェース回路(201)をリセットすること
によって、アダプタを回線から切り離すための手段と、
アダプタの回線インタフェース回路(201)のリセッ
トのあとDPLL(203)を初期設定するための手段
とを含み、それにより、DPLLは、マスタ・クロック
の補正が行われないで、内部INT信号(309)の立
ち下がり縁が基準信号(302)の遷移に位置合わせさ
れている状態にセットされるようになし、DPLL(2
03)のリセットは回線インタフェース回路のリセット
のあと即時に行われるようにし、それにより、第1のア
ダプタがすでにクリア・チャネル・ディジタル・ネット
ワークに接続されている場合、第2のアダプタの接続に
よって同期化プロセスが不安定になるのを防止され、そ
の結果、2つの「スレーブ」アダプタはG.703クリ
ア・チャネル・ディジタル・ネットワークを通して通信
することが可能になるので、EIA−449インタフェ
ースを2.048MbpsのG.703クリア・チャネ
ル・インタフェースに変換する装置用に同期化回路を提
供し、これにより、ユーザが高速シリアル・アダプタ機
器を2.048Mbpsで動作するディジタル専用回線
の公衆キャリア・サービスに接続することができる。
【図1】G.703クリア・チャネル・ディジタル・ネ
ットワークを含むネットワーク・トポロジを示すブロッ
ク図である。
ットワークを含むネットワーク・トポロジを示すブロッ
ク図である。
【図2】本発明によるG.703クリア・チャネル・ネ
ットワーク用アダプタの基本構造を示すブロック図であ
る。
ットワーク用アダプタの基本構造を示すブロック図であ
る。
【図3】本発明によるアダプタに実装したディジタル・
フェーズ・ロック・ループ(DPLL)の内部構造を示
すブロック図である。
フェーズ・ロック・ループ(DPLL)の内部構造を示
すブロック図である。
【図4】DPLLにおける信号のタイミング図である。
【図5】DPLLにおける信号のタイミング図である。
【図6】アダプタ初期設定期間に実行される技術的ステ
ップを示すフローチャートである。
ップを示すフローチャートである。
【図7】初期設定期間に生成される基本的信号のタイミ
ング図である。
ング図である。
【図8】初期設定ステップ後に到達する2つの異なる動
作点を示す図である。
作点を示す図である。
【図9】2個のアダプタがネットワークに接続されてい
るときのマシンの動作点の変化を示すタイミング図であ
る。
るときのマシンの動作点の変化を示すタイミング図であ
る。
【符号の説明】 100 ディジタル・クリア・チャネル・ネットワーク 201 回線インタフェース回路 202 受信クロック 203 ディジタル・フェーズ・ロック・ループ・デバ
イスDPLL 204 クロック信号 301 第1分周回路 302 基準信号 303 フェーズ(位相)比較回路 305 周波数補正回路 306 マスタ・クロック 307 第2分周回路 308 第3分周回路 309 内部INTクロック 311 補正信号CS
イスDPLL 204 クロック信号 301 第1分周回路 302 基準信号 303 フェーズ(位相)比較回路 305 周波数補正回路 306 マスタ・クロック 307 第2分周回路 308 第3分周回路 309 内部INTクロック 311 補正信号CS
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−マルク カザントル フランス 06600 アンティベ シュマン ドゥ プティ フール レ ザンフォル アー2 (72)発明者 アンリ ジウリアーノ フランス 06140 ヴァンス ロティスモ ン デュ シューヴ 26 サント コロン ブ セーアッシュ. 1502 (72)発明者 パトリック シシ フランス 06610 ラ コル シュール ルー モンメイユ シュマン ドゥ ラ カリエール 211 バティドゥ ドュ ル ー ヴェ10
Claims (8)
- 【請求項1】 ディジタル・クリア・チャネル・ネット
ワーク(100)への接続用アダプタであって、 送信部および受信部をもち、前記ネットワーク(10
0)とアナログ接続するための回線インタフェース回路
(201)であって、前記アダプタを前記ネットワーク
(100)から切り離すことを可能にするリセット入力
端を備えた回線インタフェース回路(201)と、 マスタ・クロック(306)によって駆動されて、タイ
ミングおよび同期信号を前記インタフェース回路(20
1)へ供給するためのディジタル・フェーズ・ロック・
ループ・デバイスDPLL(203)であって、マスタ
・クロックを内部INTクロック(309)までに分割
する手段(307、308)、該内部INT信号(30
9)を前記回線インタフェース回路(201)によって
生成された受信信号によって同期がとられた基準信号
(302)と比較するフェーズ比較手段(303)であ
って、該内部INT信号(309)のあらかじめ定めた
一方の遷移の中心に位置する補正ウィンドウをもつ補正
信号(CS)で動作するフェーズ比較手段(303)、
および前記マスタ・クロックの補正が必要なとき該マス
タ・クロックをストレッチまたは収縮する周波数補正手
段(305)とを有するディジタル・フェーズ・ロック
・ループ・デバイスDPLL(203)と、 マシンの電源投入時に前記回線インタフェース回路(2
01)をリセットする手段と、 前記回線インタフェース回路(201)のリセットに続
いて前記DPLL(203)を初期設定する手段であっ
て、その初期設定により、該DPLL(203)はマス
タ・クロックの補正が行われない初期動作点にセットさ
れ、前記内部INT信号の前記あらかじめ決めた遷移は
前記基準信号(302)の対応する遷移と位置合わせさ
れている初期設定手段とを含み、 第1のアダプタがすでにディジタル・クリア・チャネル
・ネットワークに接続されている場合には、両方のアダ
プタの同期化プロセスが安定点に向かって進むようにし
たことを特徴とするアダプタ。 - 【請求項2】 請求項1に記載のアダプタにおいて、前
記DPLL(203)は、 前記受信クロック(202)を前記基準信号(302)
までに分周する第1分周手段(301)であって、該D
PLL(203)をリセットすると初期設定される第1
分周手段と、 前記補正マスタ・クロックを、ネットワーク経由でデー
タを送信するための所望周波数をもつクロック信号(2
04)までに分周する第2分周手段(308)と、 前記クロック信号(204)を前記内部INT信号(3
09)までに分周する第3分周手段(308)とをさら
に含み、 前記フェーズ比較手段は、前記基準信号(302)の周
期ごとに、前記INT信号の値と前記補正ウィンドウを
もつ前記補正信号CS(311)の値とをサンプリング
する手段を含み、 前記サンプリングが前記補正ウィンドウ内で行われたと
きは、前記フェーズ比較手段は制御信号を生成して前記
周波数補正手段(305)へ送ることによって、前記マ
スタ・クロックの補正を行わせず、 前記サンプリングが該補正ウィンドウの外側で行われた
ときは、前記フェーズ比較手段(303)は制御信号を
生成して前記周波数補正手段(305)へ送ることによ
って、該内部INT信号(309)のサンプル値に応じ
てスピードアップまたはスローダウン補正を行わせ、 前記DPLL(203)は、前記補正ウィンドウの立ち
上がり縁または立ち下がり縁を前記基準信号(302)
の遷移と位置合わせするための手段をさらに含むことを
特徴とするアダプタ。 - 【請求項3】 請求項1または2に記載のアダプタにお
いて、前記回線インタフェース回路は、データをディジ
タル・ネットワークへ送信するとき使用される送信クロ
ックを生成するためのアナログ・フェーズ・ロック・ル
ープPLLを含んでおり、前記DPLL(203)によ
って導入されたジッタが徐々にネットワークへ送信され
るようにしたことを特徴とするアダプタ。 - 【請求項4】 請求項1または2に記載のアダプタにお
いて、前記回線インタフェース回路は、前記DPLL
(203)によって導入されたジッタより小さい補正ス
テップをもつディジタル・フェーズ・ロック・ループを
含むことを特徴とするアダプタ。 - 【請求項5】 請求項1ないし4のいずれかに記載のア
ダプタにおいて、接続されたデータ終端装置(DTE)
から受信した送信要求(Request to Sen
d−RTS)が現れるたびに前記DPLL(203)を
リセットするための手段を含むことを特徴とするアダプ
タ。 - 【請求項6】 請求項1ないし4のいずれかに記載のア
ダプタにおいて、回線が前記ネットワークから切り離さ
れたことを検出する手段と、その検出に続いて前記DP
LL(203)をリセットする手段とを含むことを特徴
とするアダプタ。 - 【請求項7】 請求項1ないし6のいずれかに記載のア
ダプタにおいて、両方のアダプタの動作点が安定してい
る限り、データを送信することを防止するための手段を
含むことを特徴とするアダプタ。 - 【請求項8】 請求項1または6のいずれかに記載のア
ダプタにおいて、前記アダプタの2動作点がまだ安定さ
れていない場合に、通信の最初の期間にやりとりされた
データをストアしておくための弾性的バッファを含むこ
とを特徴とするアダプタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP92480131A EP0589117B1 (en) | 1992-09-25 | 1992-09-25 | Adapter for the connection to a clear-channel telecommunication network |
FR92480131.9 | 1992-09-25 |
Publications (2)
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---|---|
JPH06204997A JPH06204997A (ja) | 1994-07-22 |
JPH0799828B2 true JPH0799828B2 (ja) | 1995-10-25 |
Family
ID=8211802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5202186A Expired - Lifetime JPH0799828B2 (ja) | 1992-09-25 | 1993-08-16 | クリア・チャネル通信ネットワークへの接続用アダプタ |
Country Status (5)
Country | Link |
---|---|
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EP (1) | EP0589117B1 (ja) |
JP (1) | JPH0799828B2 (ja) |
CA (1) | CA2094408A1 (ja) |
DE (1) | DE69225320T2 (ja) |
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DE4442506A1 (de) * | 1994-11-30 | 1996-06-05 | Sel Alcatel Ag | Synchronisierungsüberachung in einem Netzwerk |
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JP3144312B2 (ja) * | 1996-08-28 | 2001-03-12 | 日本電気株式会社 | クロック周期調節方法とその装置 |
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US6839861B2 (en) | 2001-07-30 | 2005-01-04 | International Business Machines Corporation | Method and system for selecting data sampling phase for self timed interface logic |
CN100440986C (zh) * | 2002-01-09 | 2008-12-03 | 中兴通讯股份有限公司 | 调节晶体振荡器频率的数字锁相环及方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4860285A (en) * | 1987-10-21 | 1989-08-22 | Advanced Micro Devices, Inc. | Master/slave synchronizer |
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EP0536464B1 (en) * | 1991-10-10 | 1998-12-09 | Nec Corporation | SONET DS-N desynchronizer |
-
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- 1992-09-25 DE DE69225320T patent/DE69225320T2/de not_active Expired - Fee Related
- 1992-09-25 EP EP92480131A patent/EP0589117B1/en not_active Expired - Lifetime
-
1993
- 1993-04-19 US US08/048,598 patent/US5519737A/en not_active Expired - Fee Related
- 1993-04-20 CA CA002094408A patent/CA2094408A1/en not_active Abandoned
- 1993-08-16 JP JP5202186A patent/JPH0799828B2/ja not_active Expired - Lifetime
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JPH06204997A (ja) | 1994-07-22 |
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DE69225320T2 (de) | 1998-11-19 |
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