JPH0799456A - 可変レート伝送における伝送誤り訂正符号付加装置 - Google Patents
可変レート伝送における伝送誤り訂正符号付加装置Info
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Abstract
(57)【要約】
【目的】 動画像を可変レートの回線を使ってディジタ
ル伝送する時の可変レート符号化において最大遅延を保
証し伝送誤りを訂正する。 【構成】 予め定められた数から既に入力信号をそのま
ま出力した分だけ減じた数だけゼロ出力を連続して行
い、最後に入力信号をそのまま出力した数を出力するゼ
ロ挿入および有効長通知回路２と、エラー訂正符号を付
加する訂正符号付加回路３と、内蔵するメモリに最初の
ワードを書き込むと、タイマ回路５に通知を行うインタ
ーリーブ回路４と、タイマカウンタをゼロリセットし、
予め決められた時間経過しても通知信号が来なかった場
合に、前記ゼロ挿入および有効長通知回路に制御信号を
送るタイマ回路５より構成される。
ル伝送する時の可変レート符号化において最大遅延を保
証し伝送誤りを訂正する。 【構成】 予め定められた数から既に入力信号をそのま
ま出力した分だけ減じた数だけゼロ出力を連続して行
い、最後に入力信号をそのまま出力した数を出力するゼ
ロ挿入および有効長通知回路２と、エラー訂正符号を付
加する訂正符号付加回路３と、内蔵するメモリに最初の
ワードを書き込むと、タイマ回路５に通知を行うインタ
ーリーブ回路４と、タイマカウンタをゼロリセットし、
予め決められた時間経過しても通知信号が来なかった場
合に、前記ゼロ挿入および有効長通知回路に制御信号を
送るタイマ回路５より構成される。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ会議のように、
動画像を可変レートの回線を使ってディジタル伝送する
時に用いられる符号化装置の伝送誤り対策部分に関す
る。
動画像を可変レートの回線を使ってディジタル伝送する
時に用いられる符号化装置の伝送誤り対策部分に関す
る。
【０００２】
【従来の技術】ＩＴＵ−ＴＳ（旧ＣＣＩＴＴ）およびそ
の関連標準化組織で、広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ）
時代の映像伝送方式として、可変レート符号化方式の検
討が進められている。Ｂ−ＩＳＤＮでは、情報をセル単
位にして扱うＡＴＭ（非同期転送モード）伝送を用いる
ために、従来からの固定レート映像符号化はもちろんの
こと、可変レート映像符号化も可能となる。しかしなが
ら、伝送路にはビットエラーやセル損失のような伝送誤
りが存在し、映像情報を伝送する場合には、映像符号化
や復号化レイヤでの対策、もしくは符号化復号化レイヤ
と伝送レイヤの中間に位置するＡＡＬレイヤでの伝送誤
り対策が必要である。既にＩＴＵ−ＴＳ勧告のＩ．３６
３や特開昭６３−２８７２２２号公報「パケット発生
器」にもあるように、ＡＴＭのようなパケット単位の伝
送を基本とした伝送路における伝送誤り訂正方法とし
て、誤り訂正符号とインターリーブ回路を組み合せたも
のが知られている。
の関連標準化組織で、広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ）
時代の映像伝送方式として、可変レート符号化方式の検
討が進められている。Ｂ−ＩＳＤＮでは、情報をセル単
位にして扱うＡＴＭ（非同期転送モード）伝送を用いる
ために、従来からの固定レート映像符号化はもちろんの
こと、可変レート映像符号化も可能となる。しかしなが
ら、伝送路にはビットエラーやセル損失のような伝送誤
りが存在し、映像情報を伝送する場合には、映像符号化
や復号化レイヤでの対策、もしくは符号化復号化レイヤ
と伝送レイヤの中間に位置するＡＡＬレイヤでの伝送誤
り対策が必要である。既にＩＴＵ−ＴＳ勧告のＩ．３６
３や特開昭６３−２８７２２２号公報「パケット発生
器」にもあるように、ＡＴＭのようなパケット単位の伝
送を基本とした伝送路における伝送誤り訂正方法とし
て、誤り訂正符号とインターリーブ回路を組み合せたも
のが知られている。
【０００３】コンパクトディスク装置に組み込まれてい
るクロスインターリーバも、基本的には同じ方法であ
り、ヘッドのバースト読み出し誤りに対する訂正能力を
持っている。インターリーブの方法を説明するための図
面が図４である。ＩＴＵ−ＴＳ（旧ＣＣＩＴＴ）の固定
ビットレート用ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙ
ｅｒ（ＡＡＬ） ｔｙｐｅ１のオクテットインターリー
バとして既に勧告になっているものであるが、１２４オ
クテットの入力信号に対して４オクテットの誤り訂正符
号を付加して１２８オクテットとし、横一行に書込みを
行なう。その１２８オクテットをＦＥＣ フレームと呼
ぶが、４７個ＦＥＣフレームを書き込むと、インターリ
ーブメモリが全部埋まり、読み出しを開始することが出
来る。読み出す時は、縦方向に４７オクテットをＳＡＲ
−ＰＤＵとして一つのＡＴＭセルに乗せて、インターリ
ーブメモリ全体では１２８個のＡＴＭセルで伝送するも
のである。受信側にも同様な１２８×４７のインターリ
ーブメモリが用意されて、ＡＴＭセルの到着毎に縦方向
に書かれて、１２８番目のＡＴＭセルが到着した時点で
メモリ全体が埋まり、横方向にＦＥＣフレームを読み出
して伝送誤り訂正を行なう。Ｒｅｅｄ Ｓｏｌｏｍｏｎ
（１２８，１２４）符号を使うと、ＳＡＲヘッダに付加
されるシーケンス番号により、どのＡＴＭセルが紛失し
たかまで分かるので４セル損失もしくは、横方向に２ビ
ットまでの伝送ビットエラーが訂正できる。
るクロスインターリーバも、基本的には同じ方法であ
り、ヘッドのバースト読み出し誤りに対する訂正能力を
持っている。インターリーブの方法を説明するための図
面が図４である。ＩＴＵ−ＴＳ（旧ＣＣＩＴＴ）の固定
ビットレート用ＡＴＭ Ａｄａｐｔａｔｉｏｎ Ｌａｙ
ｅｒ（ＡＡＬ） ｔｙｐｅ１のオクテットインターリー
バとして既に勧告になっているものであるが、１２４オ
クテットの入力信号に対して４オクテットの誤り訂正符
号を付加して１２８オクテットとし、横一行に書込みを
行なう。その１２８オクテットをＦＥＣ フレームと呼
ぶが、４７個ＦＥＣフレームを書き込むと、インターリ
ーブメモリが全部埋まり、読み出しを開始することが出
来る。読み出す時は、縦方向に４７オクテットをＳＡＲ
−ＰＤＵとして一つのＡＴＭセルに乗せて、インターリ
ーブメモリ全体では１２８個のＡＴＭセルで伝送するも
のである。受信側にも同様な１２８×４７のインターリ
ーブメモリが用意されて、ＡＴＭセルの到着毎に縦方向
に書かれて、１２８番目のＡＴＭセルが到着した時点で
メモリ全体が埋まり、横方向にＦＥＣフレームを読み出
して伝送誤り訂正を行なう。Ｒｅｅｄ Ｓｏｌｏｍｏｎ
（１２８，１２４）符号を使うと、ＳＡＲヘッダに付加
されるシーケンス番号により、どのＡＴＭセルが紛失し
たかまで分かるので４セル損失もしくは、横方向に２ビ
ットまでの伝送ビットエラーが訂正できる。
【０００４】
【発明が解決しようとする課題】コンパクトディスクの
読み出しや従来技術である固定ビットレートの映像伝送
の場合には、従来の技術で述べた方法によって、伝送誤
りに対する耐性を実現できるが、可変ビットレートの映
像伝送では、インターリーブ回路へのデータ供給が止ま
ることがあるために、最大遅延の保証ができないという
問題点がある。
読み出しや従来技術である固定ビットレートの映像伝送
の場合には、従来の技術で述べた方法によって、伝送誤
りに対する耐性を実現できるが、可変ビットレートの映
像伝送では、インターリーブ回路へのデータ供給が止ま
ることがあるために、最大遅延の保証ができないという
問題点がある。
【０００５】
【課題を解決するための手段】第１の発明の伝送誤り訂
正符号付加装置は、可変レート信号を入力とし、通常時
は入力信号数を数えあげながらそのまま出力するが、後
述するタイマ回路からの制御信号により、予め定められ
た数から既に入力信号をそのまま出力した分だけ減じた
数だけゼロ出力を連続して行い、最後に入力信号をその
まま出力した数を出力するゼロ挿入および有効長通知回
路と、前記ゼロ挿入および有効長通知回路の出力に接続
され、エラー訂正符号を付加する訂正符号付加回路と、
前記訂正符号付加回路の出力に接続され、内蔵するメモ
リに最初のワードを書き込むとタイマ回路に通知を行う
インターリーブ回路と、前記インターリーブ回路からの
通知信号を入力として、タイマカウンタをゼロリセット
し、予め決められた時間経過しても通知信号が来なかっ
た場合に、前記ゼロ挿入および有効長通知回路に制御信
号を送るタイマ回路より構成されることを特徴とする。
正符号付加装置は、可変レート信号を入力とし、通常時
は入力信号数を数えあげながらそのまま出力するが、後
述するタイマ回路からの制御信号により、予め定められ
た数から既に入力信号をそのまま出力した分だけ減じた
数だけゼロ出力を連続して行い、最後に入力信号をその
まま出力した数を出力するゼロ挿入および有効長通知回
路と、前記ゼロ挿入および有効長通知回路の出力に接続
され、エラー訂正符号を付加する訂正符号付加回路と、
前記訂正符号付加回路の出力に接続され、内蔵するメモ
リに最初のワードを書き込むとタイマ回路に通知を行う
インターリーブ回路と、前記インターリーブ回路からの
通知信号を入力として、タイマカウンタをゼロリセット
し、予め決められた時間経過しても通知信号が来なかっ
た場合に、前記ゼロ挿入および有効長通知回路に制御信
号を送るタイマ回路より構成されることを特徴とする。
【０００６】第２の発明の伝送誤り訂正符号付加装置
は、可変レート信号を入力とし、通常時は入力信号数を
数えあげながらそのまま出力するが、後述するタイマ回
路からの制御信号により、予め定められた数から既に入
力信号をそのまま出力した分だけ減じた数だけゼロ出力
を連続して行い、最後に入力信号をそのまま出力した数
を出力するゼロ挿入および有効長通知回路と、前記ゼロ
挿入および有効長通知回路の出力に接続され、エラー訂
正符号を付加する訂正符号付加回路と、前記訂正符号付
加回路の出力に接続され、内蔵するメモリに最初のワー
ドを書き込むとタイマ回路に通知を行うと共に、全メモ
リをゼロに設定する機能をもつインターリーブ回路と、
前記インターリーブ回路からの通知信号を入力として、
タイマカウンタをゼロリセットし、予め決められた時間
経過しても通知信号が来なかった場合に、前記ゼロ挿入
および有効長通知回路と前記インターリーブ回路に制御
信号を送るタイマ回路より構成され、前記インターリー
ブ回路が、前記タイマ回路から通知信号を受け取った場
合にインターリーブメモリ内のデータ送信を開始する機
能をもつことを特徴とする。
は、可変レート信号を入力とし、通常時は入力信号数を
数えあげながらそのまま出力するが、後述するタイマ回
路からの制御信号により、予め定められた数から既に入
力信号をそのまま出力した分だけ減じた数だけゼロ出力
を連続して行い、最後に入力信号をそのまま出力した数
を出力するゼロ挿入および有効長通知回路と、前記ゼロ
挿入および有効長通知回路の出力に接続され、エラー訂
正符号を付加する訂正符号付加回路と、前記訂正符号付
加回路の出力に接続され、内蔵するメモリに最初のワー
ドを書き込むとタイマ回路に通知を行うと共に、全メモ
リをゼロに設定する機能をもつインターリーブ回路と、
前記インターリーブ回路からの通知信号を入力として、
タイマカウンタをゼロリセットし、予め決められた時間
経過しても通知信号が来なかった場合に、前記ゼロ挿入
および有効長通知回路と前記インターリーブ回路に制御
信号を送るタイマ回路より構成され、前記インターリー
ブ回路が、前記タイマ回路から通知信号を受け取った場
合にインターリーブメモリ内のデータ送信を開始する機
能をもつことを特徴とする。
【０００７】第３の発明誤り訂正符号付加装置は、可変
レートの映像信号パケットを入力とし、その入力信号パ
ケット長を監視しながら、予め定められたパケット長よ
り小さくなった場合にゼロ付加を行なうゼロ付加回路
と、前記ゼロ付加回路の出力に接続され、エラー訂正符
号を付加する訂正符号付加回路と、前記訂正符号付加回
路の出力に接続されたインターリーブ回路により構成さ
れることを特徴とする。
レートの映像信号パケットを入力とし、その入力信号パ
ケット長を監視しながら、予め定められたパケット長よ
り小さくなった場合にゼロ付加を行なうゼロ付加回路
と、前記ゼロ付加回路の出力に接続され、エラー訂正符
号を付加する訂正符号付加回路と、前記訂正符号付加回
路の出力に接続されたインターリーブ回路により構成さ
れることを特徴とする。
【０００８】
【作用】固定レート伝送で誤り訂正符号を付加してイン
ターリーブする場合には、インターリーブメモリへの書
き込み速度、読み出し速度が、送信側、受信側ともに同
じであるために、インターリーブメモリサイズの２倍を
伝送レートで割った値によって、インターリーブ遅延が
規定できる。一方可変レート伝送では、インターリーブ
メモリへの書き込み速度も読み出し速度も可変レートと
なるので、例えば、画像符号化でコマ落としが発生して
あるフレームの符号化が行なわれたかった場合や、全く
動きが無く発生情報が無かった場合等、前符号化フレー
ムの最後の方の符号化データがインターリーブメモリの
途中までつまっているが、その後のデータは次のフレー
ム開始まで最大１／３０秒や、動きの発生などを待たな
いといけないというような状況が発生し、インターリー
ブメモリでの最大遅延が規定できなくなる。そこで、第
１および第２の発明では、インターリーブメモリの最初
のワード（実施例ではオクテット）書き込みに同期して
時計を動かし始め、予め規定された時間内にインターリ
ーブメモリが満たされなかった場合には、強制的に残り
メモリ領域にはゼロを埋めて送信するというものであ
る。前記予め規定された時間をタイムアウト時間とよ
び、第１の発明ではインターリーブメモリへの最大レー
トでの書き込み時間とタイムアウト時間と、最大レート
での読み出し時間の和で、符号化側の最大遅延が規定で
きる。インターリーブメモリへの書き込みが終らない内
にタイムアウトが発生した場合、インターリーブメモリ
にゼロを挿入するとともに誤り訂正符号も付加しないと
いけないが、ゼロを挿入することが予め既知であること
を利用し、インターリーブメモリへの最初のワードの書
き込み時に全メモリをゼロに初期化する機能と、タイマ
満了通知を受け次第メモリ内のデータ送信を開始する機
能を設け、符号化側でのインターリーブ処理遅延を最大
読み出し速度でのインターリームメモリの読み出し時間
だけに減らしたものが、第２の発明である。 第３の発
明は、インターリーブ回路への最低入力レートを保証す
ることによって、最大遅延時間を規定するものである。
可変長符号化された入力は、可変長パケットとして入力
される。この可変長パケットの生成間隔は、通常の映像
信号の符号化では一定である。例えば、１フレーム単位
であったり、１ Ｇｒｏｕｐ ｏｆ Ｂｌｏｃｋｓ単位
であったり、１ スライス単位であったりする。最近、
動画像符号化方式の標準となっているＩＳＯ ＭＰＥＧ
符号化方式では、例えば１６ライン分を１スライスとし
て扱っている。そこで、その単位に符号化出力は得られ
るので、たとえそれがスキップされていたとして、長さ
ゼロのパケットを出力させることは可能である。そこ
で、第３の発明では、１スライス時間（１６ライン分の
符号化時間で、約１ｍｓｅｃ）単位に入力される可変長
パケットが予め定められた長さＬを下回った場合のみ最
後にゼロを挿入して、つねにＬ以上の長さのパケットを
生成する。
ターリーブする場合には、インターリーブメモリへの書
き込み速度、読み出し速度が、送信側、受信側ともに同
じであるために、インターリーブメモリサイズの２倍を
伝送レートで割った値によって、インターリーブ遅延が
規定できる。一方可変レート伝送では、インターリーブ
メモリへの書き込み速度も読み出し速度も可変レートと
なるので、例えば、画像符号化でコマ落としが発生して
あるフレームの符号化が行なわれたかった場合や、全く
動きが無く発生情報が無かった場合等、前符号化フレー
ムの最後の方の符号化データがインターリーブメモリの
途中までつまっているが、その後のデータは次のフレー
ム開始まで最大１／３０秒や、動きの発生などを待たな
いといけないというような状況が発生し、インターリー
ブメモリでの最大遅延が規定できなくなる。そこで、第
１および第２の発明では、インターリーブメモリの最初
のワード（実施例ではオクテット）書き込みに同期して
時計を動かし始め、予め規定された時間内にインターリ
ーブメモリが満たされなかった場合には、強制的に残り
メモリ領域にはゼロを埋めて送信するというものであ
る。前記予め規定された時間をタイムアウト時間とよ
び、第１の発明ではインターリーブメモリへの最大レー
トでの書き込み時間とタイムアウト時間と、最大レート
での読み出し時間の和で、符号化側の最大遅延が規定で
きる。インターリーブメモリへの書き込みが終らない内
にタイムアウトが発生した場合、インターリーブメモリ
にゼロを挿入するとともに誤り訂正符号も付加しないと
いけないが、ゼロを挿入することが予め既知であること
を利用し、インターリーブメモリへの最初のワードの書
き込み時に全メモリをゼロに初期化する機能と、タイマ
満了通知を受け次第メモリ内のデータ送信を開始する機
能を設け、符号化側でのインターリーブ処理遅延を最大
読み出し速度でのインターリームメモリの読み出し時間
だけに減らしたものが、第２の発明である。 第３の発
明は、インターリーブ回路への最低入力レートを保証す
ることによって、最大遅延時間を規定するものである。
可変長符号化された入力は、可変長パケットとして入力
される。この可変長パケットの生成間隔は、通常の映像
信号の符号化では一定である。例えば、１フレーム単位
であったり、１ Ｇｒｏｕｐ ｏｆ Ｂｌｏｃｋｓ単位
であったり、１ スライス単位であったりする。最近、
動画像符号化方式の標準となっているＩＳＯ ＭＰＥＧ
符号化方式では、例えば１６ライン分を１スライスとし
て扱っている。そこで、その単位に符号化出力は得られ
るので、たとえそれがスキップされていたとして、長さ
ゼロのパケットを出力させることは可能である。そこ
で、第３の発明では、１スライス時間（１６ライン分の
符号化時間で、約１ｍｓｅｃ）単位に入力される可変長
パケットが予め定められた長さＬを下回った場合のみ最
後にゼロを挿入して、つねにＬ以上の長さのパケットを
生成する。
【０００９】１ｍｓｅｃあたりに常に長さＬ以上のパケ
ットが生成されたので、それを誤り訂正符号を付加し
て、インターリーブ回路にいれることによって、インタ
ーリーブメモリでの遅延量は、最低レートの設定（すな
わち長さＬの設定）で規定できるというものである。
ットが生成されたので、それを誤り訂正符号を付加し
て、インターリーブ回路にいれることによって、インタ
ーリーブメモリでの遅延量は、最低レートの設定（すな
わち長さＬの設定）で規定できるというものである。
【００１０】
【実施例】図１は第１の発明の１実施例を示したもので
あり、図面に沿って以下説明を行なう。
あり、図面に沿って以下説明を行なう。
【００１１】図において、１は可変長符号化された動画
像ストリームの入力ポート、２はゼロ挿入及び有効長付
加回路、３は誤り訂正符号付加回路、４はインターリー
ブ回路、５はタイマ回路である。
像ストリームの入力ポート、２はゼロ挿入及び有効長付
加回路、３は誤り訂正符号付加回路、４はインターリー
ブ回路、５はタイマ回路である。
【００１２】動画像符号化方式としては最近主流となっ
ているＩＳＯ ＭＰＥＧ符号化方式とすると、入力ポー
ト１には、オクテット単位（８ビット並列）の可変レー
ト映像ストリームが入力される。通信路が確立された時
点で、ゼロ挿入及び有効長付加回路２内のカウンタと誤
り訂正符号付加回路３、およびインターリーブ回路４は
リセット状態にする。同様に、可変レート符号化の最大
レートや平均レート値なども呼設定時に必要なパラメー
タであるから予め別途設定する。ただし可変レートでは
一般的に最低レートの申告は考慮されていないので、タ
イマ回路５には予め５ｍｓｅｃとかのインターリーブに
許される最大遅延時間をタイムアウト値として設定す
る。最初のオクテットが入力ポート１に到着すると、ゼ
ロ挿入及び有効長付加回路２に入力される。ゼロ挿入お
よび有効長付加回路２にはインターリーブ回路４のメモ
リ量から誤り訂正符号分を引いた数（１２４×４７＝５
８２８）まで数えられるカウンタが内蔵されており、入
力されたデータ数をカウントする。従って、通信開始時
に０にリセットされていたカウンタは、最初のオクテッ
トが通過したことにより、１にカウントアップされる。
ゼロ挿入および有効長付加回路２から出力されたオクテ
ットは、誤り訂正符号付加回路３に入力される。ＬＳＩ
ＬＯＧＩＣ社のＬ６４７１０（訂正符号は１６オクテ
ット）のようにＲｅｅｄ Ｓｏｌｏｍｏｎによる誤り訂
正符号発生や検査を行なうＬＳＩは既に市販されてい
る。誤り訂正符号付加回路３に入力された最初のオクテ
ットは、そのまま数クロックサイクルの遅延で誤り訂正
符号付加回路３から出力される。誤り訂正付加回路３か
ら出力された最初のオクテットは、インターリーブ回路
４内のメモリの最初の番地（図４の左上角）に格納され
ると共に、タイマ回路５への通知信号が発生させる。タ
イマ回路５では、インターリーブ回路４からのインター
リーブメモリ先頭番地の格納を通知する信号により、タ
イマカウント動作を開始する。以下順に入力ポート１
には、符号化されたオクテットが順に到着し、ゼロ挿入
および有効長付加回路２でのカウンタ更新，誤り訂正符
号付加回路３通過、インターリーブ回路４の次の番地
（図４の右方向）に格納という動作になる。１２４番目
のオクテットが誤り訂正符号付加回路３を通過した後、
誤り訂正符号付加回路３からは４オクテットの誤り訂正
符号（Ｆｏｒｗａｒｄ ＥｒｒｏｒＣｏｒｒｅｃｔｉｏ
ｎ（ＦＥＣ） Ｃｏｄｅ）が出力され、インターリーブ
回路４のＦＥＣフレームが埋まる。このＦＥＣフレーム
が予め定められたタイムアウト時間（５ｍｓｅｃ）内
に、４７個分生成された場合（すなわち入力ポート１に
１２４×４７＝５８２８オクテット入力された場合）
は、タイムアウトが起こらず、縦方向に４７オクテット
単位に読みだされて１２８個のＡＴＭセルとなって送信
される。５８２９番目のオクテットが入力ポート１に入
力されると、前記通信路確立後の最初のオクテットが入
力されたのと同じ動作となる。
ているＩＳＯ ＭＰＥＧ符号化方式とすると、入力ポー
ト１には、オクテット単位（８ビット並列）の可変レー
ト映像ストリームが入力される。通信路が確立された時
点で、ゼロ挿入及び有効長付加回路２内のカウンタと誤
り訂正符号付加回路３、およびインターリーブ回路４は
リセット状態にする。同様に、可変レート符号化の最大
レートや平均レート値なども呼設定時に必要なパラメー
タであるから予め別途設定する。ただし可変レートでは
一般的に最低レートの申告は考慮されていないので、タ
イマ回路５には予め５ｍｓｅｃとかのインターリーブに
許される最大遅延時間をタイムアウト値として設定す
る。最初のオクテットが入力ポート１に到着すると、ゼ
ロ挿入及び有効長付加回路２に入力される。ゼロ挿入お
よび有効長付加回路２にはインターリーブ回路４のメモ
リ量から誤り訂正符号分を引いた数（１２４×４７＝５
８２８）まで数えられるカウンタが内蔵されており、入
力されたデータ数をカウントする。従って、通信開始時
に０にリセットされていたカウンタは、最初のオクテッ
トが通過したことにより、１にカウントアップされる。
ゼロ挿入および有効長付加回路２から出力されたオクテ
ットは、誤り訂正符号付加回路３に入力される。ＬＳＩ
ＬＯＧＩＣ社のＬ６４７１０（訂正符号は１６オクテ
ット）のようにＲｅｅｄ Ｓｏｌｏｍｏｎによる誤り訂
正符号発生や検査を行なうＬＳＩは既に市販されてい
る。誤り訂正符号付加回路３に入力された最初のオクテ
ットは、そのまま数クロックサイクルの遅延で誤り訂正
符号付加回路３から出力される。誤り訂正付加回路３か
ら出力された最初のオクテットは、インターリーブ回路
４内のメモリの最初の番地（図４の左上角）に格納され
ると共に、タイマ回路５への通知信号が発生させる。タ
イマ回路５では、インターリーブ回路４からのインター
リーブメモリ先頭番地の格納を通知する信号により、タ
イマカウント動作を開始する。以下順に入力ポート１
には、符号化されたオクテットが順に到着し、ゼロ挿入
および有効長付加回路２でのカウンタ更新，誤り訂正符
号付加回路３通過、インターリーブ回路４の次の番地
（図４の右方向）に格納という動作になる。１２４番目
のオクテットが誤り訂正符号付加回路３を通過した後、
誤り訂正符号付加回路３からは４オクテットの誤り訂正
符号（Ｆｏｒｗａｒｄ ＥｒｒｏｒＣｏｒｒｅｃｔｉｏ
ｎ（ＦＥＣ） Ｃｏｄｅ）が出力され、インターリーブ
回路４のＦＥＣフレームが埋まる。このＦＥＣフレーム
が予め定められたタイムアウト時間（５ｍｓｅｃ）内
に、４７個分生成された場合（すなわち入力ポート１に
１２４×４７＝５８２８オクテット入力された場合）
は、タイムアウトが起こらず、縦方向に４７オクテット
単位に読みだされて１２８個のＡＴＭセルとなって送信
される。５８２９番目のオクテットが入力ポート１に入
力されると、前記通信路確立後の最初のオクテットが入
力されたのと同じ動作となる。
【００１３】このように、５８２８オクテット×８ビッ
ト×１／５ｍｓｅｃ＝９．３２４８Ｍｂｐｓ以上の入力
が連続的にあればタイムアウトは起こらないが、可変レ
ート符号化では、符号化出力レートは変動する。そこ
で、インターリーブ回路４に最初のオクテットが書き込
まれた時刻から、タイマ回路５で保持されているタイム
アウト時間５ｍｓｅｃを経過しても４７ＦＥＣフレーム
が満たされない場合が発生することがある。その場合、
５ｍｓｅｃのタイマを満了したことにより、タイマ回路
５からゼロ挿入及び有効長付加回路２にタイムアウト発
生が通知される。ゼロ挿入及び有効長付加回路２では、
内蔵されたカウンタの現在値を読みだし有効長として記
憶する。その後、最大出力速度で、カウンタが５８２６
（＝１２４×４７−２）になるまでゼロを出力し、最後
の２オクテット（最大５８２８なので１６ビットで表現
できる）で、先に記憶した有効長を出力する。最大出力
速度でゼロ挿入および有効長付加回路２から出力された
ゼロおよび２オクテットの有効長は、誤り訂正符号付加
回路３に入力され、１２４オクテット入力されるたびに
４オクテットの誤り訂正符号が付加されながら、インタ
ーリーブ回路４に書き込まれる。インターリーブ回路４
のメモリが一杯になるので、１２８個のＡＴＭセルとな
って送信が開始される。以上により、第一の発明が実施
できる。
ト×１／５ｍｓｅｃ＝９．３２４８Ｍｂｐｓ以上の入力
が連続的にあればタイムアウトは起こらないが、可変レ
ート符号化では、符号化出力レートは変動する。そこ
で、インターリーブ回路４に最初のオクテットが書き込
まれた時刻から、タイマ回路５で保持されているタイム
アウト時間５ｍｓｅｃを経過しても４７ＦＥＣフレーム
が満たされない場合が発生することがある。その場合、
５ｍｓｅｃのタイマを満了したことにより、タイマ回路
５からゼロ挿入及び有効長付加回路２にタイムアウト発
生が通知される。ゼロ挿入及び有効長付加回路２では、
内蔵されたカウンタの現在値を読みだし有効長として記
憶する。その後、最大出力速度で、カウンタが５８２６
（＝１２４×４７−２）になるまでゼロを出力し、最後
の２オクテット（最大５８２８なので１６ビットで表現
できる）で、先に記憶した有効長を出力する。最大出力
速度でゼロ挿入および有効長付加回路２から出力された
ゼロおよび２オクテットの有効長は、誤り訂正符号付加
回路３に入力され、１２４オクテット入力されるたびに
４オクテットの誤り訂正符号が付加されながら、インタ
ーリーブ回路４に書き込まれる。インターリーブ回路４
のメモリが一杯になるので、１２８個のＡＴＭセルとな
って送信が開始される。以上により、第一の発明が実施
できる。
【００１４】図２は第２の発明の１実施例を示したもの
であり、第１の発明と異なる点を重点的に図面に沿って
以下説明を行なう。
であり、第１の発明と異なる点を重点的に図面に沿って
以下説明を行なう。
【００１５】図において、１は可変長符号化された動画
像ストリームの入力ポート、２はゼロ挿入及び有効長付
加回路、３は誤り訂正符号付加回路、６はインターリー
ブ回路、７はタイマ回路である。図面内の番号を変え
た、インターリーブ回路６と図１のインターリーブ回路
４はその内部構成と機能が異なる。同様にタイマ回路７
と、図１のタイマ回路５も異なる。タイマ回路７には、
呼設定時にタイムアウト値（例えば５ｍｓｅｃ）を設定
する。ゼロ挿入及び有効長通知回路２および訂正符号付
加回路３は、第一の発明の一実施例と動作が全く同じな
ので、説明を省略する。誤り訂正付加回路３から出力さ
れた最初のオクテットは、インターリーブ回路６内のメ
モリの最初の番地（図４の左上角）に格納さすると共に
残りの全メモリをゼロに初期化を行い、タイマ回路７へ
の通知信号が発生させる。この残りメモリのゼロ初期化
が、第１の発明の実施例と異なる。タイマ回路７では、
インターリーブ回路６からのインターリーブメモリ先頭
番地の格納を通知する信号により、タイマカウント動作
を開始する。
像ストリームの入力ポート、２はゼロ挿入及び有効長付
加回路、３は誤り訂正符号付加回路、６はインターリー
ブ回路、７はタイマ回路である。図面内の番号を変え
た、インターリーブ回路６と図１のインターリーブ回路
４はその内部構成と機能が異なる。同様にタイマ回路７
と、図１のタイマ回路５も異なる。タイマ回路７には、
呼設定時にタイムアウト値（例えば５ｍｓｅｃ）を設定
する。ゼロ挿入及び有効長通知回路２および訂正符号付
加回路３は、第一の発明の一実施例と動作が全く同じな
ので、説明を省略する。誤り訂正付加回路３から出力さ
れた最初のオクテットは、インターリーブ回路６内のメ
モリの最初の番地（図４の左上角）に格納さすると共に
残りの全メモリをゼロに初期化を行い、タイマ回路７へ
の通知信号が発生させる。この残りメモリのゼロ初期化
が、第１の発明の実施例と異なる。タイマ回路７では、
インターリーブ回路６からのインターリーブメモリ先頭
番地の格納を通知する信号により、タイマカウント動作
を開始する。
【００１６】以下順に入力ポート１には、符号化された
オクテットが順に到着し、ゼロ挿入および有効長付加回
路２でのカウンタ更新、誤り訂正符号付加回路３通過、
インターリーブ回路６の次の番地（図４の右方向）に格
納という動作になる。１２４番目のオクテットが誤り訂
正符号付加回路３を通過した後、誤り訂正符号付加回路
３からは４オクテットの誤り訂正符号（Ｆｏｒｗａｒｄ
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ（ＦＥＣ） Ｃｏ
ｄｅ）が出力され、インターリーブ回路６のＦＥＣフレ
ームが埋まる。このＦＥＣフレームが予め定められたタ
イムアウト時間（５ｍｓｅｃ）内に、４７個分生成され
た場合（すなわち入力ポート１に１２４×４７＝５８２
８オクテット入力された場合）は、タイムアウトが起こ
らず、縦方向に４７オクテット単位に読みだされて１２
８個のＡＴＭセルとなって送信される。 ５８２９番目
のオクテットが入力ポート１に入力されると、前記通信
路確立後の最初のオクテットが入力されたのと同じ動作
となる。このように、５８２８オクテット×８ビット×
１／５ｍｓｅｃ＝９．３２４８Ｍｂｐｓ以上の入力が連
続的にあればタイムアウトは起こらないが、可変レート
符号化では、符号化出力レートは変動する。そこで、イ
ンターリーブ回路６に最初のオクテットが書き込まれた
時刻から、タイマ回路７で保持されているタイムアウト
時間５ｍｓｅｃを経過しても４７ＦＥＣフレームが満た
されない場合が発生することがある。その場合、５ｍｓ
ｅｃのタイマを満了したことにより、タイマ回路７から
ゼロ挿入及び有効長付加回路２およびインターリーブ回
路６にタイムアウト発生が通知される。タイマ回路７か
らのタイムアウト通知がインターリーブ回路６に通知さ
れることが、第１の発明の実施例と異なる。
オクテットが順に到着し、ゼロ挿入および有効長付加回
路２でのカウンタ更新、誤り訂正符号付加回路３通過、
インターリーブ回路６の次の番地（図４の右方向）に格
納という動作になる。１２４番目のオクテットが誤り訂
正符号付加回路３を通過した後、誤り訂正符号付加回路
３からは４オクテットの誤り訂正符号（Ｆｏｒｗａｒｄ
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ（ＦＥＣ） Ｃｏ
ｄｅ）が出力され、インターリーブ回路６のＦＥＣフレ
ームが埋まる。このＦＥＣフレームが予め定められたタ
イムアウト時間（５ｍｓｅｃ）内に、４７個分生成され
た場合（すなわち入力ポート１に１２４×４７＝５８２
８オクテット入力された場合）は、タイムアウトが起こ
らず、縦方向に４７オクテット単位に読みだされて１２
８個のＡＴＭセルとなって送信される。 ５８２９番目
のオクテットが入力ポート１に入力されると、前記通信
路確立後の最初のオクテットが入力されたのと同じ動作
となる。このように、５８２８オクテット×８ビット×
１／５ｍｓｅｃ＝９．３２４８Ｍｂｐｓ以上の入力が連
続的にあればタイムアウトは起こらないが、可変レート
符号化では、符号化出力レートは変動する。そこで、イ
ンターリーブ回路６に最初のオクテットが書き込まれた
時刻から、タイマ回路７で保持されているタイムアウト
時間５ｍｓｅｃを経過しても４７ＦＥＣフレームが満た
されない場合が発生することがある。その場合、５ｍｓ
ｅｃのタイマを満了したことにより、タイマ回路７から
ゼロ挿入及び有効長付加回路２およびインターリーブ回
路６にタイムアウト発生が通知される。タイマ回路７か
らのタイムアウト通知がインターリーブ回路６に通知さ
れることが、第１の発明の実施例と異なる。
【００１７】タイマ回路７からのタイムアウト発生通知
により、ゼロ挿入及び有効長付加回路２では、内蔵され
たカウンタの現在値を読みだし有効長として記憶する。
その後、最大出力速度で、カウンタが５８２６（＝１２
４×４７−２）になるまでゼロを出力し、最後の２オク
テット（最大５８２８なので１６ビットで表現できる）
で、先に記憶した有効長を出力する。最大出力速度でゼ
ロ挿入および有効長付加回路２から出力されたゼロおよ
び２オクテットの有効長は、誤り訂正符号付加回路３に
入力され、１２４オクテット入力されるたびに４オクテ
ットの誤り訂正符号が付加されながら、インターリーブ
回路６に書き込まれるが、タイマ回路７のタイムアウト
通知はインターリーブ回路６にも通知されるので、イン
ターリーブ回路６では、タイマ回路７からの通知が来た
時点から、送信が開始できる。有効長２オクテットおよ
びＦＥＣ４オクテット分に相当する６ＡＴＭセル分を除
いた１２２ ＡＴＭセル分は、最初のワード書込み時点
でゼロに初期化されているので、送信データが揃ってい
る。従って、第１の発明の実施例のように、ゼロ挿入及
び有効長通知回路２が発生した連続のゼロ出力を訂正符
号付加回路３を通してインターリーブ回路６へに書込み
が終了するのを待つ必要が無い。最後の６ＡＴＭセル分
はインターリーブ回路６への書込みが終了した後でない
と送信開始できないので、第一の発明に対する効果とし
ては、１２２ＡＴＭセルの送信時間分だけインターリー
ブ遅延を削減できることになる。以上のように第２の発
明が実施できる。
により、ゼロ挿入及び有効長付加回路２では、内蔵され
たカウンタの現在値を読みだし有効長として記憶する。
その後、最大出力速度で、カウンタが５８２６（＝１２
４×４７−２）になるまでゼロを出力し、最後の２オク
テット（最大５８２８なので１６ビットで表現できる）
で、先に記憶した有効長を出力する。最大出力速度でゼ
ロ挿入および有効長付加回路２から出力されたゼロおよ
び２オクテットの有効長は、誤り訂正符号付加回路３に
入力され、１２４オクテット入力されるたびに４オクテ
ットの誤り訂正符号が付加されながら、インターリーブ
回路６に書き込まれるが、タイマ回路７のタイムアウト
通知はインターリーブ回路６にも通知されるので、イン
ターリーブ回路６では、タイマ回路７からの通知が来た
時点から、送信が開始できる。有効長２オクテットおよ
びＦＥＣ４オクテット分に相当する６ＡＴＭセル分を除
いた１２２ ＡＴＭセル分は、最初のワード書込み時点
でゼロに初期化されているので、送信データが揃ってい
る。従って、第１の発明の実施例のように、ゼロ挿入及
び有効長通知回路２が発生した連続のゼロ出力を訂正符
号付加回路３を通してインターリーブ回路６へに書込み
が終了するのを待つ必要が無い。最後の６ＡＴＭセル分
はインターリーブ回路６への書込みが終了した後でない
と送信開始できないので、第一の発明に対する効果とし
ては、１２２ＡＴＭセルの送信時間分だけインターリー
ブ遅延を削減できることになる。以上のように第２の発
明が実施できる。
【００１８】図３は第３の発明の１実施例を示したもの
で、図面に沿って以下説明を行なう。
で、図面に沿って以下説明を行なう。
【００１９】図において、１０は可変長パケットの入力
ポート、８はゼロ付加回路、３は訂正符号付加回路、９
はインターリーブ回路である。
ポート、８はゼロ付加回路、３は訂正符号付加回路、９
はインターリーブ回路である。
【００２０】可変長符号化された動画像可変長パケット
は、１６ライン（スライス）単位に入力ポート１０を通
ってゼロ付加回路８に入力される。通信路が確立された
時点で、誤リ訂正符号付加回路３、およびインターリー
ブ回路９はリセット状態にする。同様に、可変レート符
号化の最大レートや平均レート値なども呼設定時に必要
なパラメータであるから、予め設定する。ゼロ付加回路
８には、呼設定時に予め定められた最低パケット長Ｌが
与えられる。スライス単位に入力ポート１０から入力さ
れた可変長パケットは、最初のオクテットから順に出力
される。ただし、入力された可変長パケットの長さ（Ｍ
とする）が最低パケット長Ｌより小さかった場合のみ、
最後にＬ−Ｍオクテットの０を出力する。従って、スラ
イス時間単位に、ゼロ付加回路８から出力されるオクテ
ット数は、常にＬ以上である。ゼロ付加回路８から出力
されたオクテット単位のストリームは、訂正符号付加回
路３に入力され１２４オクテットに対して４オクテット
のＦＥＣ符号が付加されて出力される。インターリーブ
回路９では、訂正符号付加回路３から入力されデータを
順にインターリーブメモリに書込み、４７ＦＥＣフレー
ムが揃った時点で、送信を開始する。４７ＦＥＣフレー
ムは、１２８ＡＴＭセルとなって送信される。以上の動
作で第３の発明が実施できる。
は、１６ライン（スライス）単位に入力ポート１０を通
ってゼロ付加回路８に入力される。通信路が確立された
時点で、誤リ訂正符号付加回路３、およびインターリー
ブ回路９はリセット状態にする。同様に、可変レート符
号化の最大レートや平均レート値なども呼設定時に必要
なパラメータであるから、予め設定する。ゼロ付加回路
８には、呼設定時に予め定められた最低パケット長Ｌが
与えられる。スライス単位に入力ポート１０から入力さ
れた可変長パケットは、最初のオクテットから順に出力
される。ただし、入力された可変長パケットの長さ（Ｍ
とする）が最低パケット長Ｌより小さかった場合のみ、
最後にＬ−Ｍオクテットの０を出力する。従って、スラ
イス時間単位に、ゼロ付加回路８から出力されるオクテ
ット数は、常にＬ以上である。ゼロ付加回路８から出力
されたオクテット単位のストリームは、訂正符号付加回
路３に入力され１２４オクテットに対して４オクテット
のＦＥＣ符号が付加されて出力される。インターリーブ
回路９では、訂正符号付加回路３から入力されデータを
順にインターリーブメモリに書込み、４７ＦＥＣフレー
ムが揃った時点で、送信を開始する。４７ＦＥＣフレー
ムは、１２８ＡＴＭセルとなって送信される。以上の動
作で第３の発明が実施できる。
【００２１】
【発明の効果】第１の発明により、入力ポートへのデー
タ供給が途切れることがあっても、タイマ回路に予め設
定された時間が経過された時点でインターリーブメモリ
のデータが送信開始されるので、送信側の最大遅延は、
タイムアウト設定時間＋４７ＦＥＣフレームの書込み時
間＋１２８ＡＴＭセルの送出時間で規定できる。
タ供給が途切れることがあっても、タイマ回路に予め設
定された時間が経過された時点でインターリーブメモリ
のデータが送信開始されるので、送信側の最大遅延は、
タイムアウト設定時間＋４７ＦＥＣフレームの書込み時
間＋１２８ＡＴＭセルの送出時間で規定できる。
【００２２】第２の発明により、入力ポートへのデータ
供給が途切れることがあっても、タイマ回路に予め設定
された時間が経過された時点でインターリーブメモリの
データが送信開始されるので、送信側の最大遅延は、タ
イムアウト設定時間＋４７ＦＥＣフレームの書込み時間
＋６ＡＴＭセルの送出時間で規定できる。
供給が途切れることがあっても、タイマ回路に予め設定
された時間が経過された時点でインターリーブメモリの
データが送信開始されるので、送信側の最大遅延は、タ
イムアウト設定時間＋４７ＦＥＣフレームの書込み時間
＋６ＡＴＭセルの送出時間で規定できる。
【００２３】第３の発明により、入力ポートには（例え
ばスライス単位の）一定時間間隔毎に可変長パケットを
入力することにより、その可変長パケットの最小長を規
定することで、インターリーブ回路内での遅延をインタ
ーリーブメモリの総データ量／（最低パケット長 Ｌ×
８／可変長パケットの入力時間間隔）＋１２８ＡＴＭセ
ルの送出時間で規定できる。
ばスライス単位の）一定時間間隔毎に可変長パケットを
入力することにより、その可変長パケットの最小長を規
定することで、インターリーブ回路内での遅延をインタ
ーリーブメモリの総データ量／（最低パケット長 Ｌ×
８／可変長パケットの入力時間間隔）＋１２８ＡＴＭセ
ルの送出時間で規定できる。
【００２４】以上のどの発明を用いても、インターリー
ブを用いた訂正符号を使っているので、伝送路でのピッ
トエラーやセル損失が起きても、用いた訂正符号の訂正
範囲内であれば受信側で誤りを訂正できる。
ブを用いた訂正符号を使っているので、伝送路でのピッ
トエラーやセル損失が起きても、用いた訂正符号の訂正
範囲内であれば受信側で誤りを訂正できる。
【図１】第１の発明の１実施例を示したブロック図
【図２】第２の発明の１実施例を示したブロック図
【図３】第３の発明の１実施例を示したブロック図
【図４】従来技術で使われているインターリーブの動作
説明を行なうための図。
説明を行なうための図。
１ 可変長符号化された動画像ストリームの入力ポート ２ ゼロ挿入及び有効長付加回路 ３ 誤り訂正符号付加回路 ４、６、９ インターリーブ回路 ５、７ タイマ回路 １０ 可変長パケットの入力ポート ８ ゼロ付加回路
Claims (3)
- 【請求項１】 可変レート信号を入力とし、通常時は入
力信号数を数えあげながらそのまま出力するが、後記タ
イマ回路からの制御信号により、予め定められた数から
既に入力信号をそのまま出力した分だけ減じた数だけゼ
ロ出力を連続して行い、最後に入力信号をそのまま出力
した数を出力するゼロ挿入および有効長通知回路と、前
記ゼロ挿入および有効長通知回路の出力に接続され、エ
ラー訂正符号を付加する訂正符号付加回路と、前記訂正
符号付加回路の出力に接続され、内蔵するメモリに最初
のワードを書き込むと後記タイマ回路に通知を行うイン
ターリーブ回路と、前記インターリーブ回路からの通知
信号を入力として、タイマカウンタをゼロリセットし、
予め決められた時間経過しても通知信号が来なかった場
合に、前記ゼロ挿入および有効長通知回路に制御信号を
送るタイマ回路とから構成されることを特徴とする可変
レート伝送における伝送誤り訂正符号付加装置。 - 【請求項２】 可変レート信号を入力とし、通常時は入
力信号数を数えあげながらそのまま出力するが、後記タ
イマ回路からの制御信号により、予め定められた数から
既に入力信号をそのまま出力した分だけ減じた数だけゼ
ロ出力を連続して行い、最後に入力信号をそのまま出力
した数を出力するゼロ挿入および有効長通知回路と、前
記ゼロ挿入および有効長通知回路の出力に接続され、エ
ラー訂正符号を付加する訂正符号付加回路と、前記訂正
符号付加回路の出力に接続され、内蔵するメモリに最初
のワードを書き込むと後記タイマ回路に通知を行うと共
に、全メモリをゼロに設定する機能をもつインターリー
ブ回路と、前記インターリーブ回路からの通知信号を入
力として、タイマカウンタをゼロリセットし、予め決め
られた時間経過しても通知信号が来なかった場合に、前
記ゼロ挿入および有効長通知回路と前記インターリーブ
回路に制御信号を送るタイマ回路とから構成され、前記
インターリーブ回路が、前記タイマ回路から通知信号を
受け取った場合にインターリーブメモリ内のデータ送信
を開始する機能をもつことを特徴とする可変レート伝送
における伝送誤り訂正符号付加装置。 - 【請求項３】 可変レートの映像信号パケットを入力と
し、その入力信号パケット長を監視しながら、予め定め
られたパケット長より小さくなった場合にゼロ付加を行
なうゼロ付加回路と、前記ゼロ付加回路の出力に接続さ
れ、エラー訂正符号を付加する訂正符号付加回路と、前
記訂正符号付加回路の出力に接続されたインターリーブ
回路により構成される可変レート伝送における伝送誤り
訂正符号付加装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24098293A JP2699824B2 (ja) | 1993-09-28 | 1993-09-28 | 可変レート伝送における伝送誤り訂正符号付加装置 |
| US08/311,924 US5563887A (en) | 1993-09-28 | 1994-09-26 | Transmission error correction code appending device which can regulate a maximum delay of an interleaver in a variable bit rate video coding system |
| CA 2133009 CA2133009C (en) | 1993-09-28 | 1994-09-27 | Transmission error correction code appending device which can regulate a maximum delay of an interleaver in a variable bit rate video coding system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24098293A JP2699824B2 (ja) | 1993-09-28 | 1993-09-28 | 可変レート伝送における伝送誤り訂正符号付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799456A true JPH0799456A (ja) | 1995-04-11 |
| JP2699824B2 JP2699824B2 (ja) | 1998-01-19 |
Family
ID=17067564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24098293A Expired - Fee Related JP2699824B2 (ja) | 1993-09-28 | 1993-09-28 | 可変レート伝送における伝送誤り訂正符号付加装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563887A (ja) |
| JP (1) | JP2699824B2 (ja) |
| CA (1) | CA2133009C (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771081A (en) * | 1994-02-28 | 1998-06-23 | Korea Telecommunication Authority | Bit system for transmitting digital video data |
| US5710756A (en) * | 1995-02-13 | 1998-01-20 | Netro Corporation | Burst-error resistant ATM microwave link and network |
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