JPH0799301A - 固体素子並びにそれを用いたメモリ素子および光センサおよび集積光論理回路 - Google Patents
固体素子並びにそれを用いたメモリ素子および光センサおよび集積光論理回路Info
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- JPH0799301A JPH0799301A JP5222834A JP22283493A JPH0799301A JP H0799301 A JPH0799301 A JP H0799301A JP 5222834 A JP5222834 A JP 5222834A JP 22283493 A JP22283493 A JP 22283493A JP H0799301 A JPH0799301 A JP H0799301A
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Abstract
(57)【要約】
【目的】 強誘電体部を有する固体素子であって、メモ
リとしてのみ用いられるだけでなく、さらに、光センサ
や光論理デバイス（光演算デバイス）などの種々のデバ
イスに適用可能である。 【構成】 強誘電体部２と、入射光量に応じた電荷を発
生する光電変換部３と、光電変換部３において発生した
電荷を強誘電体部２に与える電極部４と、該電極部４の
電位に対応した情報を出力する出力部１とを有してい
る。これにより、従来の強誘電体メモリ素子のように単
に情報を電気的に書き込み、読み出しする機能のみなら
ず、素子に予め記憶されている情報と素子に入射する光
量の情報とを演算してその結果を出力する機能と、さら
には、光量の大小により素子に情報を書き込むことので
きる機能とを有する。
リとしてのみ用いられるだけでなく、さらに、光センサ
や光論理デバイス（光演算デバイス）などの種々のデバ
イスに適用可能である。 【構成】 強誘電体部２と、入射光量に応じた電荷を発
生する光電変換部３と、光電変換部３において発生した
電荷を強誘電体部２に与える電極部４と、該電極部４の
電位に対応した情報を出力する出力部１とを有してい
る。これにより、従来の強誘電体メモリ素子のように単
に情報を電気的に書き込み、読み出しする機能のみなら
ず、素子に予め記憶されている情報と素子に入射する光
量の情報とを演算してその結果を出力する機能と、さら
には、光量の大小により素子に情報を書き込むことので
きる機能とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路，画像
処理回路などに利用される固体素子に関する。
処理回路などに利用される固体素子に関する。
【０００２】
【従来の技術】従来、強誘電体バルク上に薄膜トランジ
スタを形成した不揮発性半導体メモリ（メモリＦＥＴ）
や、ＦＥＴのゲ−ト上に強誘電体薄膜を形成したＭＦＳ
−ＦＥＴや、ＦＥＴのソ−スに強誘電体薄膜を成長させ
たＳＲＡＭなどの強誘電体メモリ素子が知られている。
スタを形成した不揮発性半導体メモリ（メモリＦＥＴ）
や、ＦＥＴのゲ−ト上に強誘電体薄膜を形成したＭＦＳ
−ＦＥＴや、ＦＥＴのソ−スに強誘電体薄膜を成長させ
たＳＲＡＭなどの強誘電体メモリ素子が知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の強誘電体メモリ素子は、情報を電気的に
書き込み，読み出しするメモリ機能しか有しておらず、
メモリ以外の種々のデバイスへの適用が難しいという問
題があった。
たような従来の強誘電体メモリ素子は、情報を電気的に
書き込み，読み出しするメモリ機能しか有しておらず、
メモリ以外の種々のデバイスへの適用が難しいという問
題があった。
【０００４】本発明は、強誘電体部を有する固体素子で
あって、メモリとしてのみ用いられるだけでなく、さら
に、光センサや光論理デバイス（光演算デバイス）など
の種々のデバイスに適用可能な固体素子を提供すること
を目的としている。
あって、メモリとしてのみ用いられるだけでなく、さら
に、光センサや光論理デバイス（光演算デバイス）など
の種々のデバイスに適用可能な固体素子を提供すること
を目的としている。
【０００５】
【課題を解決するための手段および作用】図１は本発明
に係る固体素子の構成例を示す図である。図１を参照す
ると、この固体素子は、電界により電流の流れを制御す
るＭＯＳ型ＦＥＴ，接合型ＦＥＴなどの電界効果トラン
ジスタ部１と、強誘電体部２と、入射光量に応じた量の
電荷が発生する光起電力型（Ｓｉ，ａ−Ｓｉ，Ｇｅ，Ｇ
ａＡｓ等のｐｎ接合による型）または光導電型（Ｃｄ
Ｓ，ａ−Ｓｉ等の光導電膜を用いる型）の光電変換部３
と、電極部４とを有している。
に係る固体素子の構成例を示す図である。図１を参照す
ると、この固体素子は、電界により電流の流れを制御す
るＭＯＳ型ＦＥＴ，接合型ＦＥＴなどの電界効果トラン
ジスタ部１と、強誘電体部２と、入射光量に応じた量の
電荷が発生する光起電力型（Ｓｉ，ａ−Ｓｉ，Ｇｅ，Ｇ
ａＡｓ等のｐｎ接合による型）または光導電型（Ｃｄ
Ｓ，ａ−Ｓｉ等の光導電膜を用いる型）の光電変換部３
と、電極部４とを有している。
【０００６】ここで、電界効果トランジスタ部１，強誘
電体部２，光電変換部３は、例えばＳｉ，Ｇｅ，ＧａＡ
ｓ等の単結晶半導体基板中または基板上に形成されてい
る。また、電界効果トランジスタ部１には、導電性膜で
ある制御電極（ゲ−ト電極）６が形成され、強誘電体部
２には、ＰＬＺＴ，ＢａＴｉＯ3などの強誘電体材料５
２の上部および下部に導電性膜である電極７，８が形成
され、光電変換部３には、ＰＮ接合または光導電膜５３
の上部および下部に導電性膜である電極９，１０が形成
されている。
電体部２，光電変換部３は、例えばＳｉ，Ｇｅ，ＧａＡ
ｓ等の単結晶半導体基板中または基板上に形成されてい
る。また、電界効果トランジスタ部１には、導電性膜で
ある制御電極（ゲ−ト電極）６が形成され、強誘電体部
２には、ＰＬＺＴ，ＢａＴｉＯ3などの強誘電体材料５
２の上部および下部に導電性膜である電極７，８が形成
され、光電変換部３には、ＰＮ接合または光導電膜５３
の上部および下部に導電性膜である電極９，１０が形成
されている。
【０００７】また、図１の構成例では、電極部４は、電
界効果トランジスタ部１の制御電極６と、強誘電体部２
のいずれか一方の電極７と、光電変換部３のいずれか一
方の電極９とを電気的に接続した共通電極として形成さ
れている。
界効果トランジスタ部１の制御電極６と、強誘電体部２
のいずれか一方の電極７と、光電変換部３のいずれか一
方の電極９とを電気的に接続した共通電極として形成さ
れている。
【０００８】図２は図１の固体素子の変形例であって、
図２の固体素子では、電界効果トランジスタ部１の制御
電極６と強誘電体部２の電極７とが共通化されたものと
なっている。すなわち、同一の導電性膜を制御電極６，
電極７として機能させるよう構成されている。この場合
には、電極部４は、電極６，７と光電変換部３の電極９
とを電気的に接続した共通電極として形成されている。
図２の固体素子では、電界効果トランジスタ部１の制御
電極６と強誘電体部２の電極７とが共通化されたものと
なっている。すなわち、同一の導電性膜を制御電極６，
電極７として機能させるよう構成されている。この場合
には、電極部４は、電極６，７と光電変換部３の電極９
とを電気的に接続した共通電極として形成されている。
【０００９】また、図１，図２の構成例において、電極
部，すなわち共通電極４は、リセットスイッチ部５を介
して、外部電源と接続されている。
部，すなわち共通電極４は、リセットスイッチ部５を介
して、外部電源と接続されている。
【００１０】なお、上記各例では、強誘電体部２に２種
の電極７，８が形成されており、また、光電変換部３に
２種の電極９，１０が形成されているが、強誘電体部
２，光電変換部３に、それぞれ、２種以上の電極が形成
されていても良い。この場合、電極部４は、電界効果ト
ランジスタ部１の制御電極６と、強誘電体部２の少なく
とも１種の電極と、光電変換部３の少なくとも１種の電
極とを電気的に接続した共通電極として形成することが
できる。また、図２の構成例では、電界効果トランジス
タ部１の制御電極６と強誘電体部２の電極７とが共通化
されたものとなっているが、さらに、これらと光電変換
部３の電極９をも共通化するよう構成することもでき
る。
の電極７，８が形成されており、また、光電変換部３に
２種の電極９，１０が形成されているが、強誘電体部
２，光電変換部３に、それぞれ、２種以上の電極が形成
されていても良い。この場合、電極部４は、電界効果ト
ランジスタ部１の制御電極６と、強誘電体部２の少なく
とも１種の電極と、光電変換部３の少なくとも１種の電
極とを電気的に接続した共通電極として形成することが
できる。また、図２の構成例では、電界効果トランジス
タ部１の制御電極６と強誘電体部２の電極７とが共通化
されたものとなっているが、さらに、これらと光電変換
部３の電極９をも共通化するよう構成することもでき
る。
【００１１】いずれの場合においても、共通電極の領域
は、浮遊容量を小さくするため、２×２ｍｍ2以下であ
り、０．１×０．１μｍ2〜１０００×１０００μｍ2の
大きさであるのが望ましい。同様の理由で、１個の素子
中の制御電極６と強誘電体部２と光電変換部３とを合わ
せた領域が、２×２ｍｍ2以下であり、０．１×０．１
μｍ2〜１０００×１０００μｍ2の大きさであるのが望
ましい。このように、本発明では、電極部４に共通電極
を用いているので、素子の一体化を実現することがで
き、集積化が可能となる。
は、浮遊容量を小さくするため、２×２ｍｍ2以下であ
り、０．１×０．１μｍ2〜１０００×１０００μｍ2の
大きさであるのが望ましい。同様の理由で、１個の素子
中の制御電極６と強誘電体部２と光電変換部３とを合わ
せた領域が、２×２ｍｍ2以下であり、０．１×０．１
μｍ2〜１０００×１０００μｍ2の大きさであるのが望
ましい。このように、本発明では、電極部４に共通電極
を用いているので、素子の一体化を実現することがで
き、集積化が可能となる。
【００１２】また、上記各例のような素子の作製は、Ｃ
ＶＤ法，熱酸化法，蒸着法，スパッタリング法等の薄膜
形成工程，リソグラフィー法，エッチング法によるパタ
ーン形成工程，固相及び気相拡散法，イオン注入法によ
る不純物導入工程からなる通常の半導体製造プロセスを
用いて行うことができる。
ＶＤ法，熱酸化法，蒸着法，スパッタリング法等の薄膜
形成工程，リソグラフィー法，エッチング法によるパタ
ーン形成工程，固相及び気相拡散法，イオン注入法によ
る不純物導入工程からなる通常の半導体製造プロセスを
用いて行うことができる。
【００１３】次にこのような構成の固体素子の動作原理
について説明する。図３は強誘電体部２の機能を説明す
るための図である。強誘電体部２の両電極７，８間に電
位差Ｖsを印加すると、強誘電体材料５２内には、電界
Ｅが発生し、また、分極Ｐが生じる。この場合、電極７
（８）上に存在する総電荷ＱE（−ＱE）は、Ｖsに対
し、図４に示すようなヒステリシス曲線をなす。
について説明する。図３は強誘電体部２の機能を説明す
るための図である。強誘電体部２の両電極７，８間に電
位差Ｖsを印加すると、強誘電体材料５２内には、電界
Ｅが発生し、また、分極Ｐが生じる。この場合、電極７
（８）上に存在する総電荷ＱE（−ＱE）は、Ｖsに対
し、図４に示すようなヒステリシス曲線をなす。
【００１４】すなわち、この強誘電体部２が初期状態Ａ
にある場合に、両電極７，８間の印加電圧ＶsをＶcに向
けて変化させるとき、ＶsがＶcとなるまでは、分極Ｐの
向きは、電極８から電極７の方を向いており、ＶsがＶc
以上にならなければ、分極Ｐの向きは反転せず、印加電
圧Ｖsを“０”Ｖに戻すと、初期状態Ａに再び戻る。
にある場合に、両電極７，８間の印加電圧ＶsをＶcに向
けて変化させるとき、ＶsがＶcとなるまでは、分極Ｐの
向きは、電極８から電極７の方を向いており、ＶsがＶc
以上にならなければ、分極Ｐの向きは反転せず、印加電
圧Ｖsを“０”Ｖに戻すと、初期状態Ａに再び戻る。
【００１５】また、この強誘電体部２では、初期状態の
如何にかかわらず、所定の状態を容易に設定することが
できるという特性を有している。すなわち、初期状態が
Ａであっても、あるいはＢであっても、分極が反転する
電圧Ｖc以上の電圧を印加した後、印加電圧を“０”Ｖ
にすれば、状態をＢに設定することができ、また、−Ｖ
c以下の電圧を印加した後、印加電圧を“０”Ｖにすれ
ば、状態をＡに設定することができる。
如何にかかわらず、所定の状態を容易に設定することが
できるという特性を有している。すなわち、初期状態が
Ａであっても、あるいはＢであっても、分極が反転する
電圧Ｖc以上の電圧を印加した後、印加電圧を“０”Ｖ
にすれば、状態をＢに設定することができ、また、−Ｖ
c以下の電圧を印加した後、印加電圧を“０”Ｖにすれ
ば、状態をＡに設定することができる。
【００１６】また、この強誘電体部２が初期状態Ａにあ
る場合に、一方の電極，例えば電極７に外部から電荷Ｑ
Iが流入すると、強誘電体部２は、状態Ａから状態Ａ’
に変化し、電極７，８間の電位はＶA’となる。同様
に、強誘電体部２が状態Ｂにある場合に、一方の電極，
例えば電極７に外部から電荷ＱIが流入すると、強誘電
体部では、状態Ｂから状態Ｂ’に変化し、電極７，８間
の電位はＶB’（≠ＶA’）となる。このように、強誘電
体部２では、そのヒステリシス特性によって、初期状態
ＡまたはＢに応じ一定電荷注入後の電極間電位が異なる
という特性をも有している。
る場合に、一方の電極，例えば電極７に外部から電荷Ｑ
Iが流入すると、強誘電体部２は、状態Ａから状態Ａ’
に変化し、電極７，８間の電位はＶA’となる。同様
に、強誘電体部２が状態Ｂにある場合に、一方の電極，
例えば電極７に外部から電荷ＱIが流入すると、強誘電
体部では、状態Ｂから状態Ｂ’に変化し、電極７，８間
の電位はＶB’（≠ＶA’）となる。このように、強誘電
体部２では、そのヒステリシス特性によって、初期状態
ＡまたはＢに応じ一定電荷注入後の電極間電位が異なる
という特性をも有している。
【００１７】本発明の固体素子は、このような強誘電体
部２の特性を利用したものである。すなわち、この固体
素子では、先ず、強誘電体部２が初期状態ＡまたはＢと
なるよう、リセットスイッチ部５により電極部，すなわ
ち共通電極４の電位を初期設定することができる。共通
電極４の電位が初期設定された後、光電変換部３に光が
入射すると、光電変換部３の電極９，１０には、入射光
量に応じた量の電荷が発生し、光電変換部３の一方の電
極９に発生した電荷は、共通電極４を介して強誘電体部
２の一方の電極７に流入する。光電変換部３で発生した
電荷が注入された後の強誘電体部２の電極７，８間の電
位（すなわち、共通電極４の電位）は、強誘電体部２の
初期状態と注入電荷量とにより変化する。換言すれば、
共通電極４の電位は、強誘電体部２の不揮発で書き換え
可能な情報（初期状態情報）と入射光量の情報とを演算
した結果を表したものとなる。電界効果トランジスタ部
１には、共通電極４の電位に応じた電流が流れるので、
本発明の固体素子では、強誘電体部２の不揮発で書き換
え可能な情報と入射光量の情報とを演算し、その演算結
果をトランジスタ電流の形で出力することが可能とな
る。
部２の特性を利用したものである。すなわち、この固体
素子では、先ず、強誘電体部２が初期状態ＡまたはＢと
なるよう、リセットスイッチ部５により電極部，すなわ
ち共通電極４の電位を初期設定することができる。共通
電極４の電位が初期設定された後、光電変換部３に光が
入射すると、光電変換部３の電極９，１０には、入射光
量に応じた量の電荷が発生し、光電変換部３の一方の電
極９に発生した電荷は、共通電極４を介して強誘電体部
２の一方の電極７に流入する。光電変換部３で発生した
電荷が注入された後の強誘電体部２の電極７，８間の電
位（すなわち、共通電極４の電位）は、強誘電体部２の
初期状態と注入電荷量とにより変化する。換言すれば、
共通電極４の電位は、強誘電体部２の不揮発で書き換え
可能な情報（初期状態情報）と入射光量の情報とを演算
した結果を表したものとなる。電界効果トランジスタ部
１には、共通電極４の電位に応じた電流が流れるので、
本発明の固体素子では、強誘電体部２の不揮発で書き換
え可能な情報と入射光量の情報とを演算し、その演算結
果をトランジスタ電流の形で出力することが可能とな
る。
【００１８】図５には、上述した本発明の固体素子をメ
モリ素子に応用した例が示されている。図５を参照する
と、ｎ型Ｓｉ単結晶基板６０中には、ｐ型ウェル６１，
６２が形成されている。ｐ型ウェル６１には、さらにｎ
型ソース領域６３，ドレイン領域６４が形成され、ま
た、ｐ型ウェル６１上にはＳｉＯ2膜６５を介してゲ−
ト電極１６が形成されており、これにより、ｎチャネル
ＭＯＳＦＥＴ部１１が構成されている。また、ｐ型ウェ
ル６２には、ｎ型領域６６とｐ型領域６７によりｐｎ接
合６８が形成されており、これにより、光電変換部１３
が構成されている。また、基板６０上にはＳｉＯ2膜６
５を介し、Ｐｔ（Ａｌ）電極６９，ＰＬＺＴ膜７０，Ｐ
ｔ（Ａｌ）電極７１が積層され、これらにより，強誘電
体部１２が構成されている。
モリ素子に応用した例が示されている。図５を参照する
と、ｎ型Ｓｉ単結晶基板６０中には、ｐ型ウェル６１，
６２が形成されている。ｐ型ウェル６１には、さらにｎ
型ソース領域６３，ドレイン領域６４が形成され、ま
た、ｐ型ウェル６１上にはＳｉＯ2膜６５を介してゲ−
ト電極１６が形成されており、これにより、ｎチャネル
ＭＯＳＦＥＴ部１１が構成されている。また、ｐ型ウェ
ル６２には、ｎ型領域６６とｐ型領域６７によりｐｎ接
合６８が形成されており、これにより、光電変換部１３
が構成されている。また、基板６０上にはＳｉＯ2膜６
５を介し、Ｐｔ（Ａｌ）電極６９，ＰＬＺＴ膜７０，Ｐ
ｔ（Ａｌ）電極７１が積層され、これらにより，強誘電
体部１２が構成されている。
【００１９】また、強誘電体部１２の電極６９と、ｎチ
ャネルＭＯＳＦＥＴ部１１のゲ−ト電極１６と、光電変
換部１３のｎ型領域６６の取出電極７２とは、Ａｌの共
通電極１４によって接続され、また、共通電極１４は、
リセットスイッチ部１５を介して電位Ｖ4に接続されて
いる。さらに、この素子には、強誘電体部１２の電極７
１への印加電圧をＶ1，Ｖ5，Ｖ6に切替選択するための
スイッチ１７が設けられている。
ャネルＭＯＳＦＥＴ部１１のゲ−ト電極１６と、光電変
換部１３のｎ型領域６６の取出電極７２とは、Ａｌの共
通電極１４によって接続され、また、共通電極１４は、
リセットスイッチ部１５を介して電位Ｖ4に接続されて
いる。さらに、この素子には、強誘電体部１２の電極７
１への印加電圧をＶ1，Ｖ5，Ｖ6に切替選択するための
スイッチ１７が設けられている。
【００２０】このような構成のメモリ素子の動作を次に
説明する。なお、図５において、基板６０の電位Ｖ2は
“−５”Ｖに設定され、また、光電変換部１３のｐ型領
域６７の電位Ｖ3は“＋８”Ｖに設定され、また、電位
Ｖ1，Ｖ4，Ｖ5，Ｖ6は、それぞれ“０”Ｖ，“０”Ｖ，
“−１５”Ｖ，“＋１５”Ｖに設定されているとする。
また、通常、リセットスイッチ部１５は閉に保持され、
スイッチ１７は、接点Ｐ1，すなわち電位Ｖ1を選択する
ように設定されている。また、以下の例では、電極６
９，７１は、それぞれ、前述の電極７，８に対応してい
る。
説明する。なお、図５において、基板６０の電位Ｖ2は
“−５”Ｖに設定され、また、光電変換部１３のｐ型領
域６７の電位Ｖ3は“＋８”Ｖに設定され、また、電位
Ｖ1，Ｖ4，Ｖ5，Ｖ6は、それぞれ“０”Ｖ，“０”Ｖ，
“−１５”Ｖ，“＋１５”Ｖに設定されているとする。
また、通常、リセットスイッチ部１５は閉に保持され、
スイッチ１７は、接点Ｐ1，すなわち電位Ｖ1を選択する
ように設定されている。また、以下の例では、電極６
９，７１は、それぞれ、前述の電極７，８に対応してい
る。
【００２１】この状態で、先ず、このメモリ素子への情
報の書き込み例を３例挙げる。 １）第１の例として、強誘電体部１２が初期状態Ａとな
っているとき（自発分極の向きは電極６９の方向となっ
ている）、リセットスイッチ部１５を開にし、光電変換
部１３に一定量以上の光量を入射させ、共通電極１４の
電位Ｖxが所定閾値以上となることで、強誘電体部１２
の自発分極の向きを共通電極１４に接続されている電極
７１の方向に向かせ、強誘電体部１２の状態をＢに設定
することができる。すなわち、入射光量の大小により素
子（すなわち強誘電体部１２）の状態を変化させ、素子
に情報を書き込むことができる。 ２）第２の例として、リセットスイッチ部１５を閉じた
まま、スイッチ１７の接点をＰ2に切り替えて、強誘電
体部１２の電極７１に−１５Ｖを印加した後、リセット
スイッチ部１５を開にし、スイッチ１７の接点をＰ1に
すると、強誘電体部１２の状態をＢにすることができ
る。 ３）第３の例として、リセットスイッチ部１５を閉じた
まま、スイッチ１７をＰ3に切り替えて、強誘電体部１
２の電極７１に＋１５Ｖを印加した後、リセットスイッ
チ部１５を開にし、スイッチ１７の接点をＰ1にする
と、強誘電体部１２の状態をＡにすることができる。
報の書き込み例を３例挙げる。 １）第１の例として、強誘電体部１２が初期状態Ａとな
っているとき（自発分極の向きは電極６９の方向となっ
ている）、リセットスイッチ部１５を開にし、光電変換
部１３に一定量以上の光量を入射させ、共通電極１４の
電位Ｖxが所定閾値以上となることで、強誘電体部１２
の自発分極の向きを共通電極１４に接続されている電極
７１の方向に向かせ、強誘電体部１２の状態をＢに設定
することができる。すなわち、入射光量の大小により素
子（すなわち強誘電体部１２）の状態を変化させ、素子
に情報を書き込むことができる。 ２）第２の例として、リセットスイッチ部１５を閉じた
まま、スイッチ１７の接点をＰ2に切り替えて、強誘電
体部１２の電極７１に−１５Ｖを印加した後、リセット
スイッチ部１５を開にし、スイッチ１７の接点をＰ1に
すると、強誘電体部１２の状態をＢにすることができ
る。 ３）第３の例として、リセットスイッチ部１５を閉じた
まま、スイッチ１７をＰ3に切り替えて、強誘電体部１
２の電極７１に＋１５Ｖを印加した後、リセットスイッ
チ部１５を開にし、スイッチ１７の接点をＰ1にする
と、強誘電体部１２の状態をＡにすることができる。
【００２２】次に、情報を読み出す場合について図６を
用いて説明する。いま、リセットスイッチ部１５を開に
し、一定量の光を光電変換部１３に入射させると、一定
量の電荷Ｑｐが、共通電極１４に流入する。強誘電体部
１２の初期状態がＡであった場合には、光入射後の共通
電極１４の電位ＶXは、ＶPAとなる。また、強誘電体部
１２の初期状態がＢであった場合には、光入射後の共通
電極１４の電位ＶXは、ＶPBとなる。図６からわかるよ
うに、一定量の電荷Ｑｐが流入した場合に、強誘電体部
１２の初期状態がＡであったかＢであったかによって共
通電極１４の電位は異なる。すなわち、ＶPA＜ＶPBとな
る。この電位の差がＭＯＳＦＥＴ部１１の電流の差とな
り、これにより、強誘電体部１２の初期の記憶状態（す
なわち、強誘電体部１２に保持されている情報）がＡ，
Ｂのいずれであったかを判別し、これを読み出すことが
できる。
用いて説明する。いま、リセットスイッチ部１５を開に
し、一定量の光を光電変換部１３に入射させると、一定
量の電荷Ｑｐが、共通電極１４に流入する。強誘電体部
１２の初期状態がＡであった場合には、光入射後の共通
電極１４の電位ＶXは、ＶPAとなる。また、強誘電体部
１２の初期状態がＢであった場合には、光入射後の共通
電極１４の電位ＶXは、ＶPBとなる。図６からわかるよ
うに、一定量の電荷Ｑｐが流入した場合に、強誘電体部
１２の初期状態がＡであったかＢであったかによって共
通電極１４の電位は異なる。すなわち、ＶPA＜ＶPBとな
る。この電位の差がＭＯＳＦＥＴ部１１の電流の差とな
り、これにより、強誘電体部１２の初期の記憶状態（す
なわち、強誘電体部１２に保持されている情報）がＡ，
Ｂのいずれであったかを判別し、これを読み出すことが
できる。
【００２３】この際、ＭＯＳＦＥＴ部１１をＯＮ，ＯＦ
Ｆするしきい値電圧ＶTHをＶPA＜ＶTH＜ＶPBと設定する
と、状態Ａの場合のＭＯＳＦＥＴ部１１の出力は、ＯＦ
Ｆであるが、状態Ｂの場合はＯＮとなり、状態の判別が
より容易になる。また、ＶPAが強誘電体部１２の状態を
反転させる電圧ＶC以下になるよう入射光量を設定すれ
ば、リセットスイッチ部１５を閉じてリセットしても、
強誘電体部１２は読み出し前の状態に復帰し、不揮発メ
モリとして動作する。
Ｆするしきい値電圧ＶTHをＶPA＜ＶTH＜ＶPBと設定する
と、状態Ａの場合のＭＯＳＦＥＴ部１１の出力は、ＯＦ
Ｆであるが、状態Ｂの場合はＯＮとなり、状態の判別が
より容易になる。また、ＶPAが強誘電体部１２の状態を
反転させる電圧ＶC以下になるよう入射光量を設定すれ
ば、リセットスイッチ部１５を閉じてリセットしても、
強誘電体部１２は読み出し前の状態に復帰し、不揮発メ
モリとして動作する。
【００２４】図５に示すようなメモリ素子を同一単結晶
基板上に多数集積させて、各メモリ素子の各電源を各々
共通電源配線で結線し、各素子のソ−ス電極，ドレイン
電極を各々共通ソ−ス電極，共通ドレイン電極で結線す
ると、光により各素子をアドレスして、記憶の読み出
し，書き込みを行なうことの可能な集積光アドレス不揮
発メモリを得ることができる。図７はこのような集積光
アドレス不揮発メモリの概略構成例を示す図である。図
７の構成例では、図５に示すメモリ素子を同一基板３０
上に２次元配列で多数集積させて集積光アドレス不揮発
メモリ３１を形成し、この集積光アドレス不揮発メモリ
３１に光源３２からの光をミラ−３３，３４によって走
査制御して入射させ、所定のメモリ素子への情報の読み
出し，書き込みを行なうことができる。なお、情報の読
み出しは、共通ソ−ス電極３５，共通ドレイン電極３６
からなされる。
基板上に多数集積させて、各メモリ素子の各電源を各々
共通電源配線で結線し、各素子のソ−ス電極，ドレイン
電極を各々共通ソ−ス電極，共通ドレイン電極で結線す
ると、光により各素子をアドレスして、記憶の読み出
し，書き込みを行なうことの可能な集積光アドレス不揮
発メモリを得ることができる。図７はこのような集積光
アドレス不揮発メモリの概略構成例を示す図である。図
７の構成例では、図５に示すメモリ素子を同一基板３０
上に２次元配列で多数集積させて集積光アドレス不揮発
メモリ３１を形成し、この集積光アドレス不揮発メモリ
３１に光源３２からの光をミラ−３３，３４によって走
査制御して入射させ、所定のメモリ素子への情報の読み
出し，書き込みを行なうことができる。なお、情報の読
み出しは、共通ソ−ス電極３５，共通ドレイン電極３６
からなされる。
【００２５】また、本発明の固体素子は、上述したメモ
リ素子に限らず、感度制御型光センサ，集積光論理回路
等の種々のデバイスに応用することが可能である。
リ素子に限らず、感度制御型光センサ，集積光論理回路
等の種々のデバイスに応用することが可能である。
【００２６】例えば、感度制御型光センサの場合には、
図５のメモリ素子と同じ構成でメモリ素子における光書
き込み過程と同じ手法により、素子の感度を設定するこ
とができる。すなわち、素子の感度を高めたいときに
は、強誘電体部１２の状態をＢに設定し、また、素子の
感度を下げたいときには、強誘電体部１２の状態をＡに
設定する。
図５のメモリ素子と同じ構成でメモリ素子における光書
き込み過程と同じ手法により、素子の感度を設定するこ
とができる。すなわち、素子の感度を高めたいときに
は、強誘電体部１２の状態をＢに設定し、また、素子の
感度を下げたいときには、強誘電体部１２の状態をＡに
設定する。
【００２７】図８はこのように構成された感度制御型光
センサの入射光量とドレイン電流との関係を示す図であ
る。図８からわかるように、状態Ｂに設定された素子
（高感度素子）では、少ない光量でドレイン電流が流れ
出し、光量がさらに増加すると、光量の増加に対してド
レイン電流が急激に増加する。これに対し、状態Ａに設
定された素子（低感度素子）では、ドレイン電流が流れ
出すまでには、大きな光量を必要とし、ドレイン電流が
流れ出した後も、光量の増加に対するドレイン電流の増
加は緩やかなものとなる。このように図５と同様の構成
で、感度制御型光センサを容易に実現することができ
る。
センサの入射光量とドレイン電流との関係を示す図であ
る。図８からわかるように、状態Ｂに設定された素子
（高感度素子）では、少ない光量でドレイン電流が流れ
出し、光量がさらに増加すると、光量の増加に対してド
レイン電流が急激に増加する。これに対し、状態Ａに設
定された素子（低感度素子）では、ドレイン電流が流れ
出すまでには、大きな光量を必要とし、ドレイン電流が
流れ出した後も、光量の増加に対するドレイン電流の増
加は緩やかなものとなる。このように図５と同様の構成
で、感度制御型光センサを容易に実現することができ
る。
【００２８】また、集積光論理回路は、図５のメモリ素
子と同じ素子構成で、先ず、前述したメモリ素子におけ
る光書き込み過程と同じ条件で例えば図９（ａ）に示す
ような１次光パタ−ンを素子上に記憶させ、次いで、例
えば図９（ｂ）に示すような２次光入力パタ−ンを上記
書き込み過程と同じ条件で素子に書き込む。この結果、
集積回路上に記録されたパタ−ンは、図９（ｃ）に示す
ように、図９（ａ）の１次光パタ−ンと図９（ｂ）の２
次光入力パタ−ンとの論理和をとったパタ−ンとなり、
この論理和演算結果を前述したような読み出し過程と同
じ条件により出力することができる。
子と同じ素子構成で、先ず、前述したメモリ素子におけ
る光書き込み過程と同じ条件で例えば図９（ａ）に示す
ような１次光パタ−ンを素子上に記憶させ、次いで、例
えば図９（ｂ）に示すような２次光入力パタ−ンを上記
書き込み過程と同じ条件で素子に書き込む。この結果、
集積回路上に記録されたパタ−ンは、図９（ｃ）に示す
ように、図９（ａ）の１次光パタ−ンと図９（ｂ）の２
次光入力パタ−ンとの論理和をとったパタ−ンとなり、
この論理和演算結果を前述したような読み出し過程と同
じ条件により出力することができる。
【００２９】
【実施例】以下、本発明の実施例について説明する。本
願の発明者は、図１０に示すようなメモリ素子を実際に
作製した。すなわち、先ず、通常のシリコンプロセスに
より、Ｓｉウェハー６０上に、ｎチャネルＭＯＳＦＥＴ
１１と、ｐｎ接合フォトダイオード１３とを作製した。
なお、この際、図示しないが、リセットスイッチ用ＭＯ
ＳＦＥＴ１５をもこのシリコンプロセスにより同時に作
製した。また、フォトダイオード１３の開口寸法を６０
μｍ×６０μｍとした。次に、スパッタリング法により
強誘電体部１２の電極６９をＡｌにより形成し、さら
に、スパッタリング法により強誘電性ＰＬＺＴ膜７０を
設けた。さらに、スパッタリング法により強誘電体部１
２の電極７１を形成した。さらに、ＭＯＳＦＥＴ１１の
ゲート電極１６，フォトダイオード１３のコレクタ電極
７２，強誘電体部１２の電極６９，リセットスイッチ用
ＭＯＳＦＥＴ電極をＡｌ配線で接続し共通電極１４を形
成した。次に、ＳｉＯ2／ＳｉＮパッシベーション膜８
０をＣＶＤ法で作製した後、フォトダイオードの光入射
口８２を残してＣｒ遮光層８１をスパッタリング法で形
成し、メモリ素子を完成させた。
願の発明者は、図１０に示すようなメモリ素子を実際に
作製した。すなわち、先ず、通常のシリコンプロセスに
より、Ｓｉウェハー６０上に、ｎチャネルＭＯＳＦＥＴ
１１と、ｐｎ接合フォトダイオード１３とを作製した。
なお、この際、図示しないが、リセットスイッチ用ＭＯ
ＳＦＥＴ１５をもこのシリコンプロセスにより同時に作
製した。また、フォトダイオード１３の開口寸法を６０
μｍ×６０μｍとした。次に、スパッタリング法により
強誘電体部１２の電極６９をＡｌにより形成し、さら
に、スパッタリング法により強誘電性ＰＬＺＴ膜７０を
設けた。さらに、スパッタリング法により強誘電体部１
２の電極７１を形成した。さらに、ＭＯＳＦＥＴ１１の
ゲート電極１６，フォトダイオード１３のコレクタ電極
７２，強誘電体部１２の電極６９，リセットスイッチ用
ＭＯＳＦＥＴ電極をＡｌ配線で接続し共通電極１４を形
成した。次に、ＳｉＯ2／ＳｉＮパッシベーション膜８
０をＣＶＤ法で作製した後、フォトダイオードの光入射
口８２を残してＣｒ遮光層８１をスパッタリング法で形
成し、メモリ素子を完成させた。
【００３０】なお、上記作製工程において、強誘電体部
１２を、分極反転電圧Ｖcが“３．０”Ｖとなるように
形成し、また、ＭＯＳＦＥＴ部１１を、閾値電圧ＶTHが
“３．０”Ｖとなるように形成した。
１２を、分極反転電圧Ｖcが“３．０”Ｖとなるように
形成し、また、ＭＯＳＦＥＴ部１１を、閾値電圧ＶTHが
“３．０”Ｖとなるように形成した。
【００３１】このように作製した素子において、各電位
Ｖ1，Ｖ2，Ｖ3，Ｖ4，Ｖ5，Ｖ6を、それぞれ、“０”
Ｖ，“０”Ｖ，“＋８”Ｖ，“０”Ｖ，“−１５”Ｖ，
“＋１５”Ｖに設定して、素子を実際に動作させた。す
なわち、リセットスイッチ部１５を閉のまま、スイッチ
１７を電位Ｖ6に切替え、強誘電体部１２の初期状態を
Ａに設定した。次にリセットスイッチ部１５を開にし、
スイッチ１７をＶ1に切替えた。再度、リセットスイッ
チ部１５を閉にした後、開にして、共通電極１４の電位
Ｖxを“０”Ｖにした。
Ｖ1，Ｖ2，Ｖ3，Ｖ4，Ｖ5，Ｖ6を、それぞれ、“０”
Ｖ，“０”Ｖ，“＋８”Ｖ，“０”Ｖ，“−１５”Ｖ，
“＋１５”Ｖに設定して、素子を実際に動作させた。す
なわち、リセットスイッチ部１５を閉のまま、スイッチ
１７を電位Ｖ6に切替え、強誘電体部１２の初期状態を
Ａに設定した。次にリセットスイッチ部１５を開にし、
スイッチ１７をＶ1に切替えた。再度、リセットスイッ
チ部１５を閉にした後、開にして、共通電極１４の電位
Ｖxを“０”Ｖにした。
【００３２】この状態で、波長８４０ｎｍ，出力３０ｍ
Ｗのレーザ光をレンズで集光して、フォトダイオード１
３に光入射口８２から３０ｍ秒間入射させた。この時点
で、共通電極１４の電位Ｖxは、２．５Ｖとなり、ＭＯ
ＳＦＥＴ１１の出力は、ＯＦＦであった。
Ｗのレーザ光をレンズで集光して、フォトダイオード１
３に光入射口８２から３０ｍ秒間入射させた。この時点
で、共通電極１４の電位Ｖxは、２．５Ｖとなり、ＭＯ
ＳＦＥＴ１１の出力は、ＯＦＦであった。
【００３３】次に、リセットスイッチ部１５を閉のまま
スイッチ１７をＶ5に切替え、強誘電体部１２の状態を
Ｂに設定した。しかる後、リセットスイッチ部１５を開
にし、スイッチ１７をＶ1に切替えた。次いで、再度、
リセットスイッチ部１５を閉にした後、開にして、共通
電極１４の電位Ｖxを“０”Ｖにした。この状態で、前
述したと同様の条件のレーザ光をレンズで集光してフォ
トダイオード１３に入射させると、共通電極１４の電位
Ｖxは４．５Ｖとなり、ＭＯＳＦＥＴ１１の出力はＯＮ
となった。各状態で、読み出し過程だけ繰り返しても、
ＭＯＳＦＥＴ１１の出力は各状態に対応した出力となっ
た。
スイッチ１７をＶ5に切替え、強誘電体部１２の状態を
Ｂに設定した。しかる後、リセットスイッチ部１５を開
にし、スイッチ１７をＶ1に切替えた。次いで、再度、
リセットスイッチ部１５を閉にした後、開にして、共通
電極１４の電位Ｖxを“０”Ｖにした。この状態で、前
述したと同様の条件のレーザ光をレンズで集光してフォ
トダイオード１３に入射させると、共通電極１４の電位
Ｖxは４．５Ｖとなり、ＭＯＳＦＥＴ１１の出力はＯＮ
となった。各状態で、読み出し過程だけ繰り返しても、
ＭＯＳＦＥＴ１１の出力は各状態に対応した出力となっ
た。
【００３４】
【発明の効果】以上に説明したように、本発明によれ
ば、強誘電体部と、入射光量に応じた電荷を発生する光
電変換部と、光電変換部において発生した電荷を強誘電
体部に与える電極部と、該電極部の電位に対応した情報
を出力する出力部とを有しているので、従来の強誘電体
メモリ素子のように単に情報を電気的に書き込み、読み
出しする機能のみならず、素子に予め記憶されている情
報と素子に入射する光量の情報とを演算してその結果を
出力する機能と、さらには、光量の大小により素子に情
報を書き込むことのできる機能とを有し、メモリ，セン
サ，光論理回路等の種々のデバイスに応用することがで
きる。
ば、強誘電体部と、入射光量に応じた電荷を発生する光
電変換部と、光電変換部において発生した電荷を強誘電
体部に与える電極部と、該電極部の電位に対応した情報
を出力する出力部とを有しているので、従来の強誘電体
メモリ素子のように単に情報を電気的に書き込み、読み
出しする機能のみならず、素子に予め記憶されている情
報と素子に入射する光量の情報とを演算してその結果を
出力する機能と、さらには、光量の大小により素子に情
報を書き込むことのできる機能とを有し、メモリ，セン
サ，光論理回路等の種々のデバイスに応用することがで
きる。
【００３５】また、電極部を共通電極として形成するこ
とにより、素子の一体化が可能となり、集積化を図るこ
とができる。
とにより、素子の一体化が可能となり、集積化を図るこ
とができる。
【図１】本発明に係る固体素子の構成例を示す図であ
る。
る。
【図２】図１の固体素子の変形例を示す図である。
【図３】本発明の固体素子の強誘電体部の機能を説明す
るための図である。
るための図である。
【図４】強誘電体材料の電位差−電荷ヒステリシス曲線
を示す図である。
を示す図である。
【図５】本発明の固体素子を適用したメモリ素子の構成
例を示す図である。
例を示す図である。
【図６】図５のメモリ素子の強誘電体部の電位差−電荷
ヒステリシス曲線を示す図である。
ヒステリシス曲線を示す図である。
【図７】本発明の固体素子を適用した集積光アドレス不
揮発メモリの概略構成例を示す図である。
揮発メモリの概略構成例を示す図である。
【図８】本発明の固体素子を適用した感度制御型光セン
サの入射光量とドレイン電流との関係を示す図である。
サの入射光量とドレイン電流との関係を示す図である。
【図９】本発明の固体素子を適用した集積光論理回路の
動作原理を説明するための図である。
動作原理を説明するための図である。
【図１０】本発明のメモリ素子の一実施例を示す図であ
る。
る。
１，１１ 電界効果トランジスタ部（ｎチャネルＭ
ＯＳＦＥＴ部） ２，１２ 強誘電体部 ３，１３ 光電変換部 ４ 電極部（共通電極） ５ リセットスイッチ部 ６，１６ 電界効果トランジスタ部の制御電極（ゲ
ート電極） ９，１０ 光電変換部の電極 ５２ 強誘電体材料 ６０ Ｓｉ単結晶基板 ６１，６２ ｐ型ウェル ６３ ｎ型ソース領域 ６４ ｎ型ドレイン領域 ６５ ＳｉＯ2膜 ６６ ｎ型領域 ６７ ｐ型領域 ６８ ｐｎ接合 ７０ ＰＬＺＴ膜
ＯＳＦＥＴ部） ２，１２ 強誘電体部 ３，１３ 光電変換部 ４ 電極部（共通電極） ５ リセットスイッチ部 ６，１６ 電界効果トランジスタ部の制御電極（ゲ
ート電極） ９，１０ 光電変換部の電極 ５２ 強誘電体材料 ６０ Ｓｉ単結晶基板 ６１，６２ ｐ型ウェル ６３ ｎ型ソース領域 ６４ ｎ型ドレイン領域 ６５ ＳｉＯ2膜 ６６ ｎ型領域 ６７ ｐ型領域 ６８ ｐｎ接合 ７０ ＰＬＺＴ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (8)
- 【請求項１】 強誘電体部と、入射光量に応じた電荷を
発生する光電変換部と、光電変換部において発生した電
荷を前記強誘電体部に与える電極部と、該電極部の電位
に対応した情報を出力する出力部とを有していることを
特徴とする固体素子。 - 【請求項２】 請求項１記載の固体素子において、前記
出力部は、電極部の電位を電流に変換し出力する電界効
果トランジスタで構成されていることを特徴とする固体
素子。 - 【請求項３】 請求項１または請求項２記載の固体素子
において、前記電極部は、さらに、リセットスイッチ部
を介して所定電位に接続されていることを特徴とする固
体素子。 - 【請求項４】 請求項１乃至請求項３のいずれか一項に
記載の固体素子において、前記出力部が電界効果トラン
ジスタで形成されている場合に、前記電極部は、少なく
とも、前記出力部としての電界効果トランジスタの制御
電極と、前記強誘電体部の所定の電極と、前記光電変換
部の所定の電極とを電気的に接続する共通電極部として
形成されており、前記強誘電体部，前記光電変換部，前
記電界効果トランジスタが１つの半導体基板上に形成さ
れていることを特徴とする固体素子。 - 【請求項５】 請求項１乃至請求項４のいずれか一項に
記載の固体素子において、前記電極部の電位は、前記光
電変換部に光が入射するときに、前記強誘電体部の不揮
発で書き換え可能な情報と入射光量に関する情報とを演
算した結果を表したものとなり、前記電極部の電位によ
って表現される演算結果が、前記出力部から所定の情報
として出力されるようになっていることを特徴とする固
体素子。 - 【請求項６】 請求項１乃至請求項４のいずれか一項に
記載の固体素子を用いたメモリ素子であって、前記強誘
電体部への印加電位を制御して前記強誘電体を複数の状
態のいずれか１つに設定することで情報の書き込みがな
され、また、前記電極部の電位に対応した情報を出力部
から出力することで前記強誘電体部に保持されている情
報の読み出しがなされるようになっていることを特徴と
するメモリ素子。 - 【請求項７】 請求項１乃至請求項４のいずれか一項に
記載の固体素子を用いた感度制御型の光センサであっ
て、前記光電変換部に入射した光量に応じた出力を前記
出力部から得る場合に、前記強誘電体部への印加電圧を
制御し前記強誘電体部を複数の状態のいずれか１つに設
定することで、設定した状態に対応した感度が設定され
ることを特徴とする感度制御型の光センサ。 - 【請求項８】 請求項１乃至請求項４のいずれか一項に
記載の固体素子を用いた集積光論理回路であって、前記
強誘電体部に１次光パタ−ンを記憶させ、次いで、２次
光入力パタ−ンを前記強誘電体部に書き込むことによ
り、１次光パタ−ンと２次光入力パタ−ンとの論理和を
とったパタ−ンが論理演算結果として出力部から得られ
ることを特徴とする集積光論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222834A JPH0799301A (ja) | 1993-06-30 | 1993-08-16 | 固体素子並びにそれを用いたメモリ素子および光センサおよび集積光論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-188937 | 1993-06-30 | ||
| JP18893793 | 1993-06-30 | ||
| JP5222834A JPH0799301A (ja) | 1993-06-30 | 1993-08-16 | 固体素子並びにそれを用いたメモリ素子および光センサおよび集積光論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799301A true JPH0799301A (ja) | 1995-04-11 |
Family
ID=26505228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222834A Pending JPH0799301A (ja) | 1993-06-30 | 1993-08-16 | 固体素子並びにそれを用いたメモリ素子および光センサおよび集積光論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942749A (en) * | 1996-07-29 | 1999-08-24 | Nec Corporation | Photodetector having means for processing optical input signals |
-
1993
- 1993-08-16 JP JP5222834A patent/JPH0799301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942749A (en) * | 1996-07-29 | 1999-08-24 | Nec Corporation | Photodetector having means for processing optical input signals |
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