JPH0794593A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPH0794593A JPH0794593A JP5234368A JP23436893A JPH0794593A JP H0794593 A JPH0794593 A JP H0794593A JP 5234368 A JP5234368 A JP 5234368A JP 23436893 A JP23436893 A JP 23436893A JP H0794593 A JPH0794593 A JP H0794593A
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- type
- concentration
- collector
- semiconductor layer
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Abstract
(57)【要約】
【目的】 本発明は、簡便に作製でき、かつ高速動作を
実現できる相補型半導体装置を提供することを目的とす
る。 【構成】 ｎｐｎ型トランジスタ及びｐｎｐ型トランジ
スタが集積されている相補型半導体装置において、前記
ｎｐｎ型トランジスタのコレクタ層がベース側からｐ-
層２７／ｎ- 層２６、前記ｐｎｐ型トランジスタのコレ
クタ層がベース側からｎ- 層２６／ｐ- 層２７で構成さ
れていることを特徴とする相補型半導体装置。 【効果】 本発明では、高速動作が可能な相補型半導体
装置を提供することができる。
実現できる相補型半導体装置を提供することを目的とす
る。 【構成】 ｎｐｎ型トランジスタ及びｐｎｐ型トランジ
スタが集積されている相補型半導体装置において、前記
ｎｐｎ型トランジスタのコレクタ層がベース側からｐ-
層２７／ｎ- 層２６、前記ｐｎｐ型トランジスタのコレ
クタ層がベース側からｎ- 層２６／ｐ- 層２７で構成さ
れていることを特徴とする相補型半導体装置。 【効果】 本発明では、高速動作が可能な相補型半導体
装置を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体装置に関す
る。
る。
【０００２】
【従来の技術】従来、ｎｐｎ型／ｐｎｐ型相補型回路の
製造方法としては、再成長によりｎｐｎ型トランジスタ
とｐｎｐ型トランジスタをそれぞれ別々に成長する方法
が知られている。この場合、例えば先ず、ｎｐｎ型トラ
ンジスタを作製するために半導体基板上にｎｐｎの各導
電型を有する半導体層を順次成長後パターン形成し、所
定の部分をエッチング等の処理を施しｎｐｎ型トランジ
スタを作製する。次にｐｎｐ型トランジスタを作製する
部分をエッチング除去後ｐｎｐの各導電型を有する半導
体層を再成長させ同様にしてｐｎｐ型トランジスタを作
製する。この際かなりの厚さをエッチングした後の再成
長であり結晶中のド−パントの拡散や、再成長された半
導体層の結晶性の問題、またｎｐｎ型トランジスタとｐ
ｎｐ型トランジスタとの間のスペ−シングが大きくなっ
てしまい高集積化に適していない等の問題がある。
製造方法としては、再成長によりｎｐｎ型トランジスタ
とｐｎｐ型トランジスタをそれぞれ別々に成長する方法
が知られている。この場合、例えば先ず、ｎｐｎ型トラ
ンジスタを作製するために半導体基板上にｎｐｎの各導
電型を有する半導体層を順次成長後パターン形成し、所
定の部分をエッチング等の処理を施しｎｐｎ型トランジ
スタを作製する。次にｐｎｐ型トランジスタを作製する
部分をエッチング除去後ｐｎｐの各導電型を有する半導
体層を再成長させ同様にしてｐｎｐ型トランジスタを作
製する。この際かなりの厚さをエッチングした後の再成
長であり結晶中のド−パントの拡散や、再成長された半
導体層の結晶性の問題、またｎｐｎ型トランジスタとｐ
ｎｐ型トランジスタとの間のスペ−シングが大きくなっ
てしまい高集積化に適していない等の問題がある。
【０００３】このような問題点を解決する手段として、
基板上にｐｎｉｐｎの各導電型を有する半導体層を５層
順次積層後、最初の４層のｐｎｉｐ層をｐｎｐ型トラン
ジスタ（ｐ型エミッタ層／ｎ型ベース層／ｉ型コレクタ
層／ｐ型サブコレクタ層）として用い、第２層から第５
層のｎｉｐｎ層をｎｐｎ型トランジスタ（ｎ型サブコレ
クタ層／ｉ型コレクタ層／ｐ型ベース層／ｎ型エミッタ
層）として用いる相補型トランジスタがある（特開平１
−１９８０６８号公報）。このような相補型回路は、ｐ
ｎｐ、ｎｐｎのトランジスタについて１回の結晶成長を
行うだけで作製することが可能であり歩留まりの向上を
期待できる。また再成長工程を有していないので結晶性
を良好に保つことができ高速、低消費電力を達成するこ
とができるものである。
基板上にｐｎｉｐｎの各導電型を有する半導体層を５層
順次積層後、最初の４層のｐｎｉｐ層をｐｎｐ型トラン
ジスタ（ｐ型エミッタ層／ｎ型ベース層／ｉ型コレクタ
層／ｐ型サブコレクタ層）として用い、第２層から第５
層のｎｉｐｎ層をｎｐｎ型トランジスタ（ｎ型サブコレ
クタ層／ｉ型コレクタ層／ｐ型ベース層／ｎ型エミッタ
層）として用いる相補型トランジスタがある（特開平１
−１９８０６８号公報）。このような相補型回路は、ｐ
ｎｐ、ｎｐｎのトランジスタについて１回の結晶成長を
行うだけで作製することが可能であり歩留まりの向上を
期待できる。また再成長工程を有していないので結晶性
を良好に保つことができ高速、低消費電力を達成するこ
とができるものである。
【０００４】
【発明が解決しようとする課題】しかしながら上述した
相補型回路のトランジスタは以下に示す問題点を有して
いる。このｐｎｐ型トランジスタ（ｐｎｉｐ層のｉ層を
コレクタ層として用いている）において、ベース・エミ
ッタ間の電圧を上げて、コレクタ電流を増加させるとコ
レクタ層にキャリアである電子が蓄積される。この時コ
レクタ層はｉ型であるので、蓄積された正孔のためにコ
レクタ層が正の空間電荷を帯びてしまい、この正の空間
電荷によってベース・コレクタ間に印加された電界が緩
和される。この結果コレクタ空乏層走行時間が増加して
しまうという問題が生じる。従って、高電流領域で遮断
周波数ｆＴが低下するという問題があった。このことは
ｎｐｎ型トランジスタにおいても同様でキャリアである
電子がｉ型であるコレクタ層に蓄積されコレクタ層が負
の空間電荷を帯びてしまいやはりコレクタ空乏層走行時
間が増加する。従ってｆＴが低下するという問題があっ
た。
相補型回路のトランジスタは以下に示す問題点を有して
いる。このｐｎｐ型トランジスタ（ｐｎｉｐ層のｉ層を
コレクタ層として用いている）において、ベース・エミ
ッタ間の電圧を上げて、コレクタ電流を増加させるとコ
レクタ層にキャリアである電子が蓄積される。この時コ
レクタ層はｉ型であるので、蓄積された正孔のためにコ
レクタ層が正の空間電荷を帯びてしまい、この正の空間
電荷によってベース・コレクタ間に印加された電界が緩
和される。この結果コレクタ空乏層走行時間が増加して
しまうという問題が生じる。従って、高電流領域で遮断
周波数ｆＴが低下するという問題があった。このことは
ｎｐｎ型トランジスタにおいても同様でキャリアである
電子がｉ型であるコレクタ層に蓄積されコレクタ層が負
の空間電荷を帯びてしまいやはりコレクタ空乏層走行時
間が増加する。従ってｆＴが低下するという問題があっ
た。
【０００５】本発明は、上記の問題点を鑑みなされたも
ので、１回の結晶成長を行うだけで簡便に作製でき良好
な結晶性を有するものであって、しかも特に高電流領域
で高速動作が実現できる相補型半導体装置を提供するこ
とを目的とする。
ので、１回の結晶成長を行うだけで簡便に作製でき良好
な結晶性を有するものであって、しかも特に高電流領域
で高速動作が実現できる相補型半導体装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による相補型半導体装置は、基板上に順次ｐ
型半導体層、高濃度ｎ型半導体層、低濃度ｎ型半導体
層、低濃度ｐ型半導体層、高濃度ｐ型半導体層及びｎ型
半導体層を形成するか或いはｎ型半導体層、高濃度ｐ型
半導体層、低濃度ｐ型半導体層、低濃度ｎ型半導体層、
高濃度ｎ型半導体層及びｐ型半導体層とを順次形成し、
前記各半導体層の内前記ｐ型半導体層をエミッタ層、前
記高濃度ｎ型半導体層をベース層、前記低濃度ｎ型半導
体層及び前記低濃度ｐ型半導体層をコレクタ層とするｐ
ｎｐ型トランジスタと、前記ｎ型半導体層をエミッタ
層、前記高濃度ｐ型半導体層をベース層、前記低濃度ｎ
型半導体層及び前記低濃度ｐ型半導体層をコレクタ層と
するｎｐｎ型トランジスタとを備えることを特徴とする
ものである。
に、本発明による相補型半導体装置は、基板上に順次ｐ
型半導体層、高濃度ｎ型半導体層、低濃度ｎ型半導体
層、低濃度ｐ型半導体層、高濃度ｐ型半導体層及びｎ型
半導体層を形成するか或いはｎ型半導体層、高濃度ｐ型
半導体層、低濃度ｐ型半導体層、低濃度ｎ型半導体層、
高濃度ｎ型半導体層及びｐ型半導体層とを順次形成し、
前記各半導体層の内前記ｐ型半導体層をエミッタ層、前
記高濃度ｎ型半導体層をベース層、前記低濃度ｎ型半導
体層及び前記低濃度ｐ型半導体層をコレクタ層とするｐ
ｎｐ型トランジスタと、前記ｎ型半導体層をエミッタ
層、前記高濃度ｐ型半導体層をベース層、前記低濃度ｎ
型半導体層及び前記低濃度ｐ型半導体層をコレクタ層と
するｎｐｎ型トランジスタとを備えることを特徴とする
ものである。
【０００７】本発明による相補型半導体装置は、前記ｐ
ｎｐ型トランジスタにおいて前記高濃度ｐ型半導体層を
前記コレクタ層とコレクタ電極とのオーミック接合をと
るためのサブコレクタ層として用い、前記ｎｐｎ型トラ
ンジスターにおいて前記高濃度ｎ型半導体層を前記コレ
クター層とコレクタ電極とオーミック接合をとるための
サブコレクタ層として用いることをができる。
ｎｐ型トランジスタにおいて前記高濃度ｐ型半導体層を
前記コレクタ層とコレクタ電極とのオーミック接合をと
るためのサブコレクタ層として用い、前記ｎｐｎ型トラ
ンジスターにおいて前記高濃度ｎ型半導体層を前記コレ
クター層とコレクタ電極とオーミック接合をとるための
サブコレクタ層として用いることをができる。
【０００８】また、本発明の相補型半導体装置におい
て、各半導体層のキャリア濃度は、ｐ型半導体層が５×
１０17ｃｍ-3〜２×１０18ｃｍ-3、高濃度ｎ型半導体層
が３×１０18ｃｍ-3〜２×１０19ｃｍ-3、低濃度ｎ型半
導体層が５×１０16ｃｍ-3〜５×１０17ｃｍ-3、低濃度
ｐ型半導体層が５×１０16ｃｍ-3〜５×１０17ｃｍ-3、
高濃度ｐ型半導体層が３×１０19ｃｍ-3〜１×１０20ｃ
ｍ-3、ｎ型半導体層が５×１０17ｃｍ-3〜２×１０18ｃ
ｍ-3であることが好ましく、このようなキャリア濃度で
あれば良好なトランジスタ特性を期待できる。
て、各半導体層のキャリア濃度は、ｐ型半導体層が５×
１０17ｃｍ-3〜２×１０18ｃｍ-3、高濃度ｎ型半導体層
が３×１０18ｃｍ-3〜２×１０19ｃｍ-3、低濃度ｎ型半
導体層が５×１０16ｃｍ-3〜５×１０17ｃｍ-3、低濃度
ｐ型半導体層が５×１０16ｃｍ-3〜５×１０17ｃｍ-3、
高濃度ｐ型半導体層が３×１０19ｃｍ-3〜１×１０20ｃ
ｍ-3、ｎ型半導体層が５×１０17ｃｍ-3〜２×１０18ｃ
ｍ-3であることが好ましく、このようなキャリア濃度で
あれば良好なトランジスタ特性を期待できる。
【０００９】また、本発明の相補型半導体装置におい
て、半導体材料としてはＡｌＧａＡｓ系（エミッタ、ベ
ースがＡｌＧａＡｓ／コレクタ、基板がＧａＡｓ）やＩ
ｎＰ系（エミッタ、ベースがＩｎＰ／コレクタがＩｎＧ
ａＡｓ／基板がＩｎＰ或いはエミッタ、ベースがＩｎＡ
ｌＡｓ／コレクタがＩｎＧａＡｓ／基板がＩｎＰ）、Ｓ
ｉ系等を用いることができる。
て、半導体材料としてはＡｌＧａＡｓ系（エミッタ、ベ
ースがＡｌＧａＡｓ／コレクタ、基板がＧａＡｓ）やＩ
ｎＰ系（エミッタ、ベースがＩｎＰ／コレクタがＩｎＧ
ａＡｓ／基板がＩｎＰ或いはエミッタ、ベースがＩｎＡ
ｌＡｓ／コレクタがＩｎＧａＡｓ／基板がＩｎＰ）、Ｓ
ｉ系等を用いることができる。
【００１０】
【作用】本発明による相補型半導体装置は、ｐ／ｎ+ ／
ｎ- ／ｐ- ／ｐ+ ／ｎの積層構造を利用しｐｎｐ型トラ
ンジスタはｐエミッタ層／ｎ+ ベース層／（ｎ- ／
ｐ-）コレクタ層構造としｎｐｎ型トランジスタは（ｎ-
／ｐ- ）コレクタ層／ｐ+ベース層／ｎエミッタ層構造
とする。すなわち、一度の成長において形成されたｐ／
ｎ+ ／ｎ- ／ｐ- ／ｐ+ ／ｎの積層構造のうち、（ｎ-
／ｐ- ）層をｐｎｐ型及びｎｐｎ型トランジスタのコレ
クタ層として用いるものである。
ｎ- ／ｐ- ／ｐ+ ／ｎの積層構造を利用しｐｎｐ型トラ
ンジスタはｐエミッタ層／ｎ+ ベース層／（ｎ- ／
ｐ-）コレクタ層構造としｎｐｎ型トランジスタは（ｎ-
／ｐ- ）コレクタ層／ｐ+ベース層／ｎエミッタ層構造
とする。すなわち、一度の成長において形成されたｐ／
ｎ+ ／ｎ- ／ｐ- ／ｐ+ ／ｎの積層構造のうち、（ｎ-
／ｐ- ）層をｐｎｐ型及びｎｐｎ型トランジスタのコレ
クタ層として用いるものである。
【００１１】先ず、ｎｐｎ型トランジスタにおいて、コ
レクタ層はベース側からｐ- ／ｎ-積層構造となってお
り、ベース・エミッタ間の電圧を上げてコレクタ電流を
増加させるとコレクタ層の内ｎ- 層にキャリアである電
子が蓄積される。ところがこの構造の場合、ｎ- 層にお
ける正の空間電荷により電子の蓄積により生ずる負の電
荷を電気的に相殺するためベース・コレクタ間に印加さ
れた電界を緩和することはない。従って電子は加速され
てコレクタ電極に流れ込む。すなわち、高電流領域にお
いて遮断周波数ｆＴが減少することなく高い動作特性を
得ることができる。また、ｎｐｎトランジスタにおいて
ベース側のｐ- コレクタ層によりキャリア電子は有効質
量の大きいＬ帯やＸ帯に遷移することなく、常に有効質
量の小さいΓ帯を走行することができるため短時間でｐ
- 層をぬけることができさらに高速動作を期待できる。
レクタ層はベース側からｐ- ／ｎ-積層構造となってお
り、ベース・エミッタ間の電圧を上げてコレクタ電流を
増加させるとコレクタ層の内ｎ- 層にキャリアである電
子が蓄積される。ところがこの構造の場合、ｎ- 層にお
ける正の空間電荷により電子の蓄積により生ずる負の電
荷を電気的に相殺するためベース・コレクタ間に印加さ
れた電界を緩和することはない。従って電子は加速され
てコレクタ電極に流れ込む。すなわち、高電流領域にお
いて遮断周波数ｆＴが減少することなく高い動作特性を
得ることができる。また、ｎｐｎトランジスタにおいて
ベース側のｐ- コレクタ層によりキャリア電子は有効質
量の大きいＬ帯やＸ帯に遷移することなく、常に有効質
量の小さいΓ帯を走行することができるため短時間でｐ
- 層をぬけることができさらに高速動作を期待できる。
【００１２】このことはｐｎｐ型トランジスタにおいて
も同様である。すなわちｐｎｐ型トランジスタにおい
て、コレクタ層はベース側からｎ- ／ｐ- 構造となって
おり、ベース・エミッタ間の電圧を上げてコレクタ電流
を増加させるとｐ- 層にキャリアである正孔が蓄積され
るが、ｐ- 層における負の空間電荷により正孔の蓄積に
より生ずる正の電荷を電気的に層殺することができる。
も同様である。すなわちｐｎｐ型トランジスタにおい
て、コレクタ層はベース側からｎ- ／ｐ- 構造となって
おり、ベース・エミッタ間の電圧を上げてコレクタ電流
を増加させるとｐ- 層にキャリアである正孔が蓄積され
るが、ｐ- 層における負の空間電荷により正孔の蓄積に
より生ずる正の電荷を電気的に層殺することができる。
【００１３】また、一般的に高電流領域でのトランジス
タの動作速度は低電流領域でのものよりも速いことが知
られているが、本発明の相補型半導体装置は高電流領域
で動作可能なトランジスタを集積することができるた
め、動作速度が格段に改善されたものである。本発明
は、１回の結晶成長において上述したような高い特性を
有するｐｎｐ型及びｎｐｎトランジスタを集積した相補
型半導体装置を提供することができる。
タの動作速度は低電流領域でのものよりも速いことが知
られているが、本発明の相補型半導体装置は高電流領域
で動作可能なトランジスタを集積することができるた
め、動作速度が格段に改善されたものである。本発明
は、１回の結晶成長において上述したような高い特性を
有するｐｎｐ型及びｎｐｎトランジスタを集積した相補
型半導体装置を提供することができる。
【００１４】
【実施例】以下図面を参照し本発明の実施例を説明す
る。図１は本発明の第１の実施例であるＡｌＧａＡｓ／
ＧａＡｓ系ＨＢＴを用いたエミッタトップＮｐｎ型トラ
ンジスタとコレクタトップＰｎｐ型トランジスタを集積
した相補型半導体装置の断面図である。
る。図１は本発明の第１の実施例であるＡｌＧａＡｓ／
ＧａＡｓ系ＨＢＴを用いたエミッタトップＮｐｎ型トラ
ンジスタとコレクタトップＰｎｐ型トランジスタを集積
した相補型半導体装置の断面図である。
【００１５】図１において、左側の素子がＮｐｎ型トラ
ンジスタであり右側がＰｎｐ型トランジスタである。符
号は２１が半絶縁性ＧａＡｓ基板、２２がｐ+ 型ＧａＡ
ｓ層、２３がｐ型Ａｌx Ｇａ1-x Ａｓ層、２４がｐ型半
導体層であるｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層、２５が高濃
度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ1-x Ａｓ層、２
６が低濃度ｎ型半導体層であるｎ- 型ＧａＡｓ層、２７
が低濃度ｐ型半導体層であるｐ- 型ＧａＡｓ層、２８が
高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ1-x Ａｓ
層、２９がｎ型半導体層であるｎ型Ａｌ0.3 Ｇａ0.7 Ａ
ｓ層、３０がｎ型Ａｌx Ｇａ1-x Ａｓ層、３１がｎ+ 型
ＧａＡｓ層、１１、１２、１３、１４、１５、１６がそ
れぞれ電極、１７が素子分離領域を示す。
ンジスタであり右側がＰｎｐ型トランジスタである。符
号は２１が半絶縁性ＧａＡｓ基板、２２がｐ+ 型ＧａＡ
ｓ層、２３がｐ型Ａｌx Ｇａ1-x Ａｓ層、２４がｐ型半
導体層であるｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層、２５が高濃
度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ1-x Ａｓ層、２
６が低濃度ｎ型半導体層であるｎ- 型ＧａＡｓ層、２７
が低濃度ｐ型半導体層であるｐ- 型ＧａＡｓ層、２８が
高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ1-x Ａｓ
層、２９がｎ型半導体層であるｎ型Ａｌ0.3 Ｇａ0.7 Ａ
ｓ層、３０がｎ型Ａｌx Ｇａ1-x Ａｓ層、３１がｎ+ 型
ＧａＡｓ層、１１、１２、１３、１４、１５、１６がそ
れぞれ電極、１７が素子分離領域を示す。
【００１６】Ｎｐｎ型トランジスタにおいて基板２１側
からコレクタ／ベース／エミッタ構造となっており、ベ
ース層は高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層２８である。
からコレクタ／ベース／エミッタ構造となっており、ベ
ース層は高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ
1-x Ａｓ層２８である。
【００１７】このとき、エミッタ層はｎ型半導体層であ
るｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２９でありｎ+ 型ＧａＡ
ｓ層３１はエミッタ電極１１とオーミック接合をとるた
めのエミッタコンタクト層である。また、ｎ型Ａｌx Ｇ
ａ1-x Ａｓ層３０はｎ+ 型ＧａＡｓ層３１とｎ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２９とのバンドを連続的につなぐた
めのグレーディング層である。
るｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２９でありｎ+ 型ＧａＡ
ｓ層３１はエミッタ電極１１とオーミック接合をとるた
めのエミッタコンタクト層である。また、ｎ型Ａｌx Ｇ
ａ1-x Ａｓ層３０はｎ+ 型ＧａＡｓ層３１とｎ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２９とのバンドを連続的につなぐた
めのグレーディング層である。
【００１８】コレクタ層はベース側から低濃度ｐ型半導
体層であるｐ- 型ＧａＡｓ層２７／低濃度ｎ型半導体層
であるｎ- 型ＧａＡｓ層２６の積層構造となっており、
この時高濃度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ1-x
Ａｓ層２５はコレクタ電極１３とオーミック接合をとる
ためのサブコレクタ層である。
体層であるｐ- 型ＧａＡｓ層２７／低濃度ｎ型半導体層
であるｎ- 型ＧａＡｓ層２６の積層構造となっており、
この時高濃度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ1-x
Ａｓ層２５はコレクタ電極１３とオーミック接合をとる
ためのサブコレクタ層である。
【００１９】Ｐｎｐ型トランジスタにおいて基板２１側
からエミッタ／ベース／コレクタ構造となっており、ベ
ース層は高濃度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ
1-x Ａｓ層２５である。
からエミッタ／ベース／コレクタ構造となっており、ベ
ース層は高濃度ｎ型半導体層であるｎ+ 型Ａｌx Ｇａ
1-x Ａｓ層２５である。
【００２０】このとき、エミッタ層はｐ型半導体層であ
るｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２４でありｐ+ 型ＧａＡ
ｓ層２２はエミッタ電極１６とオーミック接合をとるた
めのエミッタコンタクト層である。また、ｐ型Ａｌx Ｇ
ａ1-x Ａｓ層２３はｐ+ 型ＧａＡｓ層２２とｐ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２４とのバンドを連続的につなぐた
めのグレーディング層である。
るｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２４でありｐ+ 型ＧａＡ
ｓ層２２はエミッタ電極１６とオーミック接合をとるた
めのエミッタコンタクト層である。また、ｐ型Ａｌx Ｇ
ａ1-x Ａｓ層２３はｐ+ 型ＧａＡｓ層２２とｐ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２４とのバンドを連続的につなぐた
めのグレーディング層である。
【００２１】コレクタ層はベース側から低濃度ｎ型半導
体層であるｎ- 型ＧａＡｓ層２６／低濃度ｐ型半導体層
であるｐ- 型ＧａＡｓ層２７の積層構造となっており、
この時高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ1-x
Ａｓ層２８はコレクタ電極１４とオーミック接合をとる
ためのサブコレクタ層である。
体層であるｎ- 型ＧａＡｓ層２６／低濃度ｐ型半導体層
であるｐ- 型ＧａＡｓ層２７の積層構造となっており、
この時高濃度ｐ型半導体層であるｐ+ 型Ａｌx Ｇａ1-x
Ａｓ層２８はコレクタ電極１４とオーミック接合をとる
ためのサブコレクタ層である。
【００２２】以下に上記した構造を有する相補型半導体
装置の製造方法を説明する。図２に示すように、先ず半
絶縁性ＧａＡｓ基板２１上に順次、ｐ+ 型ＧａＡｓ層２
２（Ｂｅ濃度＝５×１０19ｃｍ-3、厚さ５００ｎｍ）、
ｐ型Ａｌx Ｇａ1-xＡｓ層２３（ｘ＝０→０．３、Ｂｅ
濃度＝１×１０18ｃｍ-3、厚さ３０ｎｍ）、ｐ型半導体
層であるｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２４（Ｂｅ濃度＝
１×１０18ｃｍ-3、厚さ５００ ｎｍ）、高濃度ｎ型半
導体層であるｎ+ 型Ａｌx Ｇａ1-x Ａｓ層２５（ｘ＝
０．１→０、Ｓｉ濃度＝５×１０18ｃｍ-3、厚さ５０ｎ
ｍ）、低濃度ｎ型半導体層であるｎ- 型ＧａＡｓ層２６
（Ｓｉ濃度＝１×１０17ｃｍ-3、厚さ１００ｎｍ）、低
濃度ｐ型半導体層であるｐ- 型ＧａＡｓ層２７（Ｂｅ濃
度＝１×１０17ｃｍ-3、厚さ１００ｎｍ）、高濃度ｐ型
半導体層であるｐ+ 型Ａｌx Ｇａ1-x Ａｓ層２８（ｘ＝
０→０．１、Ｂｅ濃度＝５×１０19ｃｍ-3、厚さ５０ｎ
ｍ）、ｎ型半導体層であるｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層
２９（Ｓｉ濃度＝１×１０18ｃｍ-3、厚さ５０ｎｍ）、
ｎ型Ａｌx Ｇａ1-x Ａｓ層３０（ｘ＝０．３→０、Ｓｉ
濃度＝１×１０18ｃｍ-3、厚さ３０ｎｍ）、ｎ+ 型Ｇａ
Ａｓ層３１（Ｓｉ濃度＝５×１０18ｃｍ-3、厚さ５０ｎ
ｍ）を例えばＭＢＥ法によりエピタキシャル成長する。
装置の製造方法を説明する。図２に示すように、先ず半
絶縁性ＧａＡｓ基板２１上に順次、ｐ+ 型ＧａＡｓ層２
２（Ｂｅ濃度＝５×１０19ｃｍ-3、厚さ５００ｎｍ）、
ｐ型Ａｌx Ｇａ1-xＡｓ層２３（ｘ＝０→０．３、Ｂｅ
濃度＝１×１０18ｃｍ-3、厚さ３０ｎｍ）、ｐ型半導体
層であるｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２４（Ｂｅ濃度＝
１×１０18ｃｍ-3、厚さ５００ ｎｍ）、高濃度ｎ型半
導体層であるｎ+ 型Ａｌx Ｇａ1-x Ａｓ層２５（ｘ＝
０．１→０、Ｓｉ濃度＝５×１０18ｃｍ-3、厚さ５０ｎ
ｍ）、低濃度ｎ型半導体層であるｎ- 型ＧａＡｓ層２６
（Ｓｉ濃度＝１×１０17ｃｍ-3、厚さ１００ｎｍ）、低
濃度ｐ型半導体層であるｐ- 型ＧａＡｓ層２７（Ｂｅ濃
度＝１×１０17ｃｍ-3、厚さ１００ｎｍ）、高濃度ｐ型
半導体層であるｐ+ 型Ａｌx Ｇａ1-x Ａｓ層２８（ｘ＝
０→０．１、Ｂｅ濃度＝５×１０19ｃｍ-3、厚さ５０ｎ
ｍ）、ｎ型半導体層であるｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層
２９（Ｓｉ濃度＝１×１０18ｃｍ-3、厚さ５０ｎｍ）、
ｎ型Ａｌx Ｇａ1-x Ａｓ層３０（ｘ＝０．３→０、Ｓｉ
濃度＝１×１０18ｃｍ-3、厚さ３０ｎｍ）、ｎ+ 型Ｇａ
Ａｓ層３１（Ｓｉ濃度＝５×１０18ｃｍ-3、厚さ５０ｎ
ｍ）を例えばＭＢＥ法によりエピタキシャル成長する。
【００２３】ここで、上記ｎ型ドーパントとしてはＳｉ
以外にＳｎ、ｐ型ドーパントとしてはＢｅ以外にＣを用
いても良い。また膜成長はＭＢＥ法以外にもＣＢＥ法、
ＭＯＣＶＤ法等で行っても良い。
以外にＳｎ、ｐ型ドーパントとしてはＢｅ以外にＣを用
いても良い。また膜成長はＭＢＥ法以外にもＣＢＥ法、
ＭＯＣＶＤ法等で行っても良い。
【００２４】次に、ＭＢＥ成長された前記半導体層上
に、例えばＣＶＤ法によりＳｉＯ2 膜を形成し、レジス
トを塗布後フォトリソにより前記ＳｉＯ2 を素子を分離
する部分を開口するようにパタ−ン形成する。この素子
分離部分にイオン注入による高抵抗化領域作製もしくは
メサエッチングにより、素子間分離を行う（図１中素子
分離領域１７の形成）。
に、例えばＣＶＤ法によりＳｉＯ2 膜を形成し、レジス
トを塗布後フォトリソにより前記ＳｉＯ2 を素子を分離
する部分を開口するようにパタ−ン形成する。この素子
分離部分にイオン注入による高抵抗化領域作製もしくは
メサエッチングにより、素子間分離を行う（図１中素子
分離領域１７の形成）。
【００２５】次に、図３に示すように、再びフォトリソ
によりパターン形成し、ＳｉＯ2 膜４１及び半導体層を
エッチングすることによって、Ｎｐｎ型トランジスタに
おけるベ−ス電極及びＰｎｐ型トランジスタにおけるコ
レクタ電極を形成する部分（図１中ａの部分）のｐ+ 型
Ａｌx Ｇａ1-x Ａｓ層２８を露出させる。図中左側がＮ
ｐｎ型トランジスタを作製する部分であり、右側がＰｎ
ｐ型トランジスタである。
によりパターン形成し、ＳｉＯ2 膜４１及び半導体層を
エッチングすることによって、Ｎｐｎ型トランジスタに
おけるベ−ス電極及びＰｎｐ型トランジスタにおけるコ
レクタ電極を形成する部分（図１中ａの部分）のｐ+ 型
Ａｌx Ｇａ1-x Ａｓ層２８を露出させる。図中左側がＮ
ｐｎ型トランジスタを作製する部分であり、右側がＰｎ
ｐ型トランジスタである。
【００２６】次に例えばＣｒ／Ａｕを真空蒸着し、リフ
トオフ法により同時にＮｐｎ型トランジスタに対するベ
ース電極１２とＰｎｐ型トランジスタに対するコレクタ
電極１４を形成する。
トオフ法により同時にＮｐｎ型トランジスタに対するベ
ース電極１２とＰｎｐ型トランジスタに対するコレクタ
電極１４を形成する。
【００２７】次に、図４に示すように、再びレジストを
塗布しパターン形成しエッチングすることによって、Ｎ
ｐｎ型トランジスタにおけるコレクタ電極及びＰｎｐ型
トランジスタにおけるベース電極を形成する部分（図１
中ｂの部分）のｎ+ 型ＡｌxＧａ1-x Ａｓ層２５を露出
させる。
塗布しパターン形成しエッチングすることによって、Ｎ
ｐｎ型トランジスタにおけるコレクタ電極及びＰｎｐ型
トランジスタにおけるベース電極を形成する部分（図１
中ｂの部分）のｎ+ 型ＡｌxＧａ1-x Ａｓ層２５を露出
させる。
【００２８】この時次に例えばＨ+ イオン注入により、
Ｐｎｐ型トランジスタにおけるベ−ス電極下のｐ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２５及びｐ型Ａｌx Ｇａ1-x Ａｓ層
２３を高抵抗化（図４の１８の部分）しベース・エミッ
タ容量を低減する。このＨ+イオン注入の条件は、例え
ば加速電圧１５０ＫｅＶ、ド−ズ量８×１０13ｃｍ-2で
ある。イオン注入により高抵抗化する領域１８はＮｐｎ
型トランジスタにおいては、動作に関係のない層である
ため、この工程によるＮｐｎ型トランジスタに対する影
響は生じない。
Ｐｎｐ型トランジスタにおけるベ−ス電極下のｐ型Ａｌ
0.3 Ｇａ0.7 Ａｓ層２５及びｐ型Ａｌx Ｇａ1-x Ａｓ層
２３を高抵抗化（図４の１８の部分）しベース・エミッ
タ容量を低減する。このＨ+イオン注入の条件は、例え
ば加速電圧１５０ＫｅＶ、ド−ズ量８×１０13ｃｍ-2で
ある。イオン注入により高抵抗化する領域１８はＮｐｎ
型トランジスタにおいては、動作に関係のない層である
ため、この工程によるＮｐｎ型トランジスタに対する影
響は生じない。
【００２９】次に例えばＡｕＧｅ／Ａｕを真空蒸着し、
リフトオフ、ランプアニ−ル炉において合金化を行うこ
とにより、同時にＮｐｎ型トランジスタに対するコレク
タ電極１３とＰｎｐ型トランジスタに対するベ−ス電極
１５を作製する。
リフトオフ、ランプアニ−ル炉において合金化を行うこ
とにより、同時にＮｐｎ型トランジスタに対するコレク
タ電極１３とＰｎｐ型トランジスタに対するベ−ス電極
１５を作製する。
【００３０】ところで、上記イオン注入により高抵抗化
する層であるｐ型Ａｌ0.3 Ｇａ0.7Ａｓ層２５及びｐ型
Ａｌx Ｇａ1-x Ａｓ層２３は表面から深い層であり、ま
たド−ピング濃度も１×１０18ｃｍ-3と比較的高い層で
あるので、この一連のイオン注入、エッチング、電極蒸
着の工程は一部順序を変えて、３１、３０、２９、２
８、２７、２６の各層の途中までエッチングしてから、
イオン注入によりｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２５及び
ｐ型Ａｌx Ｇａ1-x Ａｓ層２３の領域１８の部分の高抵
抗化を行い、再びエッチングをし、ｎ+ 型Ａｌx Ｇａ
1-x Ａｓ層２５を露出させ、電極を蒸着するという順序
にしても良い。この場合、最初のエッチングにより残す
層厚によってイオン注入の加速電圧は適宜調節する必要
がある。
する層であるｐ型Ａｌ0.3 Ｇａ0.7Ａｓ層２５及びｐ型
Ａｌx Ｇａ1-x Ａｓ層２３は表面から深い層であり、ま
たド−ピング濃度も１×１０18ｃｍ-3と比較的高い層で
あるので、この一連のイオン注入、エッチング、電極蒸
着の工程は一部順序を変えて、３１、３０、２９、２
８、２７、２６の各層の途中までエッチングしてから、
イオン注入によりｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層２５及び
ｐ型Ａｌx Ｇａ1-x Ａｓ層２３の領域１８の部分の高抵
抗化を行い、再びエッチングをし、ｎ+ 型Ａｌx Ｇａ
1-x Ａｓ層２５を露出させ、電極を蒸着するという順序
にしても良い。この場合、最初のエッチングにより残す
層厚によってイオン注入の加速電圧は適宜調節する必要
がある。
【００３１】次に、再びレジストを塗布しパターン形成
しエッチングすることによって、Ｐｎｐ型トランジスタ
におけるエミッタ電極を形成する部分（図１中ｃの部
分）のｐ+ 型ＧａＡｓ層２２を露出させる。
しエッチングすることによって、Ｐｎｐ型トランジスタ
におけるエミッタ電極を形成する部分（図１中ｃの部
分）のｐ+ 型ＧａＡｓ層２２を露出させる。
【００３２】次に例えばＣｒ／Ａｕを真空蒸着し、リフ
トオフを行うことにより、図５（ａ）に示すようにＰｎ
ｐ型トランジスタに対するエミッタ電極１６を作製す
る。次に、再度レジスト塗布後パタ−ン形成しエッチン
グすることによってＮｐｎ型トランジスタにおけるエミ
ッタ電極を形成する部分（図１中ｄの部分）のｎ+型Ｇ
ａＡｓ層３１を露出させる。次に例えばＴｉ／Ａｕを真
空蒸着し、リフトオフ、ランプアニ−ル炉においてシン
タを行うことにより、図５（ｂ）に示すようにＮｐｎ型
トランジスタに対するエミッタ電極１１を作製する。
トオフを行うことにより、図５（ａ）に示すようにＰｎ
ｐ型トランジスタに対するエミッタ電極１６を作製す
る。次に、再度レジスト塗布後パタ−ン形成しエッチン
グすることによってＮｐｎ型トランジスタにおけるエミ
ッタ電極を形成する部分（図１中ｄの部分）のｎ+型Ｇ
ａＡｓ層３１を露出させる。次に例えばＴｉ／Ａｕを真
空蒸着し、リフトオフ、ランプアニ−ル炉においてシン
タを行うことにより、図５（ｂ）に示すようにＮｐｎ型
トランジスタに対するエミッタ電極１１を作製する。
【００３３】以上により、図１に示すエミッタトップＮ
ｐｎ型トランジスタと、コレクタトップＰｎｐ型トラン
ジスタからなる相補型半導体装置が作製される。本実施
例によれば、電流領域がコレクタ電流密度１×１０5 Ａ
／ｃｍ2 においてＮｐｎ型トランジスタでは遮断周波数
ｆＴ＝１２０ＧＨｚ、Ｐｎｐ型トランジスタでは遮断周
波数ｆＴ＝３０ＧＨｚが達成できる。また、ベ−ス・コ
レクタ間耐圧は７Ｖである。
ｐｎ型トランジスタと、コレクタトップＰｎｐ型トラン
ジスタからなる相補型半導体装置が作製される。本実施
例によれば、電流領域がコレクタ電流密度１×１０5 Ａ
／ｃｍ2 においてＮｐｎ型トランジスタでは遮断周波数
ｆＴ＝１２０ＧＨｚ、Ｐｎｐ型トランジスタでは遮断周
波数ｆＴ＝３０ＧＨｚが達成できる。また、ベ−ス・コ
レクタ間耐圧は７Ｖである。
【００３４】本実施例の相補型半導体装置においてコレ
クタ電流密度が１×１０5 ／ｃｍ2と高い電流領域での
動作が可能となり遮断周波数もＮｐｎ型トランジスタで
１２０ＧＨｚ、Ｐｎｐ型トランジスタで３０ＧＨｚと動
作速度も格段に改善されるものである。
クタ電流密度が１×１０5 ／ｃｍ2と高い電流領域での
動作が可能となり遮断周波数もＮｐｎ型トランジスタで
１２０ＧＨｚ、Ｐｎｐ型トランジスタで３０ＧＨｚと動
作速度も格段に改善されるものである。
【００３５】また、本実施例の構造においては、半絶縁
性ＧａＡｓ基板を用いており、Ｎｐｎ型ＨＢＴ領域とＰ
ｎｐ型ＨＢＴ領域との間はイオン注入による高抵抗化領
域で電気的に分離されている。またＮｐｎ型ＨＢＴにお
けるサブコレクタ層２５に比べて、Ｎｐｎ型ＨＢＴにと
っては不必要なその下のｐ層２４のド−ピング濃度は低
くｐ層２４からサブコレクタ層２５への空乏層の伸びは
１０ｎｍ以下であり、サブコレクタ層２５がすべて空乏
化することはない。従って、Ｎｐｎ型ＨＢＴにとって不
必要なｐ層２４、ｐ層２３、ｐ+ 層２２は電気的にはオ
ープンの状態であり、このＮｐｎ型ＨＢＴ領域において
不必要な層も含めたサイリスタがオン状態にスイッチさ
れる心配はない。したがって、ラッチアップが起こる心
配はないが、ｐ層２４、２３及びｐ+ 層２２をイオン注
入等により高抵抗化することも可能である。
性ＧａＡｓ基板を用いており、Ｎｐｎ型ＨＢＴ領域とＰ
ｎｐ型ＨＢＴ領域との間はイオン注入による高抵抗化領
域で電気的に分離されている。またＮｐｎ型ＨＢＴにお
けるサブコレクタ層２５に比べて、Ｎｐｎ型ＨＢＴにと
っては不必要なその下のｐ層２４のド−ピング濃度は低
くｐ層２４からサブコレクタ層２５への空乏層の伸びは
１０ｎｍ以下であり、サブコレクタ層２５がすべて空乏
化することはない。従って、Ｎｐｎ型ＨＢＴにとって不
必要なｐ層２４、ｐ層２３、ｐ+ 層２２は電気的にはオ
ープンの状態であり、このＮｐｎ型ＨＢＴ領域において
不必要な層も含めたサイリスタがオン状態にスイッチさ
れる心配はない。したがって、ラッチアップが起こる心
配はないが、ｐ層２４、２３及びｐ+ 層２２をイオン注
入等により高抵抗化することも可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、１
回の成長により高い電流領域で使用可能で高速動作可能
なｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを同
時に基板上に形成することができ、極めて高性能な相補
型半導体装置を提供できるものである。
回の成長により高い電流領域で使用可能で高速動作可能
なｎｐｎ型トランジスタ及びｐｎｐ型トランジスタを同
時に基板上に形成することができ、極めて高性能な相補
型半導体装置を提供できるものである。
【図１】 本発明一実施例に係わる相補型半導体装置の
断面図。
断面図。
【図２】 実施例の製造工程を施す前のエピタキシャル
層を示す図。
層を示す図。
【図３】 実施例の製造工程を説明するための図。
【図４】 実施例の製造工程を説明するための図。
【図５】 実施例の製造工程を説明するための図。
１１： Ｎｐｎ型トランジスタのエミッタ電極 １２： Ｎｐｎ型トランジスタのベ−ス電極 １３： Ｎｐｎ型トランジスタのコレクタ電極 １４： Ｐｎｐ型トランジスタのコレクタ電極 １５： Ｐｎｐ型トランジスタのベ−ス電極 １６： Ｐｎｐ型トランジスタのエミッタ電極 １７： 素子分離領域 １８： 高抵抗化された領域 ２１： 半絶縁性ＧａＡｓ基板 ２２： ｐ+ 型ＧａＡｓ層 ２３： ｐ型Ａｌx Ｇａ1-x Ａｓ層 ２４： ｐ型Ａｌ0.3 Ｇａ0.7 Ａｓ層 ２５： ｎ+ 型Ａｌx Ｇａ1-x Ａｓ層 ２６： ｎ- 型ＧａＡｓ層２７： ｐ- 型ＧａＡｓ層 ２８： ｐ+ 型Ａｌx Ｇａ1-x Ａｓ層 ２９： ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ層 ３０： ｎ型Ａｌx Ｇａ1-x Ａｓ層 ３１： ｎ+ 型ＧａＡｓ層 ４１： ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】基板上にｐ型半導体層、高濃度ｎ型半導体
層、低濃度ｎ型半導体層、低濃度ｐ型半導体層、高濃度
ｐ型半導体層及びｎ型半導体層をこの順に或いは逆順に
形成し、 前記各半導体層の内前記ｐ型半導体層をエミッタ層、前
記高濃度ｎ型半導体層をベース層、前記低濃度ｎ型半導
体層及び前記低濃度ｐ型半導体層をコレクタ層とするｐ
ｎｐ型トランジスタと、 前記ｎ型半導体層をエミッタ層、前記高濃度ｐ型半導体
層をベース層、前記低濃度ｎ型半導体層及び前記低濃度
ｐ型半導体層をコレクタ層とするｎｐｎ型トランジスタ
とを具備することを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234368A JPH0794593A (ja) | 1993-09-21 | 1993-09-21 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234368A JPH0794593A (ja) | 1993-09-21 | 1993-09-21 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794593A true JPH0794593A (ja) | 1995-04-07 |
Family
ID=16969916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234368A Pending JPH0794593A (ja) | 1993-09-21 | 1993-09-21 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055903A1 (ja) * | 2002-12-17 | 2004-07-01 | Sumitomo Chemical Company, Limited | バイポーラトランジスタ構造を有する半導体材料及びこれを用いた半導体素子 |
| JP2008060559A (ja) * | 2006-08-30 | 2008-03-13 | Silicon Storage Technology Inc | 多重型トランジスタ半導体構造 |
-
1993
- 1993-09-21 JP JP5234368A patent/JPH0794593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055903A1 (ja) * | 2002-12-17 | 2004-07-01 | Sumitomo Chemical Company, Limited | バイポーラトランジスタ構造を有する半導体材料及びこれを用いた半導体素子 |
| JP2008060559A (ja) * | 2006-08-30 | 2008-03-13 | Silicon Storage Technology Inc | 多重型トランジスタ半導体構造 |
| US7569910B2 (en) | 2006-08-30 | 2009-08-04 | Silicon Storage Technology, Inc. | Multiple-transistor structure systems and methods in which portions of a first transistor and a second transistor are formed from the same layer |
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