JPH0793975A - アドレス変化検出回路 - Google Patents
アドレス変化検出回路Info
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- JPH0793975A JPH0793975A JP5239520A JP23952093A JPH0793975A JP H0793975 A JPH0793975 A JP H0793975A JP 5239520 A JP5239520 A JP 5239520A JP 23952093 A JP23952093 A JP 23952093A JP H0793975 A JPH0793975 A JP H0793975A
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- Japan
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- pulse
- pulse signal
- address
- circuit
- time
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Abstract
(57)【要約】
【目的】 アドレス変化が短時間に複数発生したとして
も、出力されるパルス信号のパルス時間幅が狭くなって
しまうことを低減する。 【構成】 論理状態変化検出回路１２は、アドレス線Ａ
i の論理状態変化時に、パルス時間幅taのパルス信号Ｐ
０を出力する。遅延回路１４は、前記パルス信号Ｐ０を
時間tbだけ遅延させたパルス信号Ｐ１を出力する。前記
時間tbは前記パルス時間幅taよりも短いため、前記パル
ス信号Ｐ０と前記パルス信号Ｐ１とはオーバラップして
おり、ＯＲ論理回路１６a からは、前記パルス信号Ｐ０
のパルス時間幅が拡大されたパルス信号Ｐが出力され
る。該パルス信号Ｐのパルス時間幅より短時間でアドレ
ス変化が発生したとしても、前記パルス時間幅taよりも
長ければ、前記パルス信号Ｐのパルス時間幅が狭くなっ
てしまうことがない。
も、出力されるパルス信号のパルス時間幅が狭くなって
しまうことを低減する。 【構成】 論理状態変化検出回路１２は、アドレス線Ａ
i の論理状態変化時に、パルス時間幅taのパルス信号Ｐ
０を出力する。遅延回路１４は、前記パルス信号Ｐ０を
時間tbだけ遅延させたパルス信号Ｐ１を出力する。前記
時間tbは前記パルス時間幅taよりも短いため、前記パル
ス信号Ｐ０と前記パルス信号Ｐ１とはオーバラップして
おり、ＯＲ論理回路１６a からは、前記パルス信号Ｐ０
のパルス時間幅が拡大されたパルス信号Ｐが出力され
る。該パルス信号Ｐのパルス時間幅より短時間でアドレ
ス変化が発生したとしても、前記パルス時間幅taよりも
長ければ、前記パルス信号Ｐのパルス時間幅が狭くなっ
てしまうことがない。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス線の論理状態
の変化を検出することで、アドレス変化の有無を検出す
るようにしたアドレス変化検出回路（address transiti
on detector回路。以降、ＡＴＤ回路と称する。）に係
り、特に、１本のアドレス信号線でアドレス変化が短時
間に複数回発生したとしても、出力されるアドレス変化
有りのパルス信号の、そのパルス時間幅が狭くなってし
まうことを少なくすることができるＡＴＤ回路に関す
る。
の変化を検出することで、アドレス変化の有無を検出す
るようにしたアドレス変化検出回路（address transiti
on detector回路。以降、ＡＴＤ回路と称する。）に係
り、特に、１本のアドレス信号線でアドレス変化が短時
間に複数回発生したとしても、出力されるアドレス変化
有りのパルス信号の、そのパルス時間幅が狭くなってし
まうことを少なくすることができるＡＴＤ回路に関す
る。
【０００２】
【従来の技術】半導体メモリでは、メモリアクセスを行
うきっかけとして、アドレスの変化をＡＴＤ回路で検知
し、そこで生じたパルス信号により、ビット線対やデー
タ線対のチャージイコライズ等を行う回路が多い。
うきっかけとして、アドレスの変化をＡＴＤ回路で検知
し、そこで生じたパルス信号により、ビット線対やデー
タ線対のチャージイコライズ等を行う回路が多い。
【０００３】図８は、従来から用いられているＡＴＤ回
路の回路図である。
路の回路図である。
【０００４】この図８に示されるＡＴＤ回路は、アドレ
スバス中の１本のアドレス線Ａi の論理状態の変化を検
出することで、該アドレス線Ａi に係るアドレス変化の
有無を検出するものである。このＡＴＤ回路は、遅延回
路１４a と、ＥＯＲ（exclusive ＯＲ）論理ゲート２８
とにより構成されている。該ＡＴＤ回路は、前記遅延回
路１４a にて遅延された直前の論理状態と、現在の論理
状態とのＥＯＲ論理演算を前記ＥＯＲ論理ゲート２８で
行うことによって、前記アドレス線Ａi の論理状態の変
化を検出するというものである。該ＡＴＤ回路は、前記
アドレス線Ａiのアドレス変化が検出された場合、アド
レス変化有りのパルス信号Ｐ０を出力する。
スバス中の１本のアドレス線Ａi の論理状態の変化を検
出することで、該アドレス線Ａi に係るアドレス変化の
有無を検出するものである。このＡＴＤ回路は、遅延回
路１４a と、ＥＯＲ（exclusive ＯＲ）論理ゲート２８
とにより構成されている。該ＡＴＤ回路は、前記遅延回
路１４a にて遅延された直前の論理状態と、現在の論理
状態とのＥＯＲ論理演算を前記ＥＯＲ論理ゲート２８で
行うことによって、前記アドレス線Ａi の論理状態の変
化を検出するというものである。該ＡＴＤ回路は、前記
アドレス線Ａiのアドレス変化が検出された場合、アド
レス変化有りのパルス信号Ｐ０を出力する。
【０００５】図９は、前記ＡＴＤ回路に用いられる遅延
回路の一例の回路図である。
回路の一例の回路図である。
【０００６】この遅延回路は、前記図８に符号１４a で
示されるものであり、偶数個のインバータゲート３２に
よって構成されている。これらインバータゲート３２は
シリアルに接続されている。
示されるものであり、偶数個のインバータゲート３２に
よって構成されている。これらインバータゲート３２は
シリアルに接続されている。
【０００７】図１０は、前記ＡＴＤ回路の動作を示すタ
イムチャートである。
イムチャートである。
【０００８】このタイムチャートでは、前記アドレス線
Ａi の論理状態と、該アドレス線Ａi の論理状態が前記
遅延回路１４a で遅延されたもの（このタイムチャート
ではＡi ′で示される）と、前記パルス信号Ｐ０とが示
されている。
Ａi の論理状態と、該アドレス線Ａi の論理状態が前記
遅延回路１４a で遅延されたもの（このタイムチャート
ではＡi ′で示される）と、前記パルス信号Ｐ０とが示
されている。
【０００９】この図１０に示される如く、前記アドレス
線Ａi にアドレス変化があった場合、前記遅延回路１４
a による遅延時間taに相当する期間、該アドレス変化有
りに相当するパルス信号Ｐ０が出力される。
線Ａi にアドレス変化があった場合、前記遅延回路１４
a による遅延時間taに相当する期間、該アドレス変化有
りに相当するパルス信号Ｐ０が出力される。
【００１０】
【発明が達成しようとする課題】しかしながら、このよ
うな従来から用いられているＡＴＤ回路においては、ア
ドレス変化が１本のアドレス信号線で短時間に複数回発
生した場合、出力されるアドレス変化有りの前記パルス
信号Ｐ０の、そのパルス時間幅が狭くなってしまうとい
う問題があった。
うな従来から用いられているＡＴＤ回路においては、ア
ドレス変化が１本のアドレス信号線で短時間に複数回発
生した場合、出力されるアドレス変化有りの前記パルス
信号Ｐ０の、そのパルス時間幅が狭くなってしまうとい
う問題があった。
【００１１】図１１は、従来から用いられているＡＴＤ
回路で、アドレス変化が短時間に複数回発生した場合の
動作を示すタイムチャートである。
回路で、アドレス変化が短時間に複数回発生した場合の
動作を示すタイムチャートである。
【００１２】このタイムチャートにおいて、前記遅延回
路１４a での前記遅延時間taよりも短い時間間隔で、時
刻 t1 〜 t3 それぞれにおいて、前記アドレス線Ａi の
アドレス変化が発生している。
路１４a での前記遅延時間taよりも短い時間間隔で、時
刻 t1 〜 t3 それぞれにおいて、前記アドレス線Ａi の
アドレス変化が発生している。
【００１３】このようにアドレス変化が短時間に複数回
発生してしまうと、この図１１の符号Ｐ０に示される如
く、前記遅延時間taよりも狭いパルス時間幅の前記パル
ス信号Ｐ０が出力されてしまう。この図１１に示される
ような前記アドレス線Ａi の、各時刻 t1 〜 t3 でのア
ドレス変化の場合、前記パルス信号Ｐ０は、この図１１
で符号Ｐ０′に示されるようなものを本来期待するよう
な場合がある。
発生してしまうと、この図１１の符号Ｐ０に示される如
く、前記遅延時間taよりも狭いパルス時間幅の前記パル
ス信号Ｐ０が出力されてしまう。この図１１に示される
ような前記アドレス線Ａi の、各時刻 t1 〜 t3 でのア
ドレス変化の場合、前記パルス信号Ｐ０は、この図１１
で符号Ｐ０′に示されるようなものを本来期待するよう
な場合がある。
【００１４】前記時刻 t1 と前記時刻 t2 との間の時間
間隔も、前記時刻 t2 と前記時刻 t 3 との間の時間間隔
も、いずれも前記遅延時間taよりも短い。このため、前
記時刻 t1 でのアドレス変化に対応するパルス時間幅ta
の前記パルス信号Ｐ０と、前記時刻 t2 でのアドレス変
化に対応するパルス時間幅taの前記パルス信号Ｐ０と、
前記時刻 t3 でのアドレス変化に対応するパルス時間幅
taの前記パルス信号Ｐ０とは連続したものとなるように
期待される。即ち、前記時刻 t1 から、前記時刻 t3 よ
りパルス時間幅ta後までの、この図１１の符号Ｐ０′に
示されるような比較的長いパルス時間幅のものとなるよ
うに期待される。
間隔も、前記時刻 t2 と前記時刻 t 3 との間の時間間隔
も、いずれも前記遅延時間taよりも短い。このため、前
記時刻 t1 でのアドレス変化に対応するパルス時間幅ta
の前記パルス信号Ｐ０と、前記時刻 t2 でのアドレス変
化に対応するパルス時間幅taの前記パルス信号Ｐ０と、
前記時刻 t3 でのアドレス変化に対応するパルス時間幅
taの前記パルス信号Ｐ０とは連続したものとなるように
期待される。即ち、前記時刻 t1 から、前記時刻 t3 よ
りパルス時間幅ta後までの、この図１１の符号Ｐ０′に
示されるような比較的長いパルス時間幅のものとなるよ
うに期待される。
【００１５】アドレス変化が短時間に複数発生したよう
な場合であっても、このように本来期待されるパルス時
間幅よりも狭いパルス信号がＡＴＤ回路から出力されて
しまうと、これを入力する他の回路、例えばメモリ等が
誤動作を生じてしまう恐れがある。
な場合であっても、このように本来期待されるパルス時
間幅よりも狭いパルス信号がＡＴＤ回路から出力されて
しまうと、これを入力する他の回路、例えばメモリ等が
誤動作を生じてしまう恐れがある。
【００１６】本発明は、前記従来の問題点を解決するべ
くなされたもので、アドレス変化が短時間に複数発生し
たとしても、出力されるアドレス変化有りのパルス信号
の、そのパルス時間幅が狭くなってしまうことを少なく
することができるアドレス変化検出回路を提供すること
を目的とする。
くなされたもので、アドレス変化が短時間に複数発生し
たとしても、出力されるアドレス変化有りのパルス信号
の、そのパルス時間幅が狭くなってしまうことを少なく
することができるアドレス変化検出回路を提供すること
を目的とする。
【００１７】
【課題を達成するための手段】本発明は、アドレス線の
論理状態の変化を検出することで、アドレス変化の有無
を検出するようにしたアドレス変化検出回路において、
少なくとも１本のアドレス線を入力し、アドレス線の論
理状態変化時に、パルス時間幅taのパルス信号Ｐ０を出
力する論理状態変化検出部と、前記パルス信号Ｐ０を時
間tb（tb＜ta）だけ遅延させたパルス信号Ｐ１を出力す
る遅延回路と、前記パルス信号Ｐ０と前記パルス信号Ｐ
１との論理和により生成されるパルス信号Ｐを出力する
パルス合成延長ＯＲ論理回路とを備えたことにより、前
記課題を達成したものである。
論理状態の変化を検出することで、アドレス変化の有無
を検出するようにしたアドレス変化検出回路において、
少なくとも１本のアドレス線を入力し、アドレス線の論
理状態変化時に、パルス時間幅taのパルス信号Ｐ０を出
力する論理状態変化検出部と、前記パルス信号Ｐ０を時
間tb（tb＜ta）だけ遅延させたパルス信号Ｐ１を出力す
る遅延回路と、前記パルス信号Ｐ０と前記パルス信号Ｐ
１との論理和により生成されるパルス信号Ｐを出力する
パルス合成延長ＯＲ論理回路とを備えたことにより、前
記課題を達成したものである。
【００１８】更に、前記アドレス変化検出回路におい
て、前記論理状態変化検出部の出力を入力とする、合計
m 個の直列接続された遅延回路を有し、前記パルス合成
延長ＯＲ論理回路が、直列接続されるこれら遅延回路
の、入力及び各接続点及び出力から得られる合計（m ＋
１）個のパルス信号Ｐ０〜Ｐm の論理和を演算するもの
であることにより、前記課題を達成すると共に、必要と
される遅延回路等がより少ない、より最適化された回路
構成としたものである。
て、前記論理状態変化検出部の出力を入力とする、合計
m 個の直列接続された遅延回路を有し、前記パルス合成
延長ＯＲ論理回路が、直列接続されるこれら遅延回路
の、入力及び各接続点及び出力から得られる合計（m ＋
１）個のパルス信号Ｐ０〜Ｐm の論理和を演算するもの
であることにより、前記課題を達成すると共に、必要と
される遅延回路等がより少ない、より最適化された回路
構成としたものである。
【００１９】更に、前記アドレス変化検出回路におい
て、前記論理状態変化検出部が、１本のアドレス線を入
力し、そのアドレス線の論理状態変化時に、パルス時間
幅taのパルス信号Ｐxiを出力する論理状態変化検出回路
を、当該論理状態変化検出部に入力するアドレス線の本
数n 本だけ、合計n 個備え、又、前記論理状態変化検出
回路それぞれが出力する前記パルス信号Ｐx ０〜Ｐxi〜
Ｐx （n −１）を入力し、合計n 本のこれらパルス信号
Ｐx ０〜Ｐx （n −１）の論理和により生成される前記
パルス信号Ｐ０を出力するアドレス変化ＯＲ論理回路を
有していることにより、同様に前記課題を達成したもの
である。
て、前記論理状態変化検出部が、１本のアドレス線を入
力し、そのアドレス線の論理状態変化時に、パルス時間
幅taのパルス信号Ｐxiを出力する論理状態変化検出回路
を、当該論理状態変化検出部に入力するアドレス線の本
数n 本だけ、合計n 個備え、又、前記論理状態変化検出
回路それぞれが出力する前記パルス信号Ｐx ０〜Ｐxi〜
Ｐx （n −１）を入力し、合計n 本のこれらパルス信号
Ｐx ０〜Ｐx （n −１）の論理和により生成される前記
パルス信号Ｐ０を出力するアドレス変化ＯＲ論理回路を
有していることにより、同様に前記課題を達成したもの
である。
【００２０】
【作用】例えば、前記図８に示される従来から用いられ
るＡＴＤ回路において、アドレス変化が短時間に複数発
生してしまうと、前述のように、出力されるアドレス変
化有りのパルス信号の、そのパルス時間幅が狭くなって
しまう。アドレス変化有りのパルス信号のそのパルス時
間幅がこのように狭くなってしまうのは、アドレス変化
が発生した時ＡＴＤ回路から出力されるパルス信号Ｐ０
のパルス時間幅taよりも短い短時間で、複数回アドレス
変化が発生してしまう場合である。本願発明は、このよ
うな点に着目して成されたものである。
るＡＴＤ回路において、アドレス変化が短時間に複数発
生してしまうと、前述のように、出力されるアドレス変
化有りのパルス信号の、そのパルス時間幅が狭くなって
しまう。アドレス変化有りのパルス信号のそのパルス時
間幅がこのように狭くなってしまうのは、アドレス変化
が発生した時ＡＴＤ回路から出力されるパルス信号Ｐ０
のパルス時間幅taよりも短い短時間で、複数回アドレス
変化が発生してしまう場合である。本願発明は、このよ
うな点に着目して成されたものである。
【００２１】このため、本発明では、その論理状態変化
検出部にて生成される、アドレス変化が発生した際の、
前記パルス信号Ｐ０のパルス時間幅taを短くするように
している。これによって、アドレス変化が短時間に複数
発生したとしても、短くされた前記パルス時間幅taより
は長い時間間隔で発生した場合には、そのアドレス変化
有りに対応してＡＴＤ回路から出力されるパルス信号の
パルス時間幅が狭くなってしまうことがない。
検出部にて生成される、アドレス変化が発生した際の、
前記パルス信号Ｐ０のパルス時間幅taを短くするように
している。これによって、アドレス変化が短時間に複数
発生したとしても、短くされた前記パルス時間幅taより
は長い時間間隔で発生した場合には、そのアドレス変化
有りに対応してＡＴＤ回路から出力されるパルス信号の
パルス時間幅が狭くなってしまうことがない。
【００２２】又、本発明においては、前記論理状態変化
検出部にて出力される前記パルス信号Ｐ０の前記パルス
時間幅taを短くする一方、遅延回路及びパルス合成延長
ＯＲ論理回路によって、前記パルス信号Ｐ０を延長した
パルス信号Ｐを生成するようにしている。即ち、前記遅
延回路にて、前記パルス信号Ｐ０を時間tbだけ遅延させ
たパルス信号Ｐ１を得ると共に、前記パルス合成延長Ｏ
Ｒ論理回路にて、前記パルス信号Ｐ０と前記パルス信号
Ｐ１との論理和により、前記パルス信号Ｐ０のパルス時
間幅を拡張した前記パルス信号Ｐを得るようにしてい
る。
検出部にて出力される前記パルス信号Ｐ０の前記パルス
時間幅taを短くする一方、遅延回路及びパルス合成延長
ＯＲ論理回路によって、前記パルス信号Ｐ０を延長した
パルス信号Ｐを生成するようにしている。即ち、前記遅
延回路にて、前記パルス信号Ｐ０を時間tbだけ遅延させ
たパルス信号Ｐ１を得ると共に、前記パルス合成延長Ｏ
Ｒ論理回路にて、前記パルス信号Ｐ０と前記パルス信号
Ｐ１との論理和により、前記パルス信号Ｐ０のパルス時
間幅を拡張した前記パルス信号Ｐを得るようにしてい
る。
【００２３】この時、前記遅延回路にて前記パルス信号
Ｐ０を遅延させる前記遅延時間tbは、前記論理状態変化
検出部から出力される前記パルス信号Ｐ０の前記パルス
時間幅ta以下となっている。
Ｐ０を遅延させる前記遅延時間tbは、前記論理状態変化
検出部から出力される前記パルス信号Ｐ０の前記パルス
時間幅ta以下となっている。
【００２４】以上説明した通り、本発明においては、前
記論理状態変化検出部にて出力される前記パルス信号Ｐ
０のパルス時間幅taを短縮することが可能であり、比較
的短時間にアドレス変化が生じたとしても、従来のよう
な、アドレス変化有りのパルス信号Ｐのそのパルス時間
幅が狭くなってしまうことを少なくすることができる。
記論理状態変化検出部にて出力される前記パルス信号Ｐ
０のパルス時間幅taを短縮することが可能であり、比較
的短時間にアドレス変化が生じたとしても、従来のよう
な、アドレス変化有りのパルス信号Ｐのそのパルス時間
幅が狭くなってしまうことを少なくすることができる。
【００２５】例えば、本発明にて用いられる前記遅延回
路を合計１０個用いるようにし、又これら遅延回路を直
列接続することで、従来に比べ、前記論理状態変化検出
部での前記パルス時間幅taをほぼ１／１０にすることが
でき、アドレス変化有りのパルス信号の、そのパルス時
間幅が狭くなってしまうことを効果的に少なくすること
ができる。
路を合計１０個用いるようにし、又これら遅延回路を直
列接続することで、従来に比べ、前記論理状態変化検出
部での前記パルス時間幅taをほぼ１／１０にすることが
でき、アドレス変化有りのパルス信号の、そのパルス時
間幅が狭くなってしまうことを効果的に少なくすること
ができる。
【００２６】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００２７】図１は、本発明が適用されたＡＴＤ回路の
第１実施例の回路図である。
第１実施例の回路図である。
【００２８】この図１に示されるＡＴＤ回路は、アドレ
スバス中の所定の１本のアドレス線Ａi を入力し、該ア
ドレス線Ａi の論理状態の変化を検出することで、アド
レス変化の有無を検出するものである。該ＡＴＤ回路
は、そのアドレス変化有りの検出時には、パルス時間幅
tcのパルス信号Ｐを出力する。該ＡＴＤ回路は、論理状
態変化検出回路１２と、遅延回路１４と、パルス合成延
長ＯＲ論理回路１６a とにより構成されている。
スバス中の所定の１本のアドレス線Ａi を入力し、該ア
ドレス線Ａi の論理状態の変化を検出することで、アド
レス変化の有無を検出するものである。該ＡＴＤ回路
は、そのアドレス変化有りの検出時には、パルス時間幅
tcのパルス信号Ｐを出力する。該ＡＴＤ回路は、論理状
態変化検出回路１２と、遅延回路１４と、パルス合成延
長ＯＲ論理回路１６a とにより構成されている。
【００２９】前記論理状態変化検出回路１２は、本発明
の論理状態変化検出部として用いられる。
の論理状態変化検出部として用いられる。
【００３０】本第１実施例において、又後述する第２実
施例〜第４実施例においても、該論理状態変化検出回路
１２は、従来から用いられているＡＴＤ回路を用いるこ
とができる。
施例〜第４実施例においても、該論理状態変化検出回路
１２は、従来から用いられているＡＴＤ回路を用いるこ
とができる。
【００３１】前記遅延回路１４は、前記パルス信号Ｐ０
を入力し、該パルス信号Ｐ０を時間tbだけ遅延させたパ
ルス信号Ｐ１を出力する。この時間tbは、前記論理状態
変化検出部、即ち前記論理状態変化検出回路１２から出
力される前記パルス信号Ｐ０のパルス時間幅taより短い
時間である。
を入力し、該パルス信号Ｐ０を時間tbだけ遅延させたパ
ルス信号Ｐ１を出力する。この時間tbは、前記論理状態
変化検出部、即ち前記論理状態変化検出回路１２から出
力される前記パルス信号Ｐ０のパルス時間幅taより短い
時間である。
【００３２】前記パルス合成延長ＯＲ論理回路１６a
は、２入力ＯＲ論理回路である。該パルス合成延長ＯＲ
論理回路１６a は、前記パルス信号Ｐ０と前記パルス信
号Ｐ１との論理和によりパルス信号Ｐを生成する。前記
遅延回路での遅延時間tbは、前記パルス信号Ｐ０のパル
ス時間幅taより短い時間とされているので、該パルス合
成延長ＯＲ論理回路１６a でのこのような論理和によ
り、結果として前記パルス信号Ｐ０のパルス時間幅が拡
大された前記パルス信号Ｐを得ることができる。該パル
ス信号Ｐのパルス時間幅は、（ta＋tb）となる。
は、２入力ＯＲ論理回路である。該パルス合成延長ＯＲ
論理回路１６a は、前記パルス信号Ｐ０と前記パルス信
号Ｐ１との論理和によりパルス信号Ｐを生成する。前記
遅延回路での遅延時間tbは、前記パルス信号Ｐ０のパル
ス時間幅taより短い時間とされているので、該パルス合
成延長ＯＲ論理回路１６a でのこのような論理和によ
り、結果として前記パルス信号Ｐ０のパルス時間幅が拡
大された前記パルス信号Ｐを得ることができる。該パル
ス信号Ｐのパルス時間幅は、（ta＋tb）となる。
【００３３】図２は、前記第１実施例の動作を示すタイ
ムチャートである。
ムチャートである。
【００３４】この図２のタイムチャートでは、前記アド
レス線Ａi の論理状態と、前記パルス信号Ｐ０及びＰ１
と、本実施例のＡＴＤ回路から最終的に出力される前記
パルス信号Ｐとが示されている。
レス線Ａi の論理状態と、前記パルス信号Ｐ０及びＰ１
と、本実施例のＡＴＤ回路から最終的に出力される前記
パルス信号Ｐとが示されている。
【００３５】まず、時刻 t1 にて、前記アドレス線Ａi
の論理状態が変化し、アドレス変化が発生する。即ち、
該時刻 t1 において、前記アドレス線Ａi の論理状態
が、Ｌ状態からＨ状態へと立ち上がる。これに伴って、
前記論理状態変化検出回路１２からは、前記パルス時間
幅taの前記パルス信号Ｐ０が出力される。該パルス信号
Ｐ０は前記パルス合成延長ＯＲ論理回路１６a に入力さ
れていると共に、前記遅延回路１４にも入力されてい
る。
の論理状態が変化し、アドレス変化が発生する。即ち、
該時刻 t1 において、前記アドレス線Ａi の論理状態
が、Ｌ状態からＨ状態へと立ち上がる。これに伴って、
前記論理状態変化検出回路１２からは、前記パルス時間
幅taの前記パルス信号Ｐ０が出力される。該パルス信号
Ｐ０は前記パルス合成延長ＯＲ論理回路１６a に入力さ
れていると共に、前記遅延回路１４にも入力されてい
る。
【００３６】続いて、時刻 t2 、即ち前記時刻 t1 から
前記時間tbの後には、前記遅延回路１４は、パルス時間
幅taのパルス信号Ｐ１を出力する。この時、前記時間tb
は前記パルス時間幅taよりも短いため、前記パルス信号
Ｐ０と前記パルスＰ１とは、一部オーバラップすること
となる。従って、本実施例のＡＴＤ回路からの出力、即
ち前記パルス合成延長ＯＲ論理回路１６a にてなされる
前記パルス信号Ｐ０と前記パルス信号Ｐ１との論理和
は、この図２にも示される如く、そのパルス時間幅が
（ta＋tb）の前記パルス信号Ｐとなる。
前記時間tbの後には、前記遅延回路１４は、パルス時間
幅taのパルス信号Ｐ１を出力する。この時、前記時間tb
は前記パルス時間幅taよりも短いため、前記パルス信号
Ｐ０と前記パルスＰ１とは、一部オーバラップすること
となる。従って、本実施例のＡＴＤ回路からの出力、即
ち前記パルス合成延長ＯＲ論理回路１６a にてなされる
前記パルス信号Ｐ０と前記パルス信号Ｐ１との論理和
は、この図２にも示される如く、そのパルス時間幅が
（ta＋tb）の前記パルス信号Ｐとなる。
【００３７】以上説明した通り、本第１実施例のＡＴＤ
回路によれば、当該ＡＴＤ回路から出力される前記パル
ス信号Ｐの要求されるパルス時間幅tcに対して、前記論
理状態変化検出回路１２から出力される前記パルス信号
Ｐ０の前記パルス時間幅taを短くすることができる。従
って、前記アドレス線Ａi でのアドレス変化発生の時間
間隔が前記時間幅tcより短かったとしても、前記パルス
時間幅taよりも長い場合には、最後のアドレス変化から
（ta＋tb）の時間はパルスに切れ目の生じない、前記パ
ルス信号Ｐを得ることができる。即ち、該パルス信号Ｐ
のパルス時間幅が狭くなってしまうことはない。
回路によれば、当該ＡＴＤ回路から出力される前記パル
ス信号Ｐの要求されるパルス時間幅tcに対して、前記論
理状態変化検出回路１２から出力される前記パルス信号
Ｐ０の前記パルス時間幅taを短くすることができる。従
って、前記アドレス線Ａi でのアドレス変化発生の時間
間隔が前記時間幅tcより短かったとしても、前記パルス
時間幅taよりも長い場合には、最後のアドレス変化から
（ta＋tb）の時間はパルスに切れ目の生じない、前記パ
ルス信号Ｐを得ることができる。即ち、該パルス信号Ｐ
のパルス時間幅が狭くなってしまうことはない。
【００３８】なお、本実施例において、前記時間幅（ta
＋tb）は、前記パルス時間幅tcに対応するものである。
即ち、該パルス時間幅tcに従って、前記パルス時間幅ta
や前記時間tbが定められる。
＋tb）は、前記パルス時間幅tcに対応するものである。
即ち、該パルス時間幅tcに従って、前記パルス時間幅ta
や前記時間tbが定められる。
【００３９】図３は、本発明が適用されたＡＴＤ回路の
第２実施例の回路図である。
第２実施例の回路図である。
【００４０】この第２実施例のＡＴＤ回路は、アドレス
バス中の所定の１本のアドレス線Ａi のアドレス変化の
有無を検出するものである。該ＡＴＤ回路は、アドレス
変化有りの検出時には、パルス時間幅tcのパルス信号Ｐ
を出力する。
バス中の所定の１本のアドレス線Ａi のアドレス変化の
有無を検出するものである。該ＡＴＤ回路は、アドレス
変化有りの検出時には、パルス時間幅tcのパルス信号Ｐ
を出力する。
【００４１】該ＡＴＤ回路は、前記論理状態変化検出回
路１２と、合計m 個の前記遅延回路１４と、パルス合成
延長ＯＲ論理回路１６b とにより構成されている。
路１２と、合計m 個の前記遅延回路１４と、パルス合成
延長ＯＲ論理回路１６b とにより構成されている。
【００４２】即ち、本第２実施例は、前記第１実施例の
遅延回路１４と同等のものを、複数個、即ち合計m 個直
列接続するようにしている。又、前記パルス合成延長Ｏ
Ｒ論理回路１６b については、直列接続されるこれら遅
延回路１４の、入力及び各接続点及び出力から得られる
（m ＋１）のパルス信号Ｐ０〜Ｐm の全ての論理和を演
算するものとなっている。即ち、該パルス合成延長ＯＲ
論理回路１６b は、合計（m ＋１）の入力を有するＯＲ
論理回路であり、これらそれぞれの入力には、前記パル
ス信号Ｐ０〜Ｐm が入力されている。
遅延回路１４と同等のものを、複数個、即ち合計m 個直
列接続するようにしている。又、前記パルス合成延長Ｏ
Ｒ論理回路１６b については、直列接続されるこれら遅
延回路１４の、入力及び各接続点及び出力から得られる
（m ＋１）のパルス信号Ｐ０〜Ｐm の全ての論理和を演
算するものとなっている。即ち、該パルス合成延長ＯＲ
論理回路１６b は、合計（m ＋１）の入力を有するＯＲ
論理回路であり、これらそれぞれの入力には、前記パル
ス信号Ｐ０〜Ｐm が入力されている。
【００４３】図４は、本第２実施例の動作を示すタイム
チャートである。
チャートである。
【００４４】このタイムチャートでは、本第２実施例の
ＡＴＤ回路に入力される前記アドレス線Ａi の論理状態
と、前記論理状態変化検出回路１２が出力する前記パル
ス信号Ｐ０と、直列接続される第１番目の前記遅延回路
１４が出力する前記パルス信号Ｐ１と、該パルス信号Ｐ
１を入力する第２番目の前記遅延回路１４が出力する前
記パルス信号Ｐ２と、第（m −１）番目の前記遅延回路
１４が出力する前記パルス信号Ｐ（m −１）を入力す
る、第m 番目の前記遅延回路１４が出力する前記パルス
信号Ｐm とが示されている。又、該タイムチャートで
は、本第２実施例が最終的に出力する、即ち前記パルス
合成延長ＯＲ論理回路１６b から出力される前記パルス
信号Ｐが示されている。
ＡＴＤ回路に入力される前記アドレス線Ａi の論理状態
と、前記論理状態変化検出回路１２が出力する前記パル
ス信号Ｐ０と、直列接続される第１番目の前記遅延回路
１４が出力する前記パルス信号Ｐ１と、該パルス信号Ｐ
１を入力する第２番目の前記遅延回路１４が出力する前
記パルス信号Ｐ２と、第（m −１）番目の前記遅延回路
１４が出力する前記パルス信号Ｐ（m −１）を入力す
る、第m 番目の前記遅延回路１４が出力する前記パルス
信号Ｐm とが示されている。又、該タイムチャートで
は、本第２実施例が最終的に出力する、即ち前記パルス
合成延長ＯＲ論理回路１６b から出力される前記パルス
信号Ｐが示されている。
【００４５】このタイムチャートにおいて、まず時刻 t
1 では、前記アドレス線Ａi のアドレスが変化し、その
論理状態はＬ状態からＨ状態へと変化する。これに伴っ
て、該アドレス線Ａi に入力する前記論理状態変化検出
回路１２は、パルス時間幅taのパルス信号Ｐ０を出力す
る。
1 では、前記アドレス線Ａi のアドレスが変化し、その
論理状態はＬ状態からＨ状態へと変化する。これに伴っ
て、該アドレス線Ａi に入力する前記論理状態変化検出
回路１２は、パルス時間幅taのパルス信号Ｐ０を出力す
る。
【００４６】時刻 t2 、即ち前記時刻 t1 から時間tbの
後、前記パルス信号Ｐ０を入力する第１番目の前記遅延
回路１４から、パルス時間幅taの前記パルス信号Ｐ１が
出力される。この時、前記論理状態変化検出回路１２か
ら出力される前記パルス信号Ｐ０のパルスパルス時間幅
taに比べて、前記遅延回路１４の遅延時間tbが短くされ
ているため、前記パルス信号Ｐ０と前記パルス信号Ｐ１
とはオーバラップしている。
後、前記パルス信号Ｐ０を入力する第１番目の前記遅延
回路１４から、パルス時間幅taの前記パルス信号Ｐ１が
出力される。この時、前記論理状態変化検出回路１２か
ら出力される前記パルス信号Ｐ０のパルスパルス時間幅
taに比べて、前記遅延回路１４の遅延時間tbが短くされ
ているため、前記パルス信号Ｐ０と前記パルス信号Ｐ１
とはオーバラップしている。
【００４７】更に、前記パルス信号Ｐ１を入力する第２
番目の前記遅延回路１４は、前記パルス信号Ｐ１を時間
tbだけ遅延させた、パルスパルス時間幅taのパルス信号
Ｐ２を出力する。
番目の前記遅延回路１４は、前記パルス信号Ｐ１を時間
tbだけ遅延させた、パルスパルス時間幅taのパルス信号
Ｐ２を出力する。
【００４８】以降、第３番目〜第m 番目の前記遅延回路
１４それぞれから、それぞれの遅延時間tbだけ信号を遅
延させながら、それぞれ前記パルス信号Ｐ３〜Ｐm を出
力する。又、これらパルス信号Ｐ０〜Ｐm について、第
i 番目のものについては、その１つ前の第（i −１）番
目の信号と、オーバラップするようになっている。即
ち、第i 番目について、パルス信号Ｐ（i −１）とパル
ス信号Ｐi とはオーバラップしており、パルス信号Ｐi
とパルス信号Ｐ（i ＋１）とはオーバラップしている。
１４それぞれから、それぞれの遅延時間tbだけ信号を遅
延させながら、それぞれ前記パルス信号Ｐ３〜Ｐm を出
力する。又、これらパルス信号Ｐ０〜Ｐm について、第
i 番目のものについては、その１つ前の第（i −１）番
目の信号と、オーバラップするようになっている。即
ち、第i 番目について、パルス信号Ｐ（i −１）とパル
ス信号Ｐi とはオーバラップしており、パルス信号Ｐi
とパルス信号Ｐ（i ＋１）とはオーバラップしている。
【００４９】一方、これら合計（m ＋１）個の前記パル
ス信号Ｐ０〜Ｐm を入力する前記パルス合成延長ＯＲ論
理回路１６b は、前記時刻 t1 から、時間（ta＋m ×t
b）だけ延長された、連続した前記パルス信号Ｐを出力
する。
ス信号Ｐ０〜Ｐm を入力する前記パルス合成延長ＯＲ論
理回路１６b は、前記時刻 t1 から、時間（ta＋m ×t
b）だけ延長された、連続した前記パルス信号Ｐを出力
する。
【００５０】従って、本第２実施例のＡＴＤ回路から出
力されるアドレス変化有り時の前記パルス信号Ｐについ
て、そのパルス時間幅の要求がtcである場合、前記論理
状態変化検出回路１２での前記パルスパルス時間幅ta
は、ほぼ前記パルス時間幅tcの１／m まで短縮すること
ができる。従って、前記アドレス線Ａi のアドレス変化
の時間間隔が前記パルス時間幅tcよりも短いとしても、
このように複数の前記遅延回路１４を用いることで短縮
された前記パルスパルス時間幅taよりも長ければ、アド
レス変化有りの前記パルス信号Ｐの、そのパルス時間幅
が狭くなってしまうことはない。
力されるアドレス変化有り時の前記パルス信号Ｐについ
て、そのパルス時間幅の要求がtcである場合、前記論理
状態変化検出回路１２での前記パルスパルス時間幅ta
は、ほぼ前記パルス時間幅tcの１／m まで短縮すること
ができる。従って、前記アドレス線Ａi のアドレス変化
の時間間隔が前記パルス時間幅tcよりも短いとしても、
このように複数の前記遅延回路１４を用いることで短縮
された前記パルスパルス時間幅taよりも長ければ、アド
レス変化有りの前記パルス信号Ｐの、そのパルス時間幅
が狭くなってしまうことはない。
【００５１】例えば、図５に示されるように、前記アド
レス線Ａi のアドレスが短時間に変化する場合であって
も、そのアドレス変化の時間間隔が前記パルスパルス時
間幅taよりも長ければ、本第２実施例から出力される前
記パルス信号Ｐのそのパルス時間幅は要求される時間幅
通りのものとなる。この図５においては、時刻 t1 での
前記アドレス線Ａi の最終的なアドレス変化から、時間
（ta＋m ×tb）の期間、前記パルス信号Ｐが出力される
ようになっている。
レス線Ａi のアドレスが短時間に変化する場合であって
も、そのアドレス変化の時間間隔が前記パルスパルス時
間幅taよりも長ければ、本第２実施例から出力される前
記パルス信号Ｐのそのパルス時間幅は要求される時間幅
通りのものとなる。この図５においては、時刻 t1 での
前記アドレス線Ａi の最終的なアドレス変化から、時間
（ta＋m ×tb）の期間、前記パルス信号Ｐが出力される
ようになっている。
【００５２】図６は、本発明が適用されたＡＴＤ回路の
第３実施例の回路図である。
第３実施例の回路図である。
【００５３】本第３実施例には、アドレスバスの合計n
本のアドレス線全てについて、それぞれの論理状態の変
化を検出することで、それぞれのアドレス変化の有無を
検出し、この結果に基づいて、これらアドレス線Ａ０〜
Ａ（n −１）全体についてのアドレス変化の有無を検出
するものとなっている。本第３実施例のＡＴＤ回路は、
前記第１実施例のものを合計n 個用いたものとなってい
る。又、これら第１実施例のものから出力される前記パ
ルス信号ＰをＯＲ論理回路２４へと入力し、最終的なパ
ルス信号Ｐy を得るようにしている。該ＯＲ論理回路２
４は、合計n の入力を備え、これら入力全ての論理和を
出力するものとなっている。
本のアドレス線全てについて、それぞれの論理状態の変
化を検出することで、それぞれのアドレス変化の有無を
検出し、この結果に基づいて、これらアドレス線Ａ０〜
Ａ（n −１）全体についてのアドレス変化の有無を検出
するものとなっている。本第３実施例のＡＴＤ回路は、
前記第１実施例のものを合計n 個用いたものとなってい
る。又、これら第１実施例のものから出力される前記パ
ルス信号ＰをＯＲ論理回路２４へと入力し、最終的なパ
ルス信号Ｐy を得るようにしている。該ＯＲ論理回路２
４は、合計n の入力を備え、これら入力全ての論理和を
出力するものとなっている。
【００５４】このような本第３実施例によれば、合計n
本の前記アドレス線Ａ０〜Ａ（n −１）全体について、
そのアドレス変化の有無を検出することができる。又、
このようなアドレス変化の有無の検出の際に、前記第１
実施例と同様に本発明を適用し、アドレス変化が短時間
に複数発生したとしても、出力されるアドレス変化有り
のパルス信号Ｐx の、そのパルス時間幅が短くなってし
まうことを少なくすることができる。
本の前記アドレス線Ａ０〜Ａ（n −１）全体について、
そのアドレス変化の有無を検出することができる。又、
このようなアドレス変化の有無の検出の際に、前記第１
実施例と同様に本発明を適用し、アドレス変化が短時間
に複数発生したとしても、出力されるアドレス変化有り
のパルス信号Ｐx の、そのパルス時間幅が短くなってし
まうことを少なくすることができる。
【００５５】図７は、本発明が適用されたＡＴＤ回路の
第４実施例の回路図である。
第４実施例の回路図である。
【００５６】本第４実施例では、前述の第２実施例にお
いて、アドレスバスの合計n 本のアドレス線Ａ０〜Ａ
（n −１）の全体でのアドレス変化の有無を検出できる
ようにしたものである。本第４実施例では、前記第２実
施例で用いられていた１個の前記論理状態変化検出部
を、合計n 個の前記論理状態変化検出回路１２及びアド
レス変化ＯＲ論理回路２６にて構成したものである。即
ち、本第４実施例では、これら合計n 個の前記論理状態
変化検出回路１２及び前記アドレス変化ＯＲ論理回路２
６によって、１つの論理状態変化検出部が構成されてい
る。従って、前記アドレス線Ａ０〜Ａ（n −１）の少な
くともいずれか１本の論理状態が変化し、アドレス変化
が発生すると、前記アドレス変化ＯＲ論理回路２６から
前記パルス信号Ｐ０が出力される。
いて、アドレスバスの合計n 本のアドレス線Ａ０〜Ａ
（n −１）の全体でのアドレス変化の有無を検出できる
ようにしたものである。本第４実施例では、前記第２実
施例で用いられていた１個の前記論理状態変化検出部
を、合計n 個の前記論理状態変化検出回路１２及びアド
レス変化ＯＲ論理回路２６にて構成したものである。即
ち、本第４実施例では、これら合計n 個の前記論理状態
変化検出回路１２及び前記アドレス変化ＯＲ論理回路２
６によって、１つの論理状態変化検出部が構成されてい
る。従って、前記アドレス線Ａ０〜Ａ（n −１）の少な
くともいずれか１本の論理状態が変化し、アドレス変化
が発生すると、前記アドレス変化ＯＲ論理回路２６から
前記パルス信号Ｐ０が出力される。
【００５７】本第４実施例においては、前述の第３実施
例と同様に、本発明を適用しながら、複数のアドレス
線、即ち前記アドレス線Ａ０〜Ａ（n −１）についてそ
の全体でのアドレス変化の有無を検出することができ
る。更に、本第４実施例によれば、その構成に必要とさ
れる遅延回路をより小規模なものとすることができる。
例えば、前記第３実施例での各アドレス線Ａ０〜Ａ（n
−１）毎に設けられていた前記遅延回路１４に対して、
本第４実施例によれば、複数の前記アドレス線Ａ０〜Ａ
（n −１）について共用することができる。例えば、前
記第３実施例において、各アドレス線Ａ０〜Ａ（n −
１）について、１個ずつ前記遅延回路１４を用いる場
合、合計n 個の前記遅延回路を必要とするが、本第４実
施例によれば、前記アドレス変化ＯＲ論理回路２６の出
力に接続される１個のみの前記遅延回路１４で同等の性
能を得ることが可能である。このように、本第４実施例
では、前記第３実施例で必要とされる前記遅延回路１４
の個数をほぼ１／n まで削減することができ、回路規模
の縮小等の優れた効果を得ることが可能となっている。
例と同様に、本発明を適用しながら、複数のアドレス
線、即ち前記アドレス線Ａ０〜Ａ（n −１）についてそ
の全体でのアドレス変化の有無を検出することができ
る。更に、本第４実施例によれば、その構成に必要とさ
れる遅延回路をより小規模なものとすることができる。
例えば、前記第３実施例での各アドレス線Ａ０〜Ａ（n
−１）毎に設けられていた前記遅延回路１４に対して、
本第４実施例によれば、複数の前記アドレス線Ａ０〜Ａ
（n −１）について共用することができる。例えば、前
記第３実施例において、各アドレス線Ａ０〜Ａ（n −
１）について、１個ずつ前記遅延回路１４を用いる場
合、合計n 個の前記遅延回路を必要とするが、本第４実
施例によれば、前記アドレス変化ＯＲ論理回路２６の出
力に接続される１個のみの前記遅延回路１４で同等の性
能を得ることが可能である。このように、本第４実施例
では、前記第３実施例で必要とされる前記遅延回路１４
の個数をほぼ１／n まで削減することができ、回路規模
の縮小等の優れた効果を得ることが可能となっている。
【００５８】
【発明の効果】以上説明した通り、本発明によれば、ア
ドレス変化が短時間に複数発生したとしても、出力され
るアドレス変化有りのパルス信号Ｐの、そのパルス時間
幅が狭くなってしまうことを低減することができるとい
う優れた効果を得ることができる。従って、本発明のＡ
ＴＤ回路から、より安定したパルス時間幅の前記パルス
信号Ｐを得ることができ、該パルス信号Ｐを入力する、
例えば後段のメモリの動作の安定性をより向上させるこ
とができる。
ドレス変化が短時間に複数発生したとしても、出力され
るアドレス変化有りのパルス信号Ｐの、そのパルス時間
幅が狭くなってしまうことを低減することができるとい
う優れた効果を得ることができる。従って、本発明のＡ
ＴＤ回路から、より安定したパルス時間幅の前記パルス
信号Ｐを得ることができ、該パルス信号Ｐを入力する、
例えば後段のメモリの動作の安定性をより向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明が適用されたＡＴＤ回路の第１実施例の
回路図
回路図
【図２】前記第１実施例の動作を示すタイムチャート
【図３】本発明が適用されたＡＴＤ回路の第２実施例の
回路図
回路図
【図４】前記第２実施例の動作を示すタイムチャート
【図５】前記第２実施例でアドレス変化が短時間に複数
発生した場合の動作を示すタイムチャート
発生した場合の動作を示すタイムチャート
【図６】本発明が適用されたＡＴＤ回路の第３実施例の
回路図
回路図
【図７】本発明が適用されたＡＴＤ回路の第４実施例の
回路図
回路図
【図８】従来から用いられているＡＴＤ回路の回路図
【図９】従来から用いられている前記ＡＴＤ回路に用い
られる遅延回路の回路図
られる遅延回路の回路図
【図１０】従来から用いられる前記ＡＴＤ回路の動作を
示すタイムチャート
示すタイムチャート
【図１１】従来から用いられる前記ＡＴＤ回路でアドレ
ス変化が短時間に複数発生した場合の動作を示すタイム
チャート
ス変化が短時間に複数発生した場合の動作を示すタイム
チャート
１２…論理状態変化検出回路 １４…遅延回路（本発明が適用された構成要素のもの） １４a …遅延回路（その他のもの） １６a 、１６b …パルス合成延長ＯＲ論理回路 ２２…ＡＴＤ回路（第１実施例のもの） ２４…多入力ＯＲ論理回路 ２６…アドレス変化ＯＲ論理回路 ２８…ＥＯＲ論理回路 ３２…インバータゲート Ａi 、Ａ０〜Ａn …アドレス線 Ｐ０〜Ｐm 、Ｐ、Ｐx …パルス信号 ta…パルス時間幅 tb…遅延回路での遅延時間 t1 、 t2 …時刻
Claims (3)
- 【請求項１】アドレス線の論理状態の変化を検出するこ
とで、アドレス変化の有無を検出するようにしたアドレ
ス変化検出回路において、 少なくとも１本のアドレス線を入力し、アドレス線の論
理状態変化時に、パルス時間幅taのパルス信号Ｐ０を出
力する論理状態変化検出部と、 前記パルス信号Ｐ０を時間tb（tb＜ta）だけ遅延させた
パルス信号Ｐ１を出力する遅延回路と、 前記パルス信号Ｐ０と前記パルス信号Ｐ１との論理和に
より生成されるパルス信号Ｐを出力するパルス合成延長
ＯＲ論理回路とを備えたことを特徴とするアドレス変化
検出回路。 - 【請求項２】請求項１において、 前記論理状態変化検出部の出力を入力とする、合計m 個
の直列接続された遅延回路を有し、 前記パルス合成延長ＯＲ論理回路が、直列接続されるこ
れら遅延回路の、入力及び各接続点及び出力から得られ
る合計（m ＋１）個のパルス信号Ｐ０〜Ｐm の論理和を
演算するものであることを特徴とするアドレス変化検出
回路。 - 【請求項３】請求項１において、前記論理状態変化検出
部が、 １本のアドレス線を入力し、そのアドレス線の論理状態
変化時に、パルス時間幅taのパルス信号Ｐxiを出力する
論理状態変化検出回路を、当該論理状態変化検出部に入
力するアドレス線の本数n 本だけ、合計n 個備え、 又、前記論理状態変化検出回路それぞれが出力する前記
パルス信号Ｐx ０〜Ｐxi〜Ｐx （n −１）を入力し、合
計n 本のこれらパルス信号Ｐx ０〜Ｐx （n −１）の論
理和により生成される前記パルス信号Ｐ０を出力するア
ドレス変化ＯＲ論理回路を有していることを特徴とする
アドレス変化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239520A JPH0793975A (ja) | 1993-09-27 | 1993-09-27 | アドレス変化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239520A JPH0793975A (ja) | 1993-09-27 | 1993-09-27 | アドレス変化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793975A true JPH0793975A (ja) | 1995-04-07 |
Family
ID=17046026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239520A Pending JPH0793975A (ja) | 1993-09-27 | 1993-09-27 | アドレス変化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
-
1993
- 1993-09-27 JP JP5239520A patent/JPH0793975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
| US9287854B2 (en) | 2011-12-01 | 2016-03-15 | International Business Machines Corporation | Pulse stretching circuit and method |
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