JPH0793442A - 信号統合回路 - Google Patents
信号統合回路Info
- Publication number
- JPH0793442A JPH0793442A JP25636793A JP25636793A JPH0793442A JP H0793442 A JPH0793442 A JP H0793442A JP 25636793 A JP25636793 A JP 25636793A JP 25636793 A JP25636793 A JP 25636793A JP H0793442 A JPH0793442 A JP H0793442A
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- JP
- Japan
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- resistors
- circuit
- voltage
- input
- capacitor
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- Pending
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Abstract
(57)【要約】
【目的】 素子数の少ない簡単な構成でデータの演算を
することができる信号統合回路を提供することを目的と
する。 【構成】 ３つの抵抗Ｒ1、Ｒ2、Ｒ3を並列に配列し、
これらの抵抗のそれぞれの一端側を互いに接続してキャ
パシターＣに接続すると共に、他端側から加算すべき値
に相当する３種の電圧Ｖ1、Ｖ2、Ｖ3を印加し、キャパ
シターＣの出力電圧Ｖ0を演算結果とすることを特徴と
する。
することができる信号統合回路を提供することを目的と
する。 【構成】 ３つの抵抗Ｒ1、Ｒ2、Ｒ3を並列に配列し、
これらの抵抗のそれぞれの一端側を互いに接続してキャ
パシターＣに接続すると共に、他端側から加算すべき値
に相当する３種の電圧Ｖ1、Ｖ2、Ｖ3を印加し、キャパ
シターＣの出力電圧Ｖ0を演算結果とすることを特徴と
する。
Description
【０００１】
【産業上の利用分野】この発明は、複数の入力信号に所
定の重み付けをして統合し、単一の信号として出力する
信号統合回路に関する。
定の重み付けをして統合し、単一の信号として出力する
信号統合回路に関する。
【０００２】
【従来の技術】複数のデータの加算のような演算は、従
来は一般にディジタル回路で実現されるが、この場合に
はＡ／Ｄ、Ｄ／Ａ変換回路やシフトレジスタ等の素子が
必要となり、回路規模が大きく、かつ配線等が複雑にな
るという問題がある。
来は一般にディジタル回路で実現されるが、この場合に
はＡ／Ｄ、Ｄ／Ａ変換回路やシフトレジスタ等の素子が
必要となり、回路規模が大きく、かつ配線等が複雑にな
るという問題がある。
【０００３】
【発明が解決しようとする課題】この発明は、上述した
従来の問題点を解消すべく創案されたもので、素子数の
少ない簡単な構成でデータの演算をすることができる信
号統合回路を提供することを目的とする。
従来の問題点を解消すべく創案されたもので、素子数の
少ない簡単な構成でデータの演算をすることができる信
号統合回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明にかかる信号統
合回路は、上記の目的を達成させるため、複数の抵抗を
並列に配列し、これらの抵抗のそれぞれの一端側を互い
に接続してインピーダンスの高い電流電圧変換素子に接
続すると共に、他端側から加算すべき値に相当する複数
の電圧を印加し、電流電圧変換素子の出力電圧を演算結
果とすることを特徴とする。
合回路は、上記の目的を達成させるため、複数の抵抗を
並列に配列し、これらの抵抗のそれぞれの一端側を互い
に接続してインピーダンスの高い電流電圧変換素子に接
続すると共に、他端側から加算すべき値に相当する複数
の電圧を印加し、電流電圧変換素子の出力電圧を演算結
果とすることを特徴とする。
【０００５】
【実施例】以下、この発明にかかる信号統合回路の実施
例を説明する。図１は、この発明を加算回路として構成
した実施例を示す回路図である。この加算回路は、並列
に配置された３つの抵抗Ｒ1、Ｒ2、Ｒ3の一端を互いに
接続し、その接続側にキャパシターＣを接続して構成さ
れている。
例を説明する。図１は、この発明を加算回路として構成
した実施例を示す回路図である。この加算回路は、並列
に配置された３つの抵抗Ｒ1、Ｒ2、Ｒ3の一端を互いに
接続し、その接続側にキャパシターＣを接続して構成さ
れている。
【０００６】各抵抗への入力電圧をそれぞれＶ1、Ｖ2、
Ｖ3、抵抗値をＲ1、Ｒ2、Ｒ3とすると、その加算結果で
ある出力側の電圧Ｖ0は以下の(1)式で表される。 Ｖ0＝(Ｖ1/Ｒ1 ＋ Ｖ2/Ｒ2 ＋ Ｖ3/Ｒ3)／(１/Ｒ1 ＋ １/Ｒ2 ＋ １/ Ｒ3)…(1)
Ｖ3、抵抗値をＲ1、Ｒ2、Ｒ3とすると、その加算結果で
ある出力側の電圧Ｖ0は以下の(1)式で表される。 Ｖ0＝(Ｖ1/Ｒ1 ＋ Ｖ2/Ｒ2 ＋ Ｖ3/Ｒ3)／(１/Ｒ1 ＋ １/Ｒ2 ＋ １/ Ｒ3)…(1)
【０００７】各抵抗の抵抗値は、入力に対する係数、す
なわち重みつけとして規定される。図１の回路は、ニュ
ーロコンピュータの基本素子であるニューロンの信号入
力部として考えることができる。各抵抗の入力端をシナ
プス結合としてみると、各抵抗の抵抗値はシナプス結合
の結合荷重の逆数となる。上記の加算回路に、出力電圧
Ｖ0を所定の閾値と比較して閾値を越えた場合には１、
下回る場合には０の信号を出力する回路を組み合せるこ
とにより、ニューロンを構成することができる。
なわち重みつけとして規定される。図１の回路は、ニュ
ーロコンピュータの基本素子であるニューロンの信号入
力部として考えることができる。各抵抗の入力端をシナ
プス結合としてみると、各抵抗の抵抗値はシナプス結合
の結合荷重の逆数となる。上記の加算回路に、出力電圧
Ｖ0を所定の閾値と比較して閾値を越えた場合には１、
下回る場合には０の信号を出力する回路を組み合せるこ
とにより、ニューロンを構成することができる。
【０００８】なお、(1)式は、抵抗結線の出力へ流れる
電流が０の場合にのみ成り立つ。したがって、図１のよ
うに出力側に設けたキャパシターＣの充電が終了した時
点から出力電圧Ｖ0は(1)式の値となる。キャパシターＣ
を設けないと、常に電流が流れ続けるため消費電力が大
きくなる。入力に対する荷重は抵抗値の比によって決ま
るため、抵抗値を大きくすることにより荷重比率を変え
ずに消費電力を抑えることはできるが、その場合にも微
小な電流は流れ続ける。
電流が０の場合にのみ成り立つ。したがって、図１のよ
うに出力側に設けたキャパシターＣの充電が終了した時
点から出力電圧Ｖ0は(1)式の値となる。キャパシターＣ
を設けないと、常に電流が流れ続けるため消費電力が大
きくなる。入力に対する荷重は抵抗値の比によって決ま
るため、抵抗値を大きくすることにより荷重比率を変え
ずに消費電力を抑えることはできるが、その場合にも微
小な電流は流れ続ける。
【０００９】図２は、図１で示した回路のキャパシター
Ｃに代えて、ｎＭＯＳ型トランジスタＴr1、ｐＭＯＳ型
トランジスタＴr2から構成されるソースフォロワを接続
した信号統合回路の実施例を示す。
Ｃに代えて、ｎＭＯＳ型トランジスタＴr1、ｐＭＯＳ型
トランジスタＴr2から構成されるソースフォロワを接続
した信号統合回路の実施例を示す。
【００１０】図１の構成では、ＬＳＩを構成する素子と
してみた場合、論理処理のドライブ効率はさほど高くな
い。また、ニューロンの特徴である非線型要素も持たな
い。図２のようにトランジスタを用いたインバータを接
続することにより、ドライブ効率を向上させると共に、
出力に非線型性を持たせることができる。
してみた場合、論理処理のドライブ効率はさほど高くな
い。また、ニューロンの特徴である非線型要素も持たな
い。図２のようにトランジスタを用いたインバータを接
続することにより、ドライブ効率を向上させると共に、
出力に非線型性を持たせることができる。
【００１１】図２の回路において、ｎＭＯＳ型トランジ
スタＴr1のドレインには基準電圧Ｖddが印加され、その
ソースはｐＭＯＳ型トランジスタＴr2のドレインに接続
されている。両トランジスタのゲートは、互いに接続さ
れて抵抗の接続点に接続されており、ｐＭＯＳ型トラン
ジスタＴr2のソースは接地電圧Ｖssに保たれている。
スタＴr1のドレインには基準電圧Ｖddが印加され、その
ソースはｐＭＯＳ型トランジスタＴr2のドレインに接続
されている。両トランジスタのゲートは、互いに接続さ
れて抵抗の接続点に接続されており、ｐＭＯＳ型トラン
ジスタＴr2のソースは接地電圧Ｖssに保たれている。
【００１２】図３は、それぞれ３つの入力端子を持つ入
力群を２つに分離し、１つの群の入力と他の群の入力と
の符号を逆転させて演算する信号統合回路の実施例を示
す。
力群を２つに分離し、１つの群の入力と他の群の入力と
の符号を逆転させて演算する信号統合回路の実施例を示
す。
【００１３】並列に接続された抵抗Ｒ1、Ｒ2、Ｒ3の接
続点の電圧は、第１の反転増幅回路ＡＭＰ1に入力さ
れ、その出力はキャパシター２を介して第２の反転増幅
回路ＡＭＰ2に入力されている。一方、抵抗Ｒ4、Ｒ5、
Ｒ6の接続点の電圧は、第２の反転増幅回路ＡＭＰ2に入
力されている。
続点の電圧は、第１の反転増幅回路ＡＭＰ1に入力さ
れ、その出力はキャパシター２を介して第２の反転増幅
回路ＡＭＰ2に入力されている。一方、抵抗Ｒ4、Ｒ5、
Ｒ6の接続点の電圧は、第２の反転増幅回路ＡＭＰ2に入
力されている。
【００１４】第１の反転増幅回路ＡＭＰ1は、６個のＭ
ＯＳトランジスタＴr1、Ｔr2、Ｔr3、Ｔr4、Ｔr5、Ｔr6
とキャパシターＣ1とから構成され、図２と同様の２つ
のＭＯＳトランジスタから構成されるインバータが３段
直列に接続されると共に、３段目のインバータの出力が
キャパシターＣ1を介して１段目の入力側にフィードバ
ックされている。フィードバック系は、加算増幅効果の
ために設けられている。第２の反転増幅回路ＡＭＰ2
も、同様にして６個のＭＯＳトランジスタＴr7、Ｔr8、
Ｔr9、Ｔr10、Ｔr11、Ｔr12とキャパシターＣ2とから構
成される。
ＯＳトランジスタＴr1、Ｔr2、Ｔr3、Ｔr4、Ｔr5、Ｔr6
とキャパシターＣ1とから構成され、図２と同様の２つ
のＭＯＳトランジスタから構成されるインバータが３段
直列に接続されると共に、３段目のインバータの出力が
キャパシターＣ1を介して１段目の入力側にフィードバ
ックされている。フィードバック系は、加算増幅効果の
ために設けられている。第２の反転増幅回路ＡＭＰ2
も、同様にして６個のＭＯＳトランジスタＴr7、Ｔr8、
Ｔr9、Ｔr10、Ｔr11、Ｔr12とキャパシターＣ2とから構
成される。
【００１５】インバータは、奇数個設けることにより信
号を反転させればよいが、１段より複数段設けた方がリ
ニアリティを確保でき、増幅率も高くなる。
号を反転させればよいが、１段より複数段設けた方がリ
ニアリティを確保でき、増幅率も高くなる。
【００１６】上記の構成によれば、入力電圧Ｖ1、Ｖ2、
Ｖ3は６段のインバータを介して非反転出力となり、入
力電圧Ｖ4、Ｖ5、Ｖ6は３段のインバータを介して反転
出力となるため、結果として入力電圧Ｖ1、Ｖ2、Ｖ3に
所定の重み付けをして加算した結果から、入力電圧Ｖ
4、Ｖ5、Ｖ6に所定の重み付けをして加算した結果を差
し引いた結果が出力電圧Ｖ0として得られる。
Ｖ3は６段のインバータを介して非反転出力となり、入
力電圧Ｖ4、Ｖ5、Ｖ6は３段のインバータを介して反転
出力となるため、結果として入力電圧Ｖ1、Ｖ2、Ｖ3に
所定の重み付けをして加算した結果から、入力電圧Ｖ
4、Ｖ5、Ｖ6に所定の重み付けをして加算した結果を差
し引いた結果が出力電圧Ｖ0として得られる。
【００１７】生物ニューロンのモデルには、興奮型のシ
ナプス結合と抑制型のシナプス結合とがある。図２の例
では、全ての入力が加算されるため、興奮型のシナプス
結合と捉えることができる。図３の例では、入力電圧Ｖ
1、Ｖ2、Ｖ3を興奮型、入力電圧Ｖ4、Ｖ5、Ｖ6を抑制型
と捉えることができる。
ナプス結合と抑制型のシナプス結合とがある。図２の例
では、全ての入力が加算されるため、興奮型のシナプス
結合と捉えることができる。図３の例では、入力電圧Ｖ
1、Ｖ2、Ｖ3を興奮型、入力電圧Ｖ4、Ｖ5、Ｖ6を抑制型
と捉えることができる。
【００１８】以上説明した３つの実施例では、結合荷重
の逆数に当たる抵抗値を固定した例についてのみ述べた
が、これを可変抵抗として結合荷重を変更できるように
してもよい。
の逆数に当たる抵抗値を固定した例についてのみ述べた
が、これを可変抵抗として結合荷重を変更できるように
してもよい。
【００１９】なお、加算回路は、並列に配列した複数の
キャパシターの一端を互いに接続しても構成できるが、
ＬＳＩ上での構成の容易さから考えると、抵抗により構
成した方が自由度が高い。
キャパシターの一端を互いに接続しても構成できるが、
ＬＳＩ上での構成の容易さから考えると、抵抗により構
成した方が自由度が高い。
【００２０】キャパシターは、シリコン基板上に酸化シ
リコンの層を形成して構成され、その面積が容量を決定
する要因となる。ただし、現在のＬＳＩ技術では、一般
的には容量を変える場合に面積を連続的に変化させるの
ではなく、約１μm平方のパターンで数ｐＦの容量のキ
ャパシターを単位として、この単位パターンを複数形成
して接続する手法が採られている。このため、容量を段
階的にしか変えることができず、例えば単位パターンの
容量が１ｐＦであるとすると、１．５ｐＦ、２．５ｐＦ
のような中間値を持つキャパシターを形成し難い。
リコンの層を形成して構成され、その面積が容量を決定
する要因となる。ただし、現在のＬＳＩ技術では、一般
的には容量を変える場合に面積を連続的に変化させるの
ではなく、約１μm平方のパターンで数ｐＦの容量のキ
ャパシターを単位として、この単位パターンを複数形成
して接続する手法が採られている。このため、容量を段
階的にしか変えることができず、例えば単位パターンの
容量が１ｐＦであるとすると、１．５ｐＦ、２．５ｐＦ
のような中間値を持つキャパシターを形成し難い。
【００２１】これに対して、固定抵抗をＬＳＩ上に形成
する場合には、抵抗値に応じた長さの蛇行パターンを形
成するのみであるため、設定する抵抗値を連続的に変化
させることが比較的容易である。シナプスの結合荷重
は、柔軟に設定できる方が望ましいため、この点からは
抵抗を用いた加算回路の方がキャパシターを用いた加算
回路よりも有利である。
する場合には、抵抗値に応じた長さの蛇行パターンを形
成するのみであるため、設定する抵抗値を連続的に変化
させることが比較的容易である。シナプスの結合荷重
は、柔軟に設定できる方が望ましいため、この点からは
抵抗を用いた加算回路の方がキャパシターを用いた加算
回路よりも有利である。
【００２２】
【発明の効果】以上説明したように、この発明によれば
抵抗を並列に接続して電流電圧変換素子に接続するとい
う簡単な構成で複数の入力信号を統合することができ
る。また、電流電圧変換素子としてＭＯＳトランジスタ
から構成されるソースフォロワを用いた場合には、出力
を非線型にすると共に、ドライブ効率を良好にすること
ができる。
抵抗を並列に接続して電流電圧変換素子に接続するとい
う簡単な構成で複数の入力信号を統合することができ
る。また、電流電圧変換素子としてＭＯＳトランジスタ
から構成されるソースフォロワを用いた場合には、出力
を非線型にすると共に、ドライブ効率を良好にすること
ができる。
【図１】この発明の実施例１にかかる加算回路を示す回
路図である。
路図である。
【図２】この発明の実施例２にかかる信号統合回路を示
す回路図である。
す回路図である。
【図３】この発明の実施例３にかかる信号統合回路を示
す回路図である。
す回路図である。
Ｒ1〜Ｒ6 抵抗 Ｖ1〜Ｖ6 入力電圧 Ｔr1〜Ｔr12 ＭＯＳ
フロントページの続き (72)発明者 大澤 庶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (3)
- 【請求項１】 複数の抵抗を並列に配列し、該抵抗のそ
れぞれの一端側を互いに接続してインピーダンスの高い
電流電圧変換素子に接続すると共に、他端側から加算す
べき値に相当する複数の電圧を印加し、前記電流電圧変
換素子の出力電圧を演算結果とすることを特徴とする信
号統合回路。 - 【請求項２】 前記電流電圧変換素子がキャパシターで
あることを特徴とする請求項１に記載の信号統合回路。 - 【請求項３】 前記電流電圧変換素子がＭＯＳトランジ
スタから構成されるソースフォロワであることを特徴と
する請求項１に記載の信号統合回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25636793A JPH0793442A (ja) | 1993-09-20 | 1993-09-20 | 信号統合回路 |
| US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
| CN94115394A CN1117172A (zh) | 1993-06-17 | 1994-09-16 | 计算电路 |
| US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
| US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25636793A JPH0793442A (ja) | 1993-09-20 | 1993-09-20 | 信号統合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793442A true JPH0793442A (ja) | 1995-04-07 |
Family
ID=17291706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25636793A Pending JPH0793442A (ja) | 1993-04-01 | 1993-09-20 | 信号統合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793442A (ja) |
-
1993
- 1993-09-20 JP JP25636793A patent/JPH0793442A/ja active Pending
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