JPH076192A - 信号統合回路 - Google Patents
信号統合回路Info
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- JPH076192A JPH076192A JP5172552A JP17255293A JPH076192A JP H076192 A JPH076192 A JP H076192A JP 5172552 A JP5172552 A JP 5172552A JP 17255293 A JP17255293 A JP 17255293A JP H076192 A JPH076192 A JP H076192A
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- transistor
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Abstract
(57)【要約】
【目的】 消費電力が極めて少なく、且つ大規模集積化
が可能なニューロンの電子工学的モデルを実現する。 【構成】 入力信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-
3), ・・はコンデンサＣ1n, Ｃ1(n-1), Ｃ1(n-2), Ｃ1
(n-3), ・・を介してエンハスメント型ｐＭＯＳトラン
ジスタＴ１のゲート端子に印加する。入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2),Ｖ2(m-3), ・・はコンデンサＣ2m,
Ｃ2(m-1), Ｃ2(m-2), Ｃ2(m-3), ・・を介してエンハス
メント型ｎＭＯＳトランジスタＴ２のゲート端子に印加
する。出力電圧は、トランジスタＴ１のソース端子及び
トランジスタＴ２のドレイン端子から出力する。
が可能なニューロンの電子工学的モデルを実現する。 【構成】 入力信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-
3), ・・はコンデンサＣ1n, Ｃ1(n-1), Ｃ1(n-2), Ｃ1
(n-3), ・・を介してエンハスメント型ｐＭＯＳトラン
ジスタＴ１のゲート端子に印加する。入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2),Ｖ2(m-3), ・・はコンデンサＣ2m,
Ｃ2(m-1), Ｃ2(m-2), Ｃ2(m-3), ・・を介してエンハス
メント型ｎＭＯＳトランジスタＴ２のゲート端子に印加
する。出力電圧は、トランジスタＴ１のソース端子及び
トランジスタＴ２のドレイン端子から出力する。
Description
【０００１】
【産業上の利用分野】本発明は、学習・自己組織化能力
を持ち、並列分散処理を高速に行うことができるニュー
ラルコンピュータの基本素子であるニューロンの電子回
路モデルに関する。
を持ち、並列分散処理を高速に行うことができるニュー
ラルコンピュータの基本素子であるニューロンの電子回
路モデルに関する。
【０００２】
【従来の技術】現在広く一般に使用されているコンピュ
ータは、ノイマン型コンピュータと呼ばれ、一定のプロ
グラムに従って逐次処理を行うコンピュータである。し
かし、この様なノイマン型コンピュータでは１つのＣＰ
Ｕが一つ一つのコマンドをデコードして処理を行うた
め、その処理速度には自ずと限界がある。そこで、複数
の処理を同時平行処理できると共に、自己学習能力を持
つ並列処理能力に優れた脳の機能を模倣したニューラル
コンピュータに大きな期待が寄せられている。
ータは、ノイマン型コンピュータと呼ばれ、一定のプロ
グラムに従って逐次処理を行うコンピュータである。し
かし、この様なノイマン型コンピュータでは１つのＣＰ
Ｕが一つ一つのコマンドをデコードして処理を行うた
め、その処理速度には自ずと限界がある。そこで、複数
の処理を同時平行処理できると共に、自己学習能力を持
つ並列処理能力に優れた脳の機能を模倣したニューラル
コンピュータに大きな期待が寄せられている。
【０００３】この様なニューラルコンピュータを実現す
るためには、脳の基本構成素子である神経細胞（ニュー
ロン）を電子工学的に実現した素子が必要になる。この
様なニューロンをネットワークしたアナログ電子回路モ
デルを図４に示す。この図に示す様に、ニューロンの中
心となる細胞体はオペアンプ１０、１１、１２で表さ
れ、ニューロンから次のニューロンに伝達される活動電
位の能動伝送路である軸索は、オペアンプ１０、１１、
１２の出力段から他のオペアンプの入力に接続される信
号線１５、１６で表される。また、軸索と細胞体の活動
電位入力端とを繋ぐシナプスは抵抗器１８で表される。
るためには、脳の基本構成素子である神経細胞（ニュー
ロン）を電子工学的に実現した素子が必要になる。この
様なニューロンをネットワークしたアナログ電子回路モ
デルを図４に示す。この図に示す様に、ニューロンの中
心となる細胞体はオペアンプ１０、１１、１２で表さ
れ、ニューロンから次のニューロンに伝達される活動電
位の能動伝送路である軸索は、オペアンプ１０、１１、
１２の出力段から他のオペアンプの入力に接続される信
号線１５、１６で表される。また、軸索と細胞体の活動
電位入力端とを繋ぐシナプスは抵抗器１８で表される。
【０００４】この様に従来では、複数のニューロンから
構成されるニューラルネットワークを電子回路で構成し
た場合、複数のオペアンプと複数の抵抗とを電気信号線
で結線した回路が一般的である。
構成されるニューラルネットワークを電子回路で構成し
た場合、複数のオペアンプと複数の抵抗とを電気信号線
で結線した回路が一般的である。
【０００５】
【発明が解決しようとする課題】しかし、この様なオペ
アンプと抵抗を用いた電子回路では、より高速に各オペ
アンプを駆動させた場合、各オペアンプと抵抗とで消費
される電力が著しく増大し、低消費電力回路を期待でき
ない。しかも、増大する電力消費により発生する熱を効
率良く放熱しなければ、熱破壊を招くため、高度な集積
化は望めない。この結果、脳の機能を実現すべく大量の
ニューロンによってネットワークを構成した場合、電力
供給の点、又は回路規模の点からも極めて困難な問題が
内在する。
アンプと抵抗を用いた電子回路では、より高速に各オペ
アンプを駆動させた場合、各オペアンプと抵抗とで消費
される電力が著しく増大し、低消費電力回路を期待でき
ない。しかも、増大する電力消費により発生する熱を効
率良く放熱しなければ、熱破壊を招くため、高度な集積
化は望めない。この結果、脳の機能を実現すべく大量の
ニューロンによってネットワークを構成した場合、電力
供給の点、又は回路規模の点からも極めて困難な問題が
内在する。
【０００６】本発明は、以上の点に鑑み、より高速な演
算処理ができると共に、消費電力が極めて少なく、且つ
大規模集積化が可能なニューラルネットワークを構成で
きる信号統合回路を提供するものである。
算処理ができると共に、消費電力が極めて少なく、且つ
大規模集積化が可能なニューラルネットワークを構成で
きる信号統合回路を提供するものである。
【０００７】
【課題を解決するための手段】本発明に係る信号統合回
路は、複数の第１入力電圧がそれぞれ第１容量結合素子
を介してゲート端子に印加され、しかもドレイン端子に
ドレイン電圧が印加されるｐチャネル第１ＭＯＳトラン
ジスタと、複数の第２入力電圧がそれぞれ第２容量結合
素子を介してゲート端子に印加されると共に、ソース端
子にソース電圧が印加されるｎチャネル第２ＭＯＳトラ
ンジスタとを備え、前記第１ＭＯＳトランジスタのソー
ス端子が前記第２ＭＯＳトランジスタのドレイン端子に
接続され、前記第１ＭＯＳトランジスタと第２ＭＯＳト
ランジスタの各キャリアが逆極性であることを特徴とす
る。
路は、複数の第１入力電圧がそれぞれ第１容量結合素子
を介してゲート端子に印加され、しかもドレイン端子に
ドレイン電圧が印加されるｐチャネル第１ＭＯＳトラン
ジスタと、複数の第２入力電圧がそれぞれ第２容量結合
素子を介してゲート端子に印加されると共に、ソース端
子にソース電圧が印加されるｎチャネル第２ＭＯＳトラ
ンジスタとを備え、前記第１ＭＯＳトランジスタのソー
ス端子が前記第２ＭＯＳトランジスタのドレイン端子に
接続され、前記第１ＭＯＳトランジスタと第２ＭＯＳト
ランジスタの各キャリアが逆極性であることを特徴とす
る。
【０００８】
【作用】第１ＭＯＳトランジスタのゲート端子に印加さ
れる第１入力電圧と、第２ＭＯＳトランジスタのゲート
端子に印加される第２入力電圧とは、それぞれ第１容量
結合素子、第２容量結合素子、すなわちコンデンサを介
して接続されているので、入力抵抗が極めて高い。ま
た、第１入力電圧が増大すれば、第１ＭＯＳトランジス
タを流れるドレイン電流が増大し、第１ＭＯＳトランジ
スタのソース端子及び第２ＭＯＳトランジスタのドレイ
ン端子から出力される電圧が上昇する。しかし、第２入
力電圧が増大すれば、第２ＭＯＳトランジスタを流れる
ドレイン電流が増大するので出力電圧は低下する。
れる第１入力電圧と、第２ＭＯＳトランジスタのゲート
端子に印加される第２入力電圧とは、それぞれ第１容量
結合素子、第２容量結合素子、すなわちコンデンサを介
して接続されているので、入力抵抗が極めて高い。ま
た、第１入力電圧が増大すれば、第１ＭＯＳトランジス
タを流れるドレイン電流が増大し、第１ＭＯＳトランジ
スタのソース端子及び第２ＭＯＳトランジスタのドレイ
ン端子から出力される電圧が上昇する。しかし、第２入
力電圧が増大すれば、第２ＭＯＳトランジスタを流れる
ドレイン電流が増大するので出力電圧は低下する。
【０００９】これにより、第１入力電圧をニューロンへ
の興奮性入力と、第２入力電圧をニューロンの抑制性入
力とすることができる。
の興奮性入力と、第２入力電圧をニューロンの抑制性入
力とすることができる。
【００１０】
【実施例】ニューロン間の相互作用を決定するシナプス
結合には、興奮性と抑制性の二つがある。つまり一つの
ニューロンに興奮性のシナプスを介して入力があったと
き、そのニューロンの出力が「１」となり、抑制性のシ
ナプスを介した入力がそのニューロンにあったとき、そ
のニューロンの出力が「０」となる。この様な興奮性入
力に対して出力が「１」、抑制性入力に対して出力が
「０」となるニューロンの電子回路モデルを図１に示
す。
結合には、興奮性と抑制性の二つがある。つまり一つの
ニューロンに興奮性のシナプスを介して入力があったと
き、そのニューロンの出力が「１」となり、抑制性のシ
ナプスを介した入力がそのニューロンにあったとき、そ
のニューロンの出力が「０」となる。この様な興奮性入
力に対して出力が「１」、抑制性入力に対して出力が
「０」となるニューロンの電子回路モデルを図１に示
す。
【００１１】この図において、入力信号Ｖ1n，Ｖ1(n-
1), Ｖ1(n-2), Ｖ1(n-3), ・・・・はコンデンサＣ1n,
Ｃ1(n-1), Ｃ1(n-2), Ｃ1(n-3), ・・・・を介してエン
ハンスメント型ｐＭＯＳトランジスタＴ１のゲート端子
に接続されており、入力信号Ｖ2m，Ｖ2(m-1), Ｖ2(m-
2), Ｖ2(m-3), ・・・・はコンデンサＣ2m, Ｃ2(m-1),
Ｃ2(m-2), Ｃ2(m-3), ・・・・を介してエンハンスメン
ト型ｎＭＯＳトランジスタＴ２のゲート端子に接続され
ている。そして、エンハンスメント型ｐＭＯＳトランジ
スタＴ１のドレイン端子は電源Ｖｄに接続されており、
ソース端子はエンハンスメント型ｎＭＯＳトランジスタ
Ｔ２のドレイン端子に接続されている。
1), Ｖ1(n-2), Ｖ1(n-3), ・・・・はコンデンサＣ1n,
Ｃ1(n-1), Ｃ1(n-2), Ｃ1(n-3), ・・・・を介してエン
ハンスメント型ｐＭＯＳトランジスタＴ１のゲート端子
に接続されており、入力信号Ｖ2m，Ｖ2(m-1), Ｖ2(m-
2), Ｖ2(m-3), ・・・・はコンデンサＣ2m, Ｃ2(m-1),
Ｃ2(m-2), Ｃ2(m-3), ・・・・を介してエンハンスメン
ト型ｎＭＯＳトランジスタＴ２のゲート端子に接続され
ている。そして、エンハンスメント型ｐＭＯＳトランジ
スタＴ１のドレイン端子は電源Ｖｄに接続されており、
ソース端子はエンハンスメント型ｎＭＯＳトランジスタ
Ｔ２のドレイン端子に接続されている。
【００１２】エンハンスメント型ｎＭＯＳトランジスタ
Ｔ２のソース端子は電源Ｖｄより低い電圧、例えばグラ
ンド等の電源Ｖssに接続されている。そしてエンハンス
メント型ｐＭＯＳトランジスタＴ１のソース端子から出
力信号が外部へと出力される。
Ｔ２のソース端子は電源Ｖｄより低い電圧、例えばグラ
ンド等の電源Ｖssに接続されている。そしてエンハンス
メント型ｐＭＯＳトランジスタＴ１のソース端子から出
力信号が外部へと出力される。
【００１３】以上の構成においてその動作を説明する。
図1 において、
図1 において、
【数１】 であるとすると、つまり飽和領域でトランジスタＴ１、
Ｔ２が使用されているとすると、トランジスタＴ1 及び
トランジスタＴ２を流れる電流は近似的に次のように表
すことができる。
Ｔ２が使用されているとすると、トランジスタＴ1 及び
トランジスタＴ２を流れる電流は近似的に次のように表
すことができる。
【００１４】トランジスタＴ1 を流れる電流は、
【数２】 トランジスタＴ２を流れる電流は、
【数３】 となる。
【００１５】上記数２、３において各変数は次のように
定義される。
定義される。
【数４】
【００１６】図１において、出力端子からの電流の流入
若しくは流出がないとすると、上記数２と数３とは等し
くなり、
若しくは流出がないとすると、上記数２と数３とは等し
くなり、
【数５】 となる。
【００１７】この数５において、計算の便宜上つぎの様
に定義すると、
に定義すると、
【数６】 これにより、数５は、
【数７】 となる。
【００１８】さらにこの数７において、
【数８】 とおくと、
【数９】
【数１０】 となる。
【００１９】この数１０において、Ｘ＝０であると、
【数１１】 になり、Ｘ→∞に発散すると、
【数１２】 となる。上記数１０をＸに対する出力Ｖout をプロット
すると図２のようになる。
すると図２のようになる。
【００２０】また、参考にためＸの逆数、即ち、
【数１３】 としたときの出力Ｖout を求める式は、
【数１４】 となる。この数１４を、Ｚに対する出力Ｖout をプロッ
トしたグラフを図３に示す。
トしたグラフを図３に示す。
【００２１】これら図２、３に示すように、変数Ｘ又は
変数Ｚがより小さい程、出力Ｖoutの傾斜は大きく、大
きくなる程その傾斜は緩やかになる。このことから、ト
ランジスタＴ１のゲート電圧Ｖg1とトランジスタＴ２の
ゲート電圧Ｖg2の比、すなわち入力信号Ｖ1n，Ｖ1(n-
1), Ｖ1(n-2), Ｖ1(n-3), ・・の和と入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・の和の比が小さい
程、その出力Ｖout に与える影響が大きく、比が大きく
なるほどその出力Ｖout に与える影響が小さくなる。
変数Ｚがより小さい程、出力Ｖoutの傾斜は大きく、大
きくなる程その傾斜は緩やかになる。このことから、ト
ランジスタＴ１のゲート電圧Ｖg1とトランジスタＴ２の
ゲート電圧Ｖg2の比、すなわち入力信号Ｖ1n，Ｖ1(n-
1), Ｖ1(n-2), Ｖ1(n-3), ・・の和と入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・の和の比が小さい
程、その出力Ｖout に与える影響が大きく、比が大きく
なるほどその出力Ｖout に与える影響が小さくなる。
【００２２】また、数１０をＶ1 で偏微分すると、
【数１５】 となり、
【００２３】数１０をＶ2 で偏微分すると、
【数１６】 となる。
【００２４】これら数１５、１６から判るように、トラ
ンジスタＴ２のゲート電圧Ｖg2である入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・の和が一定の場
合に、トランジスタＴ１のゲート電圧Ｖg1である、入力
信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-3), ・・・・の
和が増大すると、出力Ｖout は増加し、しかも入力信号
Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-3), ・・・・の和の
増大に拘らず、出力Ｖout は数１１で表す値に収束す
る。
ンジスタＴ２のゲート電圧Ｖg2である入力信号Ｖ2m，Ｖ
2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・の和が一定の場
合に、トランジスタＴ１のゲート電圧Ｖg1である、入力
信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-3), ・・・・の
和が増大すると、出力Ｖout は増加し、しかも入力信号
Ｖ1n，Ｖ1(n-1), Ｖ1(n-2), Ｖ1(n-3), ・・・・の和の
増大に拘らず、出力Ｖout は数１１で表す値に収束す
る。
【００２５】同じように、入力信号Ｖ1n，Ｖ1(n-1), Ｖ
1(n-2), Ｖ1(n-3), ・・・・の和が一定の場合に、入力
信号Ｖ2m，Ｖ2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・の
和が増大すると、出力Ｖout は減少し、数１２の値に収
束する。ただし、出力Ｖoutは電源Ｖｄ以上又は電源Ｖs
s以下にはならない。従って、実際には、通常の出力Ｖo
ut が電源電圧Ｖｄに近づくとその出力の増加は鈍る。
逆に、出力Ｖout が電源Ｖssに近くなると、その減少の
度合いが小さくなる。
1(n-2), Ｖ1(n-3), ・・・・の和が一定の場合に、入力
信号Ｖ2m，Ｖ2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・の
和が増大すると、出力Ｖout は減少し、数１２の値に収
束する。ただし、出力Ｖoutは電源Ｖｄ以上又は電源Ｖs
s以下にはならない。従って、実際には、通常の出力Ｖo
ut が電源電圧Ｖｄに近づくとその出力の増加は鈍る。
逆に、出力Ｖout が電源Ｖssに近くなると、その減少の
度合いが小さくなる。
【００２６】また、トランジスタＴ２のゲート電圧Ｖg2
が一定ならば、トランジスタＴ1 のゲート電圧Ｖg1の増
大に伴って徐々に増加する非線形特性を図１の回路は持
つ。このように、入力信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2),
Ｖ1(n-3), ・・・・は、ニューロンにおける興奮性シナ
プスを介して細胞体に入力される信号と、入力信号Ｖ2
m，Ｖ2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・は抑制性
シナプスを介して細胞体に入力される信号とすることが
でき、極めて簡単な回路構成で、ニューロンをモデリン
グすることができる。
が一定ならば、トランジスタＴ1 のゲート電圧Ｖg1の増
大に伴って徐々に増加する非線形特性を図１の回路は持
つ。このように、入力信号Ｖ1n，Ｖ1(n-1), Ｖ1(n-2),
Ｖ1(n-3), ・・・・は、ニューロンにおける興奮性シナ
プスを介して細胞体に入力される信号と、入力信号Ｖ2
m，Ｖ2(m-1), Ｖ2(m-2), Ｖ2(m-3), ・・・・は抑制性
シナプスを介して細胞体に入力される信号とすることが
でき、極めて簡単な回路構成で、ニューロンをモデリン
グすることができる。
【００２７】また、各入力信号Ｖ1n，Ｖ2mに対する出力
Ｖout の変化の割りあい、即ちニューロンにおける発火
のしやすさ又はしにくさを調整するには、コンデンサＣ
1n,Ｃ2mの各値を調整すればよい。コンデンサを集積回
路内に設けることは、二酸化シリコンを金属配線とエミ
ッタ拡散層でサンドイッチすることで容易に形成するこ
とができる。加えて、コンデンサを介してＭＯＳトラン
ジスタのゲート端子に入力を印加するので、入力抵抗を
極めて高くすることができ、消費電力を極めて少なくす
ることができる。従って、本実施例によれば、大規模な
ニューラルネットワークを構成する場合、各ニューロン
を極めて簡単な素子で構成できると共に、各ニューロン
における消費電力をＭＯＳトランジスタを用いたことに
より極めて小さくすることができるので、ニューロンを
集積化することが可能になり、低消費電力で且つ高速動
作が可能なニューラルネットワークを構成することがで
きる。
Ｖout の変化の割りあい、即ちニューロンにおける発火
のしやすさ又はしにくさを調整するには、コンデンサＣ
1n,Ｃ2mの各値を調整すればよい。コンデンサを集積回
路内に設けることは、二酸化シリコンを金属配線とエミ
ッタ拡散層でサンドイッチすることで容易に形成するこ
とができる。加えて、コンデンサを介してＭＯＳトラン
ジスタのゲート端子に入力を印加するので、入力抵抗を
極めて高くすることができ、消費電力を極めて少なくす
ることができる。従って、本実施例によれば、大規模な
ニューラルネットワークを構成する場合、各ニューロン
を極めて簡単な素子で構成できると共に、各ニューロン
における消費電力をＭＯＳトランジスタを用いたことに
より極めて小さくすることができるので、ニューロンを
集積化することが可能になり、低消費電力で且つ高速動
作が可能なニューラルネットワークを構成することがで
きる。
【００２８】
【発明の効果】以上のように本発明の信号統合回路によ
れば、より高速な演算処理ができると共に、消費電力が
極めて少なく且つ大規模集積化が可能な、ニューラルネ
ットワークを構成するニューロンの電子工学的モデルを
実現できる。
れば、より高速な演算処理ができると共に、消費電力が
極めて少なく且つ大規模集積化が可能な、ニューラルネ
ットワークを構成するニューロンの電子工学的モデルを
実現できる。
【図１】本発明の実施例回路図である。
【図２】図１の回路においてＶ2/Ｖ1 に対する出力Ｖou
t の変化を示す図である。
t の変化を示す図である。
【図３】図１の回路においてＶ1/Ｖ2 に対する出力Ｖou
t の変化を示す図である。
t の変化を示す図である。
【図４】従来例を示す図である。
Ｔ１ エンハンスメント型ｐＭＯＳトランジスタ Ｔ２ エンハンスメント型ｎＭＯＳトランジスタ Ｃ1n、Ｃ2m コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大澤 庶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項１】 複数の第１入力電圧がそれぞれ第１容量
結合素子を介してゲート端子に印加され、しかもドレイ
ン端子にドレイン電圧が印加される第１ＭＯＳトランジ
スタと、複数の第２入力電圧がそれぞれ第２容量結合素
子を介してゲート端子に印加されると共に、ソース端子
にソース電圧が印加される第２ＭＯＳトランジスタとを
備え、前記第１ＭＯＳトランジスタのソース端子が前記
第２ＭＯＳトランジスタのドレイン端子に接続され、前
記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタの
各キャリアが逆極性であることを特徴とする信号統合回
路。 - 【請求項２】 前記第１ＭＯＳトランジスタのキャリア
が正孔であり、前記第２ＭＯＳトランジスタのキャリア
が電子であることを特徴とする請求項１記載の信号統合
回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172552A JPH076192A (ja) | 1993-06-18 | 1993-06-18 | 信号統合回路 |
| US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
| CN94115394A CN1117172A (zh) | 1993-06-17 | 1994-09-16 | 计算电路 |
| US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/472,461 US5600270A (en) | 1993-06-18 | 1995-06-07 | Computational circuit |
| US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
| US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5172552A JPH076192A (ja) | 1993-06-18 | 1993-06-18 | 信号統合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076192A true JPH076192A (ja) | 1995-01-10 |
Family
ID=15943982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5172552A Pending JPH076192A (ja) | 1993-04-01 | 1993-06-18 | 信号統合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076192A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19548529C1 (de) * | 1995-12-22 | 1997-04-03 | Siemens Ag | Verfahren zur Herstellung eines Neuron-MOS-Transistors auf der Basis eines CMOS-Prozesses |
| US9066643B2 (en) | 2006-12-12 | 2015-06-30 | G.B.D. Corp. | Surface cleaning apparatus |
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- 1993-06-18 JP JP5172552A patent/JPH076192A/ja active Pending
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