JPH0786343A - 半導体検査方法および装置 - Google Patents
半導体検査方法および装置Info
- Publication number
- JPH0786343A JPH0786343A JP23066993A JP23066993A JPH0786343A JP H0786343 A JPH0786343 A JP H0786343A JP 23066993 A JP23066993 A JP 23066993A JP 23066993 A JP23066993 A JP 23066993A JP H0786343 A JPH0786343 A JP H0786343A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- probe
- probe pin
- pin
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ウェハ上のペレットの容量検査時の測定誤差
を低減する半導体検査方法および装置を提供する。 【構成】 ステージ４に載置されたウェハ３上のペレッ
ト５に接触させることにより、ペレット５の浮遊容量の
測定を行う測定プローブピン１と、前記測定プローブピ
ン１の隣に設けられ、導体からなる接触部２ａを備えた
ダミープローブピン２と、測定を行っていないプローブ
ピンである測定待機プローブピン２２と、ペレット５の
浮遊容量などの測定値を表示する容量計７ａと、測定プ
ローブピン１または測定待機プローブピン２２の測定経
路を切り換えるスキャナボード１０とから構成され、測
定プローブピン１の両側または測定プローブピン１以外
の全てのプローブピンをグランド６に接続して浮遊容量
の測定を行うものである。
を低減する半導体検査方法および装置を提供する。 【構成】 ステージ４に載置されたウェハ３上のペレッ
ト５に接触させることにより、ペレット５の浮遊容量の
測定を行う測定プローブピン１と、前記測定プローブピ
ン１の隣に設けられ、導体からなる接触部２ａを備えた
ダミープローブピン２と、測定を行っていないプローブ
ピンである測定待機プローブピン２２と、ペレット５の
浮遊容量などの測定値を表示する容量計７ａと、測定プ
ローブピン１または測定待機プローブピン２２の測定経
路を切り換えるスキャナボード１０とから構成され、測
定プローブピン１の両側または測定プローブピン１以外
の全てのプローブピンをグランド６に接続して浮遊容量
の測定を行うものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造技術のウェ
ハ検査工程における半導体ウェハ（以下、単にウェハと
いう）のプローブ検査に関して、特にプローブピンを多
ピン構成化して測定精度を向上させる半導体検査技術に
関するものである。
ハ検査工程における半導体ウェハ（以下、単にウェハと
いう）のプローブ検査に関して、特にプローブピンを多
ピン構成化して測定精度を向上させる半導体検査技術に
関するものである。
【０００２】
【従来の技術】半導体検査装置によるウェハ、特にバリ
キャップダイオードウェハのペレットの容量測定は、単
ピン構成のプローブピンを使い、容量計から前記プロー
ブピンまでの配線による誤差を補正して測定が行われて
いる。
キャップダイオードウェハのペレットの容量測定は、単
ピン構成のプローブピンを使い、容量計から前記プロー
ブピンまでの配線による誤差を補正して測定が行われて
いる。
【０００３】なお、近年では製品検査のスループットを
向上させるため、１枚のペレットの容量測定に関して多
ピン構成のプローブピンを使用し、測定経路を切り換え
ることによって高速測定を実現させている。
向上させるため、１枚のペレットの容量測定に関して多
ピン構成のプローブピンを使用し、測定経路を切り換え
ることによって高速測定を実現させている。
【０００４】ところが、ペレットの高密度実装や高速回
路の実現化から、ペレットサイズの微小化が行われ、ペ
レットの測定ピンの間隔が0.３ｍｍと非常に狭くなった
ことにより、隣接する測定ピンの影響（浮遊容量）が避
けられなくなってきた。
路の実現化から、ペレットサイズの微小化が行われ、ペ
レットの測定ピンの間隔が0.３ｍｍと非常に狭くなった
ことにより、隣接する測定ピンの影響（浮遊容量）が避
けられなくなってきた。
【０００５】ここで、図５は本発明者により検討された
半導体検査装置における多ピンのプローブカード基板の
構造の一例を示す概念図である。
半導体検査装置における多ピンのプローブカード基板の
構造の一例を示す概念図である。
【０００６】図５を用いて、前記半導体検査装置におい
て使用される多ピンのプローブカード基板の構成につい
て説明すると、プローブカード基板の本体であるプロー
ブカード６１と、前記プローブカード６１に設置され、
図示しないウェハ上の各ペレットの電極をテスト回路と
接続する触針であるプローブピン４１〜５６と、前記プ
ローブピン４１〜５６からの信号をプローブカード６１
の外部（スキャナボード）へ伝達する配線６２と、前記
ウェハに前記プローブピン４１〜５６を接触させるため
に設置された測定孔部６３とから構成されるものであ
る。
て使用される多ピンのプローブカード基板の構成につい
て説明すると、プローブカード基板の本体であるプロー
ブカード６１と、前記プローブカード６１に設置され、
図示しないウェハ上の各ペレットの電極をテスト回路と
接続する触針であるプローブピン４１〜５６と、前記プ
ローブピン４１〜５６からの信号をプローブカード６１
の外部（スキャナボード）へ伝達する配線６２と、前記
ウェハに前記プローブピン４１〜５６を接触させるため
に設置された測定孔部６３とから構成されるものであ
る。
【０００７】次に、前記プローブピン４１〜５６の浮遊
容量について説明する。
容量について説明する。
【０００８】まず、プローブピン４１〜５６のそれぞれ
の直径を0.２ｍｍ、隣接するプローブピン４１〜５６の
ピン間距離を0.３ｍｍ、グランドによって覆われていな
い部分の触針の長さを４ｍｍとすると、測定するプロー
ブピンの両側に他のプローブピンが存在する場合（プロ
ーブピン４２〜４７、プローブピン５０〜５５）の浮遊
容量は約0.４６ｐＦと計算され、存在しない場合（プロ
ーブピン４１、４８、４９、５６）の浮遊容量は約0.２
３ｐＦと計算される。この容量の差はグランドで覆われ
ていない部分の触針に隣接するピンの影響である。
の直径を0.２ｍｍ、隣接するプローブピン４１〜５６の
ピン間距離を0.３ｍｍ、グランドによって覆われていな
い部分の触針の長さを４ｍｍとすると、測定するプロー
ブピンの両側に他のプローブピンが存在する場合（プロ
ーブピン４２〜４７、プローブピン５０〜５５）の浮遊
容量は約0.４６ｐＦと計算され、存在しない場合（プロ
ーブピン４１、４８、４９、５６）の浮遊容量は約0.２
３ｐＦと計算される。この容量の差はグランドで覆われ
ていない部分の触針に隣接するピンの影響である。
【０００９】その結果、四隅にあるプローブピン（プロ
ーブピン４１、４８、４９、５６）だけの浮遊容量が小
さくなっていることがわかった。
ーブピン４１、４８、４９、５６）だけの浮遊容量が小
さくなっていることがわかった。
【００１０】
【発明が解決しようとする課題】ところが、前記した技
術においては、前記半導体検査装置のメモリの問題によ
り補正が１つのプローブピンにだけしか行えないことか
ら、外側のプローブピン（プローブピン４１、４８、４
９、５６）と、中側のプローブピン（プローブピン４２
〜４７、プローブピン５０〜５５）とで補正値が異なる
ため、測定した浮遊容量の値に誤差が生じて正しい測定
値が得られないという問題が発生している。
術においては、前記半導体検査装置のメモリの問題によ
り補正が１つのプローブピンにだけしか行えないことか
ら、外側のプローブピン（プローブピン４１、４８、４
９、５６）と、中側のプローブピン（プローブピン４２
〜４７、プローブピン５０〜５５）とで補正値が異なる
ため、測定した浮遊容量の値に誤差が生じて正しい測定
値が得られないという問題が発生している。
【００１１】また、測定を行うプローブピン以外のプロ
ーブピンがオープン状態であり、グランドに接地されて
いないため、測定を行うプローブピンの近辺において不
良ペレットなどが存在すると、その影響を受けて実際の
値よりも測定値が低い値になったり、さらに測定の際に
生じる外部からの磁界、電界の影響を受け正確な測定結
果が得られないという問題がある。
ーブピンがオープン状態であり、グランドに接地されて
いないため、測定を行うプローブピンの近辺において不
良ペレットなどが存在すると、その影響を受けて実際の
値よりも測定値が低い値になったり、さらに測定の際に
生じる外部からの磁界、電界の影響を受け正確な測定結
果が得られないという問題がある。
【００１２】そこで、本発明の目的は、ウェハ上のペレ
ットの容量検査時の測定誤差を低減する半導体検査方法
および装置を提供することにある。
ットの容量検査時の測定誤差を低減する半導体検査方法
および装置を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、本発明による半導体検査装置
は、測定を行うプローブピンの両側にグランドに接続さ
れたプローブピンが設けられるか、または測定を行うプ
ローブピン以外の全てのプローブピンがグランドに接続
されるものである。
は、測定を行うプローブピンの両側にグランドに接続さ
れたプローブピンが設けられるか、または測定を行うプ
ローブピン以外の全てのプローブピンがグランドに接続
されるものである。
【００１６】また、測定を行う最も外側のプローブピン
のさらに外側の位置に、グランドに接続され、かつ接触
部が導体からなるダミープローブピンが設置されるもの
である。
のさらに外側の位置に、グランドに接続され、かつ接触
部が導体からなるダミープローブピンが設置されるもの
である。
【００１７】さらに、前記半導体検査装置に設置される
全てのプローブピンは、該プローブピンの構成部材であ
る接触部がグランドによって囲まれる構造を１つのプロ
ーブピンごとに備えるものである。
全てのプローブピンは、該プローブピンの構成部材であ
る接触部がグランドによって囲まれる構造を１つのプロ
ーブピンごとに備えるものである。
【００１８】
【作用】前記した手段によれば、測定を行うプローブピ
ンの両側にグランドに接続されたプローブピンが設けら
れるか、または測定を行うプローブピン以外の全てのプ
ローブピンがグランドに接続されることによって、測定
を行うプローブピンのグランドで覆われていない部分が
両側からシールドされるため、外部からの影響を受けに
くくすることができ、その結果、外部からの要因による
測定誤差の低減を計ることができる。
ンの両側にグランドに接続されたプローブピンが設けら
れるか、または測定を行うプローブピン以外の全てのプ
ローブピンがグランドに接続されることによって、測定
を行うプローブピンのグランドで覆われていない部分が
両側からシールドされるため、外部からの影響を受けに
くくすることができ、その結果、外部からの要因による
測定誤差の低減を計ることができる。
【００１９】また、測定を行うプローブピンの両側にグ
ランドに接続されたプローブピンが設けられることによ
って、プローブピン間に存在する浮遊容量とプローブピ
ン自体のインダクタンス成分とにより、分布定数回路を
形成することができる。
ランドに接続されたプローブピンが設けられることによ
って、プローブピン間に存在する浮遊容量とプローブピ
ン自体のインダクタンス成分とにより、分布定数回路を
形成することができる。
【００２０】なお、測定を行う最も外側のプローブピン
のさらに外側の位置に、グランドに接続され、かつ接触
部が導体からなるダミープローブピンが設置されること
によって、各プローブピンの浮遊容量を同一にすること
ができる。
のさらに外側の位置に、グランドに接続され、かつ接触
部が導体からなるダミープローブピンが設置されること
によって、各プローブピンの浮遊容量を同一にすること
ができる。
【００２１】したがって、各プローブピンの測定条件を
等しくすることができ、測定誤差の低減を計ることがで
きる。
等しくすることができ、測定誤差の低減を計ることがで
きる。
【００２２】さらに、前記半導体検査装置に設置される
全てのプローブピンを、その接触部がグランドによって
囲まれる構造とすることで、外部からの影響を受けにく
くすることができ、その結果、外部からの要因による測
定誤差の低減を計ることができる。
全てのプローブピンを、その接触部がグランドによって
囲まれる構造とすることで、外部からの影響を受けにく
くすることができ、その結果、外部からの要因による測
定誤差の低減を計ることができる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２４】図１は本発明の一実施例である半導体検査
装置の構造の一例を示す装置概念図であり、図２は本発
明の一実施例である半導体検査装置の構造の一例を示す
構成詳細図であり、さらに図３は本発明の一実施例であ
る半導体検査装置で用いられるプローブカード基板の構
造の一例を示す概念図である。
装置の構造の一例を示す装置概念図であり、図２は本発
明の一実施例である半導体検査装置の構造の一例を示す
構成詳細図であり、さらに図３は本発明の一実施例であ
る半導体検査装置で用いられるプローブカード基板の構
造の一例を示す概念図である。
【００２５】まず、図１および図２を用いて、本実施例
の半導体検査装置の構成について説明すると、ステージ
４に載置されたウェハ３上のペレット５に接触させるこ
とにより、該ペレット５の浮遊容量の測定を行うプロー
ブピン（以降、測定プローブピンという）１と、前記測
定プローブピン１の隣に設けられ、導体からなる接触部
２ａを備えたダミープローブピン２と、測定を行ってい
ないプローブピン（以降、測定待機プローブピンとい
う）２２と、ペレット５の浮遊容量などの測定値を表示
する計測器７である容量計７ａと、測定プローブピン１
または測定待機プローブピン２２の測定経路を切り換え
るスキャナボード１０と、前記容量計７ａとスキャナボ
ード１０とをつなげる配線８と、前記容量計７ａとステ
ージ４とをつなげる配線９とから構成されるものであ
る。
の半導体検査装置の構成について説明すると、ステージ
４に載置されたウェハ３上のペレット５に接触させるこ
とにより、該ペレット５の浮遊容量の測定を行うプロー
ブピン（以降、測定プローブピンという）１と、前記測
定プローブピン１の隣に設けられ、導体からなる接触部
２ａを備えたダミープローブピン２と、測定を行ってい
ないプローブピン（以降、測定待機プローブピンとい
う）２２と、ペレット５の浮遊容量などの測定値を表示
する計測器７である容量計７ａと、測定プローブピン１
または測定待機プローブピン２２の測定経路を切り換え
るスキャナボード１０と、前記容量計７ａとスキャナボ
ード１０とをつなげる配線８と、前記容量計７ａとステ
ージ４とをつなげる配線９とから構成されるものであ
る。
【００２６】ここで、前記容量計７ａによって測定され
る容量は、容量計７ａから測定プローブピン１までの配
線８および配線９の配線容量と、図示しない各プローブ
ピン間に存在する浮遊容量等を任意の経路を使って補正
するものである。
る容量は、容量計７ａから測定プローブピン１までの配
線８および配線９の配線容量と、図示しない各プローブ
ピン間に存在する浮遊容量等を任意の経路を使って補正
するものである。
【００２７】次に、図１および図２を用いて、本実施例
による半導体検査方法について説明する。
による半導体検査方法について説明する。
【００２８】まず、測定プローブピン１を用いてステー
ジ４に載置されたウェハ３におけるペレット５の浮遊容
量を測定する場合、スキャナボード１０において、測定
プローブピン１の配線経路を容量計７ａと結ぶ測定経路
に切り換えて、その状態で測定プローブピン１をペレッ
ト５に接触させて測定を行い、ウェハ３の特性を得るこ
とができる。
ジ４に載置されたウェハ３におけるペレット５の浮遊容
量を測定する場合、スキャナボード１０において、測定
プローブピン１の配線経路を容量計７ａと結ぶ測定経路
に切り換えて、その状態で測定プローブピン１をペレッ
ト５に接触させて測定を行い、ウェハ３の特性を得るこ
とができる。
【００２９】この測定の際、測定プローブピン１以外の
ダミープローブピン２および測定待機プローブピン２２
は、両者ともグランド６に接続するようにスキャナボー
ド１０内で切換えを行っておき、さらにダミープローブ
ピン２の接触部２ａをペレット５に接触させない状態で
測定を行う。
ダミープローブピン２および測定待機プローブピン２２
は、両者ともグランド６に接続するようにスキャナボー
ド１０内で切換えを行っておき、さらにダミープローブ
ピン２の接触部２ａをペレット５に接触させない状態で
測定を行う。
【００３０】次に、図３を用いて、本実施例の半導体検
査装置において使用される多ピンのプローブカード基板
の構成について説明すると、プローブカード基板の本体
であるプローブカード１１と、図示しないウェハ上のペ
レットと接触させて前記ペレットの浮遊容量などの測定
を行う測定プローブピン１と、測定を行っていない測定
待機プローブピン２１〜３５と、前記測定プローブピン
１および各コーナーに設けられた測定待機プローブピン
２１，２８，２９のさらに外側にそれぞれ設けられ、導
体からなる接触部２ａを備えたダミープローブピン２
と、前記測定プローブピン１および測定待機プローブピ
ン２１〜３５からの信号をプローブカード１１の外部
（スキャナボード）へ伝達する配線１２と、前記ウェハ
上のペレットに測定プローブピン１および測定待機プロ
ーブピン２１〜３５を接触させるために設置された測定
孔部１３とから構成されるものである。
査装置において使用される多ピンのプローブカード基板
の構成について説明すると、プローブカード基板の本体
であるプローブカード１１と、図示しないウェハ上のペ
レットと接触させて前記ペレットの浮遊容量などの測定
を行う測定プローブピン１と、測定を行っていない測定
待機プローブピン２１〜３５と、前記測定プローブピン
１および各コーナーに設けられた測定待機プローブピン
２１，２８，２９のさらに外側にそれぞれ設けられ、導
体からなる接触部２ａを備えたダミープローブピン２
と、前記測定プローブピン１および測定待機プローブピ
ン２１〜３５からの信号をプローブカード１１の外部
（スキャナボード）へ伝達する配線１２と、前記ウェハ
上のペレットに測定プローブピン１および測定待機プロ
ーブピン２１〜３５を接触させるために設置された測定
孔部１３とから構成されるものである。
【００３１】なお、図３に示すダミープローブピン２
は、全てグランド６に接続されるものである。
は、全てグランド６に接続されるものである。
【００３２】つまり、図３に示す半導体検査装置は、図
示しないペレットの浮遊容量などを測定するプローブピ
ン（測定プローブピン１および測定待機プローブピン２
１〜３５）と、さらにそれらの最も外側の四隅に全てグ
ランド６に接続されたダミープローブピン２とがプロー
ブカード１１に設置されたものであり、前記プローブカ
ード１１に設置された多数のプローブピン（測定プロー
ブピン１および測定待機プローブピン２１〜３５）を前
記ペレットに接触させ、スキャナボード（図２参照）に
おいて測定経路を任意に切り換えることによって、ウェ
ハ（図２参照）の特性を測定するものである。
示しないペレットの浮遊容量などを測定するプローブピ
ン（測定プローブピン１および測定待機プローブピン２
１〜３５）と、さらにそれらの最も外側の四隅に全てグ
ランド６に接続されたダミープローブピン２とがプロー
ブカード１１に設置されたものであり、前記プローブカ
ード１１に設置された多数のプローブピン（測定プロー
ブピン１および測定待機プローブピン２１〜３５）を前
記ペレットに接触させ、スキャナボード（図２参照）に
おいて測定経路を任意に切り換えることによって、ウェ
ハ（図２参照）の特性を測定するものである。
【００３３】次に、図１、図２および図３を用いて、本
実施例の半導体検査装置の作用について説明する。
実施例の半導体検査装置の作用について説明する。
【００３４】まず、図２に示すように、測定を行う測定
プローブピン１の両側の測定待機プローブピン２２とダ
ミープローブピン２とが、スキャナボード１０によって
グランド６に接続されるか、または前記測定プローブピ
ン１以外の全ての測定待機プローブピン２１〜３５（図
３参照）が、スキャナボード１０によりグランド６に接
続されることによって、測定を行う測定プローブピン１
が両側からシールドされるため、外部からの影響を受け
にくくすることができ、その結果、外部の電界や磁界な
どからの影響による測定誤差の低減を計り、測定精度を
向上させることができる。
プローブピン１の両側の測定待機プローブピン２２とダ
ミープローブピン２とが、スキャナボード１０によって
グランド６に接続されるか、または前記測定プローブピ
ン１以外の全ての測定待機プローブピン２１〜３５（図
３参照）が、スキャナボード１０によりグランド６に接
続されることによって、測定を行う測定プローブピン１
が両側からシールドされるため、外部からの影響を受け
にくくすることができ、その結果、外部の電界や磁界な
どからの影響による測定誤差の低減を計り、測定精度を
向上させることができる。
【００３５】また、測定を行う測定プローブピン１の両
側にグランド６に接続されたプローブピン（図１、図２
におけるダミープローブピン２と測定待機プローブピン
２２）が設けられることによって、各プローブピン１，
２，２２間に存在する浮遊容量と測定プローブピン１自
体のインダクタンス成分とにより、分布定数回路を形成
し、プローブピン１，２，２２の間隔、インダクタンス
値、その他の定数を最適化することにより特性インピー
ダンスを一定として、高周波信号による容量測定時に
は、波形品質を落とすことなく容量を測定することがで
きる。
側にグランド６に接続されたプローブピン（図１、図２
におけるダミープローブピン２と測定待機プローブピン
２２）が設けられることによって、各プローブピン１，
２，２２間に存在する浮遊容量と測定プローブピン１自
体のインダクタンス成分とにより、分布定数回路を形成
し、プローブピン１，２，２２の間隔、インダクタンス
値、その他の定数を最適化することにより特性インピー
ダンスを一定として、高周波信号による容量測定時に
は、波形品質を落とすことなく容量を測定することがで
きる。
【００３６】さらに、図３に示すように、測定を行う最
も外側のプローブピン（測定プローブピン１および測定
待機プローブピン２１、２８、２９）のさらに外側の位
置に、グランド６に接続され、かつ接触部２ａが導体か
らなるダミープローブピン２が設置されることによっ
て、全てのプローブピン（測定プローブピン１および測
定待機プローブピン２１〜３５）の測定時の浮遊容量を
同一にすることができる。したがって、全てのプローブ
ピン（測定プローブピン１および測定待機プローブピン
２１〜３５）の浮遊容量測定時の測定条件を等しくする
ことができ、測定誤差の低減を計ることができる。
も外側のプローブピン（測定プローブピン１および測定
待機プローブピン２１、２８、２９）のさらに外側の位
置に、グランド６に接続され、かつ接触部２ａが導体か
らなるダミープローブピン２が設置されることによっ
て、全てのプローブピン（測定プローブピン１および測
定待機プローブピン２１〜３５）の測定時の浮遊容量を
同一にすることができる。したがって、全てのプローブ
ピン（測定プローブピン１および測定待機プローブピン
２１〜３５）の浮遊容量測定時の測定条件を等しくする
ことができ、測定誤差の低減を計ることができる。
【００３７】また、前記ダミープローブピン２が、該ダ
ミープローブピン２以外のプローブピン（測定プローブ
ピン１および測定待機プローブピン２１〜３５）の設置
間隔と同等の設置間隔で設置されることによって、前記
同様に浮遊容量測定時の測定条件を等しくすることがで
き、測定誤差の低減を計ることができる。
ミープローブピン２以外のプローブピン（測定プローブ
ピン１および測定待機プローブピン２１〜３５）の設置
間隔と同等の設置間隔で設置されることによって、前記
同様に浮遊容量測定時の測定条件を等しくすることがで
き、測定誤差の低減を計ることができる。
【００３８】さらに、図１〜図３に示す実施例による半
導体検査方法において、浮遊容量測定時にダミープロー
ブピン２はウェハ３上のペレット５に接触させないこと
によって、ペレット５の損傷を低減することができる。
導体検査方法において、浮遊容量測定時にダミープロー
ブピン２はウェハ３上のペレット５に接触させないこと
によって、ペレット５の損傷を低減することができる。
【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００４０】例えば、本実施例においては、ウェハ上の
ペレットの浮遊容量を測定する場合についてだけ説明し
たが、図４の本発明の半導体検査装置の他の実施例の構
成詳細図に示すように、スキャナボード１０ａ，１０ｂ
を２つ装備し、前記スキャナボード１０ａ，１０ｂによ
って、容量計７ａとＤＣ測定７ｂとの切り換えを可能と
するものであってもよい。この様に測定経路を切り換え
ることにより様々な測定を行うことができる。
ペレットの浮遊容量を測定する場合についてだけ説明し
たが、図４の本発明の半導体検査装置の他の実施例の構
成詳細図に示すように、スキャナボード１０ａ，１０ｂ
を２つ装備し、前記スキャナボード１０ａ，１０ｂによ
って、容量計７ａとＤＣ測定７ｂとの切り換えを可能と
するものであってもよい。この様に測定経路を切り換え
ることにより様々な測定を行うことができる。
【００４１】また、本実施例で説明した半導体検査装置
に設置される全てのプローブピンを、１ピン毎にその接
触部がグランドによって囲まれる構造（同軸構造）とし
てもよい。つまり、全てのプローブピンをそれぞれ同軸
構造にすることによって、外部の磁界や電界または不良
ペレットからの影響をより受けにくくすることができ、
その結果、外部からの要因による測定誤差の低減を一層
計ることができる。
に設置される全てのプローブピンを、１ピン毎にその接
触部がグランドによって囲まれる構造（同軸構造）とし
てもよい。つまり、全てのプローブピンをそれぞれ同軸
構造にすることによって、外部の磁界や電界または不良
ペレットからの影響をより受けにくくすることができ、
その結果、外部からの要因による測定誤差の低減を一層
計ることができる。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４３】（１）．測定を行うプローブピンの両側の
プローブピンが、スキャナボードによってグランドに接
続されるか、または測定を行うプローブピン以外の全て
のプローブピンが、スキャナボードによりグランドに接
続されることによって、測定を行うプローブピンが両側
からシールドされるため、外部からの影響を受けにくく
することができる。その結果、外部の電界や磁界、ある
いは不良ペレットなどからの影響による測定誤差の低減
を計り、測定精度を向上させることができる。
プローブピンが、スキャナボードによってグランドに接
続されるか、または測定を行うプローブピン以外の全て
のプローブピンが、スキャナボードによりグランドに接
続されることによって、測定を行うプローブピンが両側
からシールドされるため、外部からの影響を受けにくく
することができる。その結果、外部の電界や磁界、ある
いは不良ペレットなどからの影響による測定誤差の低減
を計り、測定精度を向上させることができる。
【００４４】（２）．測定を行う最も外側のプローブピ
ンのさらに外側の位置に、グランドに接続され、かつ接
触部が導体からなるダミープローブピンが設置されるこ
とによって、全てのプローブピンの測定時の浮遊容量を
同一にすることができる。その結果、全てのプローブピ
ンの浮遊容量測定時の測定条件を等しくすることがで
き、測定誤差の低減を計ることができる。
ンのさらに外側の位置に、グランドに接続され、かつ接
触部が導体からなるダミープローブピンが設置されるこ
とによって、全てのプローブピンの測定時の浮遊容量を
同一にすることができる。その結果、全てのプローブピ
ンの浮遊容量測定時の測定条件を等しくすることがで
き、測定誤差の低減を計ることができる。
【００４５】（３）．測定を行うプローブピンの両側に
グランドに接続されたプローブピンが設けられることに
よって、各プローブピン間に存在する浮遊容量と測定を
行うプローブピン自体のインダクタンス成分とにより、
分布定数回路を形成することができる。その結果、高周
波信号による容量測定時には、波形品質を落とすことな
く容量を測定することができる。
グランドに接続されたプローブピンが設けられることに
よって、各プローブピン間に存在する浮遊容量と測定を
行うプローブピン自体のインダクタンス成分とにより、
分布定数回路を形成することができる。その結果、高周
波信号による容量測定時には、波形品質を落とすことな
く容量を測定することができる。
【００４６】（４）．前記ダミープローブピンが、該ダ
ミープローブピン以外のプローブピンの設置間隔と同等
の設置間隔で設置されることによって、ペレットの浮遊
容量測定時の測定条件を等しくすることができるため、
その結果、測定誤差の低減を計ることができる。
ミープローブピン以外のプローブピンの設置間隔と同等
の設置間隔で設置されることによって、ペレットの浮遊
容量測定時の測定条件を等しくすることができるため、
その結果、測定誤差の低減を計ることができる。
【００４７】（５）．ペレットの浮遊容量測定時に、前
記ダミープローブピンをウェハ上のペレットに接触させ
ないことによって、前記ペレットの損傷を低減すること
ができる。
記ダミープローブピンをウェハ上のペレットに接触させ
ないことによって、前記ペレットの損傷を低減すること
ができる。
【００４８】（６）．前記（１）〜（５）の相乗効果に
より、ペレットの容量の測定精度を向上させることがで
きるため、その結果、製品の歩留りも向上させることが
可能となる。
より、ペレットの容量の測定精度を向上させることがで
きるため、その結果、製品の歩留りも向上させることが
可能となる。
【００４９】（７）．本発明による半導体検査装置に設
置される全てのプローブピンを、１ピン毎にその接触部
がグランドによって囲まれる構造（同軸構造）とするこ
とにより、外部の磁界や電界からの影響をより受けにく
くすることができ、その結果、外部からの要因による測
定誤差の低減を一層計ることができる。
置される全てのプローブピンを、１ピン毎にその接触部
がグランドによって囲まれる構造（同軸構造）とするこ
とにより、外部の磁界や電界からの影響をより受けにく
くすることができ、その結果、外部からの要因による測
定誤差の低減を一層計ることができる。
【図１】本発明の一実施例である半導体検査装置の構造
の一例を示す装置概念図である。
の一例を示す装置概念図である。
【図２】本発明の一実施例である半導体検査装置の構造
の一例を示す構成詳細図である。
の一例を示す構成詳細図である。
【図３】本発明の一実施例である半導体検査装置で用い
られるプローブカード基板の構造の一例を示す概念図で
ある。
られるプローブカード基板の構造の一例を示す概念図で
ある。
【図４】本発明による他の実施例である半導体検査装置
の構造の一例を示す構成詳細図である。
の構造の一例を示す構成詳細図である。
【図５】本発明者により検討された半導体検査装置にお
ける多ピンのプローブカード基板の構造の一例を示す概
念図である。
ける多ピンのプローブカード基板の構造の一例を示す概
念図である。
１ 測定を行うプローブピン（測定プローブピン） ２ ダミープローブピン ２ａ 接触部 ３ ウェハ ４ ステージ ５ ペレット ６ グランド ７ 計測器 ７ａ 容量計 ７ｂ ＤＣ測定 ８，９，１２，６２ 配線 １０，１０ａ，１０ｂ スキャナボード １１，６１ プローブカード １３，６３ 測定孔部 ２１〜３５ 測定を行っていないプローブピン（測定待
機プローブピン） ４１〜５６ プローブピン
機プローブピン） ４１〜５６ プローブピン
Claims (7)
- 【請求項１】 ウェハ上のペレットの容量を多ピン構成
のプローブピンを用いて測定する半導体検査方法であっ
て、測定を行うプローブピンの両側のプローブピンをグ
ランドに接続するか、または測定を行うプローブピン以
外の全てのプローブピンをグランドに接続することを特
徴とする半導体検査方法。 - 【請求項２】 請求項１記載の半導体検査方法であっ
て、測定を行う最も外側のプローブピンのさらに外側の
位置に、接触部が導体からなるダミープローブピンを設
け、前記ダミープローブピンをグランドに接続すること
を特徴とする半導体検査方法。 - 【請求項３】 請求項２記載の半導体検査方法であっ
て、前記ダミープローブピンはウェハ上のペレットに接
触させないことを特徴とする半導体検査方法。 - 【請求項４】 ウェハ上のペレットの容量を多ピン構成
のプローブピンによって測定する半導体検査装置であっ
て、測定を行うプローブピンの両側にグランドに接続さ
れたプローブピンが設けられるか、または測定を行うプ
ローブピン以外の全てのプローブピンがグランドに接続
されることを特徴とする半導体検査装置。 - 【請求項５】 請求項４記載の半導体検査装置であっ
て、測定を行う最も外側のプローブピンのさらに外側の
位置に、グランドに接続され、かつ接触部が導体からな
るダミープローブピンが設置されることを特徴とする半
導体検査装置。 - 【請求項６】 請求項５記載の半導体検査装置であっ
て、前記ダミープローブピンは、該ダミープローブピン
以外のプローブピンの設置間隔と同等の設置間隔によっ
て設置されることを特徴とする半導体検査装置。 - 【請求項７】 請求項４，５または６記載の半導体検査
装置であって、ウェハ上のペレットの容量を多ピン構成
のプローブピンによって測定する半導体検査装置であっ
て、該半導体検査装置に設置される全てのプローブピン
は、該プローブピンの構成部材である接触部がグランド
によって囲まれる構造を１つのプローブピン毎に備える
ものであることを特徴とする半導体検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23066993A JPH0786343A (ja) | 1993-09-17 | 1993-09-17 | 半導体検査方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23066993A JPH0786343A (ja) | 1993-09-17 | 1993-09-17 | 半導体検査方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786343A true JPH0786343A (ja) | 1995-03-31 |
Family
ID=16911449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23066993A Pending JPH0786343A (ja) | 1993-09-17 | 1993-09-17 | 半導体検査方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106226614A (zh) * | 2016-07-04 | 2016-12-14 | 京东方科技集团股份有限公司 | 一种测试系统及其测试方法 |
| KR20180081473A (ko) * | 2017-01-06 | 2018-07-16 | 싱크-테크 시스템 코포레이션 | 프로브 카드 모듈 |
-
1993
- 1993-09-17 JP JP23066993A patent/JPH0786343A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106226614A (zh) * | 2016-07-04 | 2016-12-14 | 京东方科技集团股份有限公司 | 一种测试系统及其测试方法 |
| CN106226614B (zh) * | 2016-07-04 | 2019-03-26 | 京东方科技集团股份有限公司 | 一种测试系统及其测试方法 |
| KR20180081473A (ko) * | 2017-01-06 | 2018-07-16 | 싱크-테크 시스템 코포레이션 | 프로브 카드 모듈 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373258B2 (en) | Non-contact board inspection probe | |
| JP2940815B2 (ja) | 導体回路基板の検査方法およびその検査装置 | |
| KR100328408B1 (ko) | 프로브카드 및 반도체 집적회로의 프로빙시험방법 | |
| Wartenberg | RF measurements of die and packages | |
| US7250785B2 (en) | Method and apparatus for inspecting printed circuit boards | |
| US7208959B2 (en) | Methods for measuring parasitic capacitance and inductance of I/O leads on an electrical component using a network analyzer | |
| US6281697B1 (en) | Semiconductor device evaluation apparatus | |
| US4884026A (en) | Electrical characteristic measuring apparatus | |
| JPH02141681A (ja) | 試験プローブ | |
| US6670816B2 (en) | Test coupon for measuring a dielectric constant of a memory module board and method of use | |
| JP3481312B2 (ja) | 開回路の容量式検査のためのプローブ | |
| KR20050114580A (ko) | 회로패턴 결함 검사장치 및 이를 구비하는 결함 검사 시스템 | |
| US6724181B2 (en) | Method of calibrating a test system for semiconductor components, and test substrate | |
| JPH0786343A (ja) | 半導体検査方法および装置 | |
| JP3195195B2 (ja) | 被試験基板における電子回路動作試験方法及びその装置 | |
| TWM574692U (zh) | 探針座及測試介面裝置 | |
| KR20090029337A (ko) | 반도체 소자 검사 장치 | |
| US20130021050A1 (en) | Resonant test probe for integrated circuits | |
| JPH1144709A (ja) | プローブカード | |
| US6891392B2 (en) | Substrate impedance measurement | |
| US6717423B1 (en) | Substrate impedance measurement | |
| KR100549932B1 (ko) | 에폭시형 프로브 카드 | |
| US7449901B2 (en) | Grounding scheme for high speed probing with reduced loop area | |
| JPH03195974A (ja) | プローブカード | |
| US20070069738A1 (en) | Circuit board characteristic impedance inspection method and apparatus |