JPH0784784A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0784784A JPH0784784A JP23198793A JP23198793A JPH0784784A JP H0784784 A JPH0784784 A JP H0784784A JP 23198793 A JP23198793 A JP 23198793A JP 23198793 A JP23198793 A JP 23198793A JP H0784784 A JPH0784784 A JP H0784784A
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Abstract
(57)【要約】
【目的】 本発明は、サブルーチンコール命令又はメイ
ンルーチンリターン命令を実行する時、ＲＡＭの複数の
記憶領域を選択する命令を不要とできるマイクロコンピ
ュータを提供することを目的とする。 【構成】 本発明によれば、ＲＯＭ（１）から読み出さ
れたプログラム命令がサブルーチンコール命令である
時、サブルーチンを実行する直前におけるプログラムカ
ウンタ（２）及びバンクレジスタ（９）の情報ビットを
スタックレジスタ（１７）に保持する。又、ＲＯＭ
（１）から読み出されたプログラム命令がメインルーチ
ンリターン命令である時、スタックレジスタ（１７）に
保持されている前記情報ビットをプログラムカウンタ
（２）及びバンクレジスタ（９）に戻す。
ンルーチンリターン命令を実行する時、ＲＡＭの複数の
記憶領域を選択する命令を不要とできるマイクロコンピ
ュータを提供することを目的とする。 【構成】 本発明によれば、ＲＯＭ（１）から読み出さ
れたプログラム命令がサブルーチンコール命令である
時、サブルーチンを実行する直前におけるプログラムカ
ウンタ（２）及びバンクレジスタ（９）の情報ビットを
スタックレジスタ（１７）に保持する。又、ＲＯＭ
（１）から読み出されたプログラム命令がメインルーチ
ンリターン命令である時、スタックレジスタ（１７）に
保持されている前記情報ビットをプログラムカウンタ
（２）及びバンクレジスタ（９）に戻す。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関する。
に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータは、ＲＯ
Ｍに記憶されたプログラムデータの解読結果に応じて様
々な論理演算を実行できる仕組みになっている。例え
ば、前記ＲＯＭは、命令を表す命令コード及びＲＡＭの
アドレスを表すアドレスコード等をシリアル接続して成
るプログラムデータを各アドレスに記憶している。この
場合、前記アドレスコードのビット長は、前記プログラ
ムデータのビット長に依存してしまう。即ち、前記アド
レスコードが前記ＲＡＭの全アドレスをアクセスできる
ビット長の時は何ら問題ないが、前記アドレスコードが
前記ＲＡＭの一部アドレスしかアクセスできないビット
長の時は、前記ＲＡＭの全アドレスをアクセスできる様
に何か対策が必要である。この場合、前記ＲＡＭの全記
憶領域を同じアドレス領域を有する複数の記憶領域に分
け、何れか１つの記憶領域を選択した後に該記憶領域の
アドレスをアクセスする様にしている。尚、前記ＲＡＭ
の複数の記憶領域を選択する命令は、前記ＲＯＭの命令
コードに事前に記憶されている。
Ｍに記憶されたプログラムデータの解読結果に応じて様
々な論理演算を実行できる仕組みになっている。例え
ば、前記ＲＯＭは、命令を表す命令コード及びＲＡＭの
アドレスを表すアドレスコード等をシリアル接続して成
るプログラムデータを各アドレスに記憶している。この
場合、前記アドレスコードのビット長は、前記プログラ
ムデータのビット長に依存してしまう。即ち、前記アド
レスコードが前記ＲＡＭの全アドレスをアクセスできる
ビット長の時は何ら問題ないが、前記アドレスコードが
前記ＲＡＭの一部アドレスしかアクセスできないビット
長の時は、前記ＲＡＭの全アドレスをアクセスできる様
に何か対策が必要である。この場合、前記ＲＡＭの全記
憶領域を同じアドレス領域を有する複数の記憶領域に分
け、何れか１つの記憶領域を選択した後に該記憶領域の
アドレスをアクセスする様にしている。尚、前記ＲＡＭ
の複数の記憶領域を選択する命令は、前記ＲＯＭの命令
コードに事前に記憶されている。
【０００３】さて、前記ＲＡＭの或る記憶領域をアクセ
スしているメインルーチンから、前記ＲＡＭの他の記憶
領域をアクセスするサブルーチンへ移行する命令を実行
する時、該命令を実行する直前に、前記ＲＡＭの記憶領
域を変更する命令を実行しなければならない。反対に、
前記サブルーチンから前記メインルーチンへ復帰する命
令を実行する時、該命令を実行する直前に、前記ＲＡＭ
の記憶領域を元へ戻す命令を実行する必要がある。従っ
て、前記ＲＯＭの或るアドレスにサブルーチンコール命
令又はメインルーチンリターン命令が記憶されている
時、前記ＲＯＭの直前のアドレスに前記ＲＡＭの複数の
記憶領域の選択命令を記憶させておく必要があった。
スしているメインルーチンから、前記ＲＡＭの他の記憶
領域をアクセスするサブルーチンへ移行する命令を実行
する時、該命令を実行する直前に、前記ＲＡＭの記憶領
域を変更する命令を実行しなければならない。反対に、
前記サブルーチンから前記メインルーチンへ復帰する命
令を実行する時、該命令を実行する直前に、前記ＲＡＭ
の記憶領域を元へ戻す命令を実行する必要がある。従っ
て、前記ＲＯＭの或るアドレスにサブルーチンコール命
令又はメインルーチンリターン命令が記憶されている
時、前記ＲＯＭの直前のアドレスに前記ＲＡＭの複数の
記憶領域の選択命令を記憶させておく必要があった。
【０００４】
【発明が解決しようとする課題】しかしながら、サブル
ーチンコール命令又はメインルーチンリターン命令を実
行する際、前記ＲＡＭの分割記憶領域の変更を必要とす
る度に、前記ＲＯＭに前記ＲＡＭの分割記憶領域を変更
する命令を書き込んでいかなければならない。従って、
前記ＲＯＭのプログラムステップ数が増え、プログラム
効率が低下する問題があった。又、前記ＲＡＭの分割記
憶領域を変更する命令が増えると、該命令を書き誤る可
能性が高くなり、プログラムミスが発生する問題があっ
た。
ーチンコール命令又はメインルーチンリターン命令を実
行する際、前記ＲＡＭの分割記憶領域の変更を必要とす
る度に、前記ＲＯＭに前記ＲＡＭの分割記憶領域を変更
する命令を書き込んでいかなければならない。従って、
前記ＲＯＭのプログラムステップ数が増え、プログラム
効率が低下する問題があった。又、前記ＲＡＭの分割記
憶領域を変更する命令が増えると、該命令を書き誤る可
能性が高くなり、プログラムミスが発生する問題があっ
た。
【０００５】そこで、本発明は、サブルーチンコール命
令又はメインルーチンリターン命令を実行する時、ＲＡ
Ｍの複数の記憶領域を選択する命令を不要とできるマイ
クロコンピュータを提供することを目的とする。
令又はメインルーチンリターン命令を実行する時、ＲＡ
Ｍの複数の記憶領域を選択する命令を不要とできるマイ
クロコンピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、命令部及びアドレス部を含むプログラムデータが
記憶されたＲＯＭと、前記ＲＯＭのアドレスをアクセス
するプログラムカウンタと、前記ＲＯＭから読み出され
たプログラムデータの命令部を解読するインストラクシ
ョンデコーダと、前記インストラクションデコーダの解
読内容に応じて論理演算を実行する論理演算ユニット
と、同じアドレス領域を付した複数の記憶領域から成
り、少なくとも前記論理演算ユニットの入出力データが
記憶されるＲＡＭと、前記ＲＯＭから読み出されたプロ
グラムデータの命令部が前記ＲＡＭの何れか１つの記憶
領域を選択する指示である時、該プログラムデータのア
ドレス部を保持し、前記ＲＡＭの何れか１つの記憶領域
を切換えて選択するバンクレジスタと、前記ＲＯＭから
読み出されたプログラムデータの命令部が少なくとも論
理演算を実行する情報である時、該プログラムデータの
アドレス部を保持し、前記ＲＡＭの何れか１つの記憶領
域のアドレスをアクセスするアドレスレジスタと、を備
えたマイクロコンピュータにおいて、前記プログラムカ
ウンタ及び前記バンクレジスタの情報ビットを同時に保
持するスタックレジスタを備え、前記ＲＯＭから読み出
されたプログラムデータの命令部がサブルーチンを実行
する情報である時、前記サブルーチンを実行する直前に
おける前記プログラムカウンタ及び前記バンクレジスタ
の情報ビットを前記スタックレジスタに保持する点であ
る。
解決する為に成されたものであり、その特徴とするとこ
ろは、命令部及びアドレス部を含むプログラムデータが
記憶されたＲＯＭと、前記ＲＯＭのアドレスをアクセス
するプログラムカウンタと、前記ＲＯＭから読み出され
たプログラムデータの命令部を解読するインストラクシ
ョンデコーダと、前記インストラクションデコーダの解
読内容に応じて論理演算を実行する論理演算ユニット
と、同じアドレス領域を付した複数の記憶領域から成
り、少なくとも前記論理演算ユニットの入出力データが
記憶されるＲＡＭと、前記ＲＯＭから読み出されたプロ
グラムデータの命令部が前記ＲＡＭの何れか１つの記憶
領域を選択する指示である時、該プログラムデータのア
ドレス部を保持し、前記ＲＡＭの何れか１つの記憶領域
を切換えて選択するバンクレジスタと、前記ＲＯＭから
読み出されたプログラムデータの命令部が少なくとも論
理演算を実行する情報である時、該プログラムデータの
アドレス部を保持し、前記ＲＡＭの何れか１つの記憶領
域のアドレスをアクセスするアドレスレジスタと、を備
えたマイクロコンピュータにおいて、前記プログラムカ
ウンタ及び前記バンクレジスタの情報ビットを同時に保
持するスタックレジスタを備え、前記ＲＯＭから読み出
されたプログラムデータの命令部がサブルーチンを実行
する情報である時、前記サブルーチンを実行する直前に
おける前記プログラムカウンタ及び前記バンクレジスタ
の情報ビットを前記スタックレジスタに保持する点であ
る。
【０００７】
【作用】本発明によれば、ＲＯＭから読み出されたプロ
グラム命令がサブルーチンコール命令である時、サブル
ーチンを実行する直前におけるプログラムカウンタ及び
バンクレジスタの情報ビットをスタックレジスタに保持
する。又、ＲＯＭから読み出されたプログラム命令がメ
インルーチンリターン命令である時、スタックレジスタ
に保持されている前記情報ビットをプログラムカウンタ
及びバンクレジスタに戻す。
グラム命令がサブルーチンコール命令である時、サブル
ーチンを実行する直前におけるプログラムカウンタ及び
バンクレジスタの情報ビットをスタックレジスタに保持
する。又、ＲＯＭから読み出されたプログラム命令がメ
インルーチンリターン命令である時、スタックレジスタ
に保持されている前記情報ビットをプログラムカウンタ
及びバンクレジスタに戻す。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）はＲＯＭであり、例えば４Ｋ
（全アドレス数）×１６ビット（各アドレスのビット
数）の記憶容量を有し、プログラムデータが記憶されて
いる。該プログラムデータは、マイクロコンピュータを
制御する命令コード、及び、後述するＲＡＭのロウ及び
カラムのアドレスコード等を含んで成っている。（２）
はプログラムカウンタであり、１２ビットの記憶容量を
有し、ＲＯＭ（１）のアドレスデータを計数するもので
ある。（３）はアドレスデコーダであり、プログラムカ
ウンタ（２）の内容を解読し、ＲＯＭ（１）をアクセス
するものである。（４）はインストラクションデコーダ
であり、ＲＯＭ（１）から読み出された命令コードを解
読し、解読結果に応じて、様々な処理を指示するもので
ある。特に、インストラクションデコ−ダ（４）は、サ
ブルーチンコール命令を解読した時にサブルーチンコー
ル信号ＣＡＬを発生し、又、メインルーチンリターン命
令を解読した時にメインルーチンリターン信号ＲＴを発
生する。（５）はＲＡＭであり、例えば２５６（全アド
レス数）×４ビット（各アドレスのビット数）の記憶容
量を有し、少なくとも演算データ等が記憶される。
（６）はロウラッチ回路であり、４ビットの記憶容量を
有し、ＲＯＭ（１）から読み出された２ビットのロウア
ドレスコードを下位２ビットの記憶位置にラッチするも
のである。同様に、（７）はカラムラッチ回路であり、
４ビットの記憶容量を有し、ＲＯＭ（１）から読み出さ
れた４ビットのカラムアドレスコードを、ロウラッチ回
路（６）と同じタイミングでラッチするものである。
尚、ロウ及びカラムアドレスコードは、プログラムデー
タのビット長の制限から、各々２及び４ビットに設定さ
れている。（８）はアドレスデコーダであり、ロウラッ
チ回路（６）及びカラムラッチ回路（７）の内容を解読
し、ＲＡＭ（５）をアクセスするものである。ところ
で、ロウ及びカラムアドレスコードは６ビットの為、Ｒ
ＡＭ（５）の２５６個のアドレスの内６４個のアドレス
しかアクセスできない。そこで、ＲＡＭ（５）の２５６
個の全アドレスを６４個のアドレス００Ｈ〜３ＦＨ
（Ｈ：ヘキサデシマル）を有する４つの記憶領域に分割
し、何れか１つの記憶領域を選択した後にアドレスをア
クセスできる様にしている。（９）はバンクレジスタで
あり、２ビットの記憶容量を有し、ＲＯＭ（１）から読
み出された２ビットのバンク切換コードを保持し、ロウ
ラッチ回路（６）の上位２ビットの記憶位置に出力する
ものである。これより、ＲＡＭ（５）の何れか１つの記
憶領域のアドレスをアクセスできる。（１０）（１１）
はラッチ回路であり、ＲＡＭ（５）から読み出されたデ
ータをバス（１２）を介してラッチするものである。
（１３）はＡＬＵ（論理演算ユニット）であり、インス
トラクションデコ−ダ（４）の解読結果に従って、ラッ
チ回路（１０）（１１）の内容に論理演算を施すもので
ある。ＡＬＵ（１３）の出力はバス（１２）を介してＲ
ＡＭ（５）の何れか１つの記憶領域のアドレスに書き込
まれたりする。（１４）はラッチ回路であり、バス（１
２）のデータをラッチするものである。（１５）は出力
端子であり、ラッチ回路（１４）の内容をバッファ（１
６）を介して出力するものである。（１７）はスタック
レジスタであり、１４ビットの記憶容量を有し、サブル
ーチンコール信号ＣＡＬを受け取った時、プログラムカ
ウンタ（２）及びバンクレジスタ（９）の内容を保持
し、メインルーチンリターン信号ＲＴを受け取った時、
保持内容をプログラムカウンタ（２）及びバンクレジス
タ（９）に戻すものである。
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）はＲＯＭであり、例えば４Ｋ
（全アドレス数）×１６ビット（各アドレスのビット
数）の記憶容量を有し、プログラムデータが記憶されて
いる。該プログラムデータは、マイクロコンピュータを
制御する命令コード、及び、後述するＲＡＭのロウ及び
カラムのアドレスコード等を含んで成っている。（２）
はプログラムカウンタであり、１２ビットの記憶容量を
有し、ＲＯＭ（１）のアドレスデータを計数するもので
ある。（３）はアドレスデコーダであり、プログラムカ
ウンタ（２）の内容を解読し、ＲＯＭ（１）をアクセス
するものである。（４）はインストラクションデコーダ
であり、ＲＯＭ（１）から読み出された命令コードを解
読し、解読結果に応じて、様々な処理を指示するもので
ある。特に、インストラクションデコ−ダ（４）は、サ
ブルーチンコール命令を解読した時にサブルーチンコー
ル信号ＣＡＬを発生し、又、メインルーチンリターン命
令を解読した時にメインルーチンリターン信号ＲＴを発
生する。（５）はＲＡＭであり、例えば２５６（全アド
レス数）×４ビット（各アドレスのビット数）の記憶容
量を有し、少なくとも演算データ等が記憶される。
（６）はロウラッチ回路であり、４ビットの記憶容量を
有し、ＲＯＭ（１）から読み出された２ビットのロウア
ドレスコードを下位２ビットの記憶位置にラッチするも
のである。同様に、（７）はカラムラッチ回路であり、
４ビットの記憶容量を有し、ＲＯＭ（１）から読み出さ
れた４ビットのカラムアドレスコードを、ロウラッチ回
路（６）と同じタイミングでラッチするものである。
尚、ロウ及びカラムアドレスコードは、プログラムデー
タのビット長の制限から、各々２及び４ビットに設定さ
れている。（８）はアドレスデコーダであり、ロウラッ
チ回路（６）及びカラムラッチ回路（７）の内容を解読
し、ＲＡＭ（５）をアクセスするものである。ところ
で、ロウ及びカラムアドレスコードは６ビットの為、Ｒ
ＡＭ（５）の２５６個のアドレスの内６４個のアドレス
しかアクセスできない。そこで、ＲＡＭ（５）の２５６
個の全アドレスを６４個のアドレス００Ｈ〜３ＦＨ
（Ｈ：ヘキサデシマル）を有する４つの記憶領域に分割
し、何れか１つの記憶領域を選択した後にアドレスをア
クセスできる様にしている。（９）はバンクレジスタで
あり、２ビットの記憶容量を有し、ＲＯＭ（１）から読
み出された２ビットのバンク切換コードを保持し、ロウ
ラッチ回路（６）の上位２ビットの記憶位置に出力する
ものである。これより、ＲＡＭ（５）の何れか１つの記
憶領域のアドレスをアクセスできる。（１０）（１１）
はラッチ回路であり、ＲＡＭ（５）から読み出されたデ
ータをバス（１２）を介してラッチするものである。
（１３）はＡＬＵ（論理演算ユニット）であり、インス
トラクションデコ−ダ（４）の解読結果に従って、ラッ
チ回路（１０）（１１）の内容に論理演算を施すもので
ある。ＡＬＵ（１３）の出力はバス（１２）を介してＲ
ＡＭ（５）の何れか１つの記憶領域のアドレスに書き込
まれたりする。（１４）はラッチ回路であり、バス（１
２）のデータをラッチするものである。（１５）は出力
端子であり、ラッチ回路（１４）の内容をバッファ（１
６）を介して出力するものである。（１７）はスタック
レジスタであり、１４ビットの記憶容量を有し、サブル
ーチンコール信号ＣＡＬを受け取った時、プログラムカ
ウンタ（２）及びバンクレジスタ（９）の内容を保持
し、メインルーチンリターン信号ＲＴを受け取った時、
保持内容をプログラムカウンタ（２）及びバンクレジス
タ（９）に戻すものである。
【０００９】図１において、メインルーチンが実行さ
れ、ＲＡＭ（５）の或る分割記憶領域がアクセスされて
いる状態を想定する。先ず、メインルーチンからサブル
ーチンへ移行する為の命令コードがＲＯＭ（１）から読
み出されると、該命令コードがインストラクションデコ
ーダ（４）で解読され、サブルーチンコール信号ＣＡＬ
がインストラクションデコーダ（４）からスタックレジ
スタ（１７）へ取り込まれる。すると、サブルーチンが
実行される直前のプログラムカウンタ（２）及びバンク
レジスタ（９）の内容はスタックレジスタ（１７）に一
旦待避される。そして、プログラムカウンタ（２）の内
容が変更され、サブルーチンが実行される。そして、バ
ンク変更命令に応じてバンクレジスタ（９）の内容も変
更される。次に、サブルーチンからメインルーチンへ移
行する命令コードがＲＯＭ（１）から読み出されると、
該命令コードがインストラクションデコーダ（４）で解
読され、メインルーチンリターン信号ＲＴがインストラ
クションデコーダ（４）からスタックレジスタ（１７）
へ取り込まれる。すると、スタックレジスタ（１７）の
内容がプログラムカウンタ（２）及びバンクレジスタ
（９）に復元され、サブルーチンへ移行する直前のメイ
ンルーチンが再び実行される。
れ、ＲＡＭ（５）の或る分割記憶領域がアクセスされて
いる状態を想定する。先ず、メインルーチンからサブル
ーチンへ移行する為の命令コードがＲＯＭ（１）から読
み出されると、該命令コードがインストラクションデコ
ーダ（４）で解読され、サブルーチンコール信号ＣＡＬ
がインストラクションデコーダ（４）からスタックレジ
スタ（１７）へ取り込まれる。すると、サブルーチンが
実行される直前のプログラムカウンタ（２）及びバンク
レジスタ（９）の内容はスタックレジスタ（１７）に一
旦待避される。そして、プログラムカウンタ（２）の内
容が変更され、サブルーチンが実行される。そして、バ
ンク変更命令に応じてバンクレジスタ（９）の内容も変
更される。次に、サブルーチンからメインルーチンへ移
行する命令コードがＲＯＭ（１）から読み出されると、
該命令コードがインストラクションデコーダ（４）で解
読され、メインルーチンリターン信号ＲＴがインストラ
クションデコーダ（４）からスタックレジスタ（１７）
へ取り込まれる。すると、スタックレジスタ（１７）の
内容がプログラムカウンタ（２）及びバンクレジスタ
（９）に復元され、サブルーチンへ移行する直前のメイ
ンルーチンが再び実行される。
【００１０】以上より、サブルーチンコール命令を実行
する時、プログラムカウンタ（２）及びバンクレジスタ
（９）の内容をスタックレジスタ（１７）に待避し、そ
の後メインルーチンリターン命令を実行する時、スタッ
クレジスタ（１７）の内容をプログラムカウンタ（２）
及びバンクレジスタ（９）に復元する。従って、ＲＡＭ
（５）の分割記憶領域を変更するサブルーチンコール命
令を実行する場合であっても、ＲＡＭ（５）の分割記憶
領域の変更命令を不要とでき、これより、プログラム効
率を向上できると共にプログラムミスを未然に防止でき
る。
する時、プログラムカウンタ（２）及びバンクレジスタ
（９）の内容をスタックレジスタ（１７）に待避し、そ
の後メインルーチンリターン命令を実行する時、スタッ
クレジスタ（１７）の内容をプログラムカウンタ（２）
及びバンクレジスタ（９）に復元する。従って、ＲＡＭ
（５）の分割記憶領域を変更するサブルーチンコール命
令を実行する場合であっても、ＲＡＭ（５）の分割記憶
領域の変更命令を不要とでき、これより、プログラム効
率を向上できると共にプログラムミスを未然に防止でき
る。
【００１１】
【発明の効果】本発明によれば、サブルーチンを実行す
る時、プログラムカウンタ及びバンクレジスタの内容を
スタックレジスタに待避し、その後メインルーチンを実
行する時、スタックレジスタの内容をプログラムカウン
タ及びバンクレジスタに復元する。従って、ＲＡＭの分
割記憶領域を変更するサブルーチンを実行する場合であ
っても、ＲＡＭの分割記憶領域の変更命令を不要とで
き、これより、プログラム効率を向上できると共にプロ
グラムミスを未然に防止できる利点が得られる。
る時、プログラムカウンタ及びバンクレジスタの内容を
スタックレジスタに待避し、その後メインルーチンを実
行する時、スタックレジスタの内容をプログラムカウン
タ及びバンクレジスタに復元する。従って、ＲＡＭの分
割記憶領域を変更するサブルーチンを実行する場合であ
っても、ＲＡＭの分割記憶領域の変更命令を不要とで
き、これより、プログラム効率を向上できると共にプロ
グラムミスを未然に防止できる利点が得られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
（１） ＲＯＭ （２） プログラムカウンタ （４） インストラクションデコーダ （５） ＲＡＭ （９） バンクレジスタ （１７） スタックレジスタ
Claims (2)
- 【請求項１】 命令部及びアドレス部を含むプログラム
データが記憶されたＲＯＭと、前記ＲＯＭのアドレスを
アクセスするプログラムカウンタと、前記ＲＯＭから読
み出されたプログラムデータの命令部を解読するインス
トラクションデコーダと、前記インストラクションデコ
ーダの解読内容に応じて論理演算を実行する論理演算ユ
ニットと、同じアドレス領域を付した複数の記憶領域か
ら成り、少なくとも前記論理演算ユニットの入出力デー
タが記憶されるＲＡＭと、前記ＲＯＭから読み出された
プログラムデータの命令部が前記ＲＡＭの何れか１つの
記憶領域を選択する指示である時、該プログラムデータ
のアドレス部を保持し、前記ＲＡＭの何れか１つの記憶
領域を切換えて選択するバンクレジスタと、前記ＲＯＭ
から読み出されたプログラムデータの命令部が少なくと
も論理演算を実行する情報である時、該プログラムデー
タのアドレス部を保持し、前記ＲＡＭの何れか１つの記
憶領域のアドレスをアクセスするアドレスレジスタと、
を備えたマイクロコンピュータにおいて、 前記プログラムカウンタ及び前記バンクレジスタの情報
ビットを同時に保持するスタックレジスタを備え、前記
ＲＯＭから読み出されたプログラムデータの命令部がサ
ブルーチンを実行する情報である時、前記サブルーチン
を実行する直前における前記プログラムカウンタ及び前
記バンクレジスタの情報ビットを前記スタックレジスタ
に保持することを特徴とするマイクロコンピュータ。 - 【請求項２】 前記ＲＯＭから読み出されたプログラム
データの命令部がサブルーチンからメインルーチンへ復
帰する情報である時、前記スタックレジスタの情報ビッ
トを前記プログラムカウンタ及び前記バンクレジスタに
戻すことを特徴とする請求項１記載のマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23198793A JPH0784784A (ja) | 1993-09-17 | 1993-09-17 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23198793A JPH0784784A (ja) | 1993-09-17 | 1993-09-17 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784784A true JPH0784784A (ja) | 1995-03-31 |
Family
ID=16932171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23198793A Pending JPH0784784A (ja) | 1993-09-17 | 1993-09-17 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784784A (ja) |
-
1993
- 1993-09-17 JP JP23198793A patent/JPH0784784A/ja active Pending
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