JPH0779383A - 画像取扱装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】回路構成を簡略化した画像取扱装置を提供す
る。 【構成】メインプロセス部３Ａ〜３Ｄに内臓される座標
変換手段により、順次の画素データに対して座標変換を
施して複数のイメージセンサー配設位置の不整合を補正
している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像取扱装置に関し、特
に回路構成を簡略化した画像取扱装置に関する。

【０００２】

【従来の技術】高精細に画像を入力する画像取扱装置に
おいては、複数の撮像素子を用い、各撮像素子で得られ
る一枚の絵を複数分割した分割画像信号をデジタル信号
に変換した後、所定の撮像プロセス処理、メインプロセ
ス処理を施して、メインメモリに一枚の絵として記録す
るとともに、表示プロセス処理を施して表示メモリに一
枚の絵として記録して出力する。

【０００３】

【発明が解決しようとする課題】かかる画像取扱装置で
は、複数のセンサから得られる分割画像領域の画像デー
タを対応した容量をもつメモリに記録するが、各センサ
の取込領域以上の領域を一つのメモリに割り当てると、
複数センサーの出力を同時にメモリに書き込まなければ
ならず、書き込み前に並直列（Ｐ／Ｓ）変換処理が必要
となり、回路構成が複雑となる。

【０００４】そこで、本発明の目的は、回路構成を簡略
化した画像取扱装置を提供することにある。

【０００５】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による画像取扱装置は、１つの画面に対応す
る画像を複数の領域に分割してなる各分割領域毎に対応
して設けられた複数のイメージセンサーに各対応する如
くして設けられた複数の画像データ伝送路と、上記複数
の画像データ伝送路を通して供給される画像データを当
該モニタに適合する態様に変換処理するためのデータ表
示処理手段と、当該画像データが上記複数の画像データ
伝送路を通して点順次の態様で上記データ表示処理手段
に供給されるにつき上記複数のイメージセンサー配設位
置の不整合を補正するため伝送に係る順次の画素データ
に対して上記不整合の如何に相応した座標変換処理を行
うべく該画像データ伝送路に介挿して設けられた座標変
換処理手段と、を備えて構成される。

【０００６】

【作用】本発明では、座標変換手段により、順次の画素
データに対して座標変換を施して複数のイメージセンサ
ー配設位置の不整合を補正している。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明に関連する画像取扱装
置の一例を示す構成ブロック図である。カメラ部１は、
光学系と複数（本例では４個）の撮像素子（ＣＣＤ等）
から成り、各ＣＣＤの出力がＡ／Ｄ変換されてデジタル
データとして、対応する撮像プロセス部２Ａ〜２Ｄのそ
れぞれに出力される。撮像プロセス部２Ａ〜２Ｄは、そ
れぞれクランプ処理等の周知の撮像処理を施す。メイン
プロセス部３Ａ〜３Ｄは、それぞれ対応する撮像プロセ
ス部２Ａ〜２Ｄからの出力を受け、後述するような座標
変換処理等を施す。こうしてメインプロセス部３Ａ〜３
Ｄで得られたデータは、一枚の絵を１／４分割したデー
タであり、メインメモリ部４にセンサーの画素位置に従
って記録される。

【０００８】一方、各メインプロセス部３Ａ〜３Ｄから
の出力は、表示プロセス部６Ａ〜６Ｄにおいて表示のた
めのγ処理やアパーチャ処理が施され、画素位置に従っ
て一画面の出力順に表示メモリ部７に書き込まれる。こ
の表示メモリ部７から読み出された画像データはＤ／Ａ
変換され、同期信号が付加されてモニター出力が得られ
る。上記カメラ部１、撮像プロセス部２Ａ〜２Ｄ、メイ
ンプロセス部３Ａ〜３Ｄ、メインメモリ部４、表示プロ
セス部６Ａ〜６Ｄ及び表示メモリ部７は、シスコン部５
により制御される。また、これらの処理を介して、外部
のホストパソコン等の外部記憶媒体に画像データを記憶
することもできる。

【０００９】図２には、メインメモリ部４の詳細構成ブ
ロック図が示されている。ＣＣＤ等のセンサーＳ１〜Ｓ
４の各出力は、コントローラ４３で制御される入出力ス
イッチ４１を介してメインメモリ４２を構成する６個の
メモリＭ１〜Ｍ６にそれぞれのタイミングに従って振り
分けられ記録される。つまり、メインメモリ４２の各メ
モリ領域を各センサーが取り込む領域よりも小さくする
ことにより、同時に２つのセンサーからの出力を書き込
む必要をなくし、Ｐ／Ｓ変換を不要としている。

【００１０】各センサーによる画像取り込み領域例が図
３（Ａ）に示されている。本例は、一画面の絵が横方
向：６，１４４画素、縦方向：４，０９６画素で構成さ
れている場合、横方向を４分割し、センサーＳ１の取り
込み領域を画素１〜１５３６、センサーＳ２の取り込み
領域を画素１５３７〜３０７２、センサーＳ３の取り込
み領域を画素３０７３〜４６０８、センサーＳ４の取り
込み領域を画素４６０９〜６１４４としたときの例を示
し、各センサーからの出力は、同図（Ｂ）に示すように
なり、同時刻に４つのデータが出力されることになるの
で、１／４の時間で取り込みを完了する。したがって、
４つのデータを同時にメモリに取り込まなければならな
い。

【００１１】図４は、通常のメモリモジュール構成を示
し、メモリ単体は２０４８画素×２０４８画素×４ｂｉ
ｔｓの通常の１６Ｍのメモリから成り、このメモリ単体
を１８個用いてメモリモジュールが構成される。このと
き、メモリ単体には一度に一つのデータしか書き込めな
いので、書き込み前にＰ／Ｓ変換しなければならないこ
とになる。

【００１２】一方、図５に示すように、メモリ単体を１
０２４画素×１０２４画素×４ｂｉｔｓのメモリで構成
し、メモリモジュールを７２個のモジュール単体で構成
すると、各センサからの出力は別々のメモリに書き込ま
れるので、Ｐ／Ｓ変換が不要となり、各メモリへの切り
換え用スイッチ（入出力スイッチ）４１のみで構成可能
となる。

【００１３】図６には、かかる入出力スイッチ４１の構
成例が示されている。４個のセンサーＳ１〜Ｓ４からの
出力を６個のメモリＭ１〜Ｍ６にＭ１ＤＡＴＡ〜Ｍ６Ｄ
ＡＴＡとして分配するために、図示の如くスイッチ素子
を配設し、制御信号ＳＷ２１ＥＮ〜ＳＷ２８ＥＮ及びＤ
ＩＲによって各スイッチ動作を制御する。

【００１４】図７には、上述センサー出力及びメモリへ
の書き込みタイミングの関係が示されている。同図
（Ａ）には、センサーＳ１〜Ｓ４の出力が、（Ｂ）には
メモリＭ１〜Ｍ６へのアクセス時間関係が、（Ｃ）には
各スイッチの駆動制御信号が示されている。

【００１５】以上、本例においては、同一のメモリブロ
ックに対して同時に複数のイメージセンサーから画像情
報を取り込む必要が生じないため、イメージデータの同
時取り込みを行う場合には必要となる各個のメモリブロ
ックの入力段の並／直列コンバータが不要になるなど構
成の大幅な簡素化が実現される。

【００１６】図８は本発明に関連する画像取扱装置の第
２の例を示し、モニター出力としてインターレース画像
出力を得る例であり、図１の表示メモリ部７の構成例が
示されている。入力データは、８ビットデータ、４本構
成とされ、入力スイッチ７１により、表示メモリ７２の
第１フイールドメモリ７２Ａと第２フイールドメモリ７
２Ｂに適切なタイミングで書き込まれる。第１と第２の
フイールドメモリ７２Ａと７２Ｂから読み出されたデー
タは、出力スイッチ７３を介してディスプレイインタフ
ェース（Ｉ／Ｆ）部７４に送出され、Ｄ／Ａ変換される
とともに同期信号が付加されて出力される。入力スイッ
チ７１、表示メモリ７２、出力スイッチ７３及びディス
プレイＩ／Ｆ部７４は、シスコン５からの信号を受信す
るコントローラ７５の書き込みタイミングジェネレータ
部７５１、メモリコントローラ７５２及び読み出しタイ
ミングジェネレータ部７５３によって制御される。

【００１７】本例における表示メモリ７２の第１フイー
ルドメモリ７２Ａと第２フイールドメモリ７２Ｂは、図
９に示す如く、メモリＤＭ10〜ＤＭ13とＤＭ20〜ＤＭ23
から構成されており、各メモリは５１２画素×５１２ラ
イン×８ｂｉｔｓで構成されている。各フイールドメモ
リへの入力は、ランダムアクセスポートを介して行われ
る。

【００１８】図１０に示すように、４画素おきのデータ
が４つのメモリに書き込まれて一画面の絵のデータを構
成している。すなわち、第１フィールドメモリ７２Ａの
メモリＤＭ10〜ＤＭ13への書き込みは、画素番号（１〜
２０４８）を４で割って得られる余りが１のときメモリ
ＤＭ10に、余りが２のときメモリＤＭ11に、余りが３の
ときメモリＤＭ12に、余りが０のときメモリＤＭ13にそ
れぞれ書き込まれるように制御される。第２フイールド
メモリ７２ＢのメモリＤＭ20〜ＤＭ23への書き込み制御
も同様である。

【００１９】かかる各メモリへの書き込み制御は、図１
１に示すように、スイッチ４１１〜４２６を制御して行
うことができる。

【００２０】図１２には、上記表示メモリへの書き込み
を一般化して示した図が示されている。上部の番号０〜
３は、図１１のメモリＤＭ10〜ＤＭ13に相当するもの
で、下部の画素番号毎に対応するメモリに書き込まれ
る。本図は、センサーの取付位置と画像領域の関係が正
確に設定されている状態を示す。つまり、画素１〜２０
４８を正確に４等分した位置にセンサーが配置されてい
る状態を示す。この場合には、４つのデータを同時刻に
或る同一メモリに書き込む必要があり、前述の如くＰ／
Ｓ変換が必要となる。また、Ｐ／Ｓ変換後、４つのデー
タを同一メモリに書き込むために１つのデータを書く時
間を１／４にする必要がある。このために使用するメモ
リも高速メモリが必要となる。

【００２１】これに対して、図１３に示すように、４個
のセンサーの取り付け間隔を所定の関係（ｎ×ｍ＋１）
にすると（ここでは、ｎはセンサー数、ｍは整数）、表
示メモリに対して複数センサーからの同時入力はなくな
るので、Ｐ／Ｓ変換が不要となり、回路構成が簡単にな
る。すなわち、図１３において、例えば、センサーＳ１
の０の画素はメモリ０に、センサーＳ２の５１４画素は
メモリ１に記録されることになる。

【００２２】このように、本例では、表示メモリブロッ
クをセンサー数以上で構成するとともにセンサー間隔を
ｎ×ｍ＋１（ｎ：センサー数，ｍ：整数）画素数にし
（図１３では、ｎ＝４、ｍ＝１２８）、メモリには点順
次で記憶することにより個々のメモリに同時に複数デー
タを書く必要がないので回路が簡単になるとともに低速
メモリを用いることができる。

【００２３】尚、本例のセンサー間隔の関係式（ｎ×ｍ
＋１）は、センサー数が４、各フィールドを構成するメ
モリ数が４の場合の関係式で、センサー数とメモリ数が
異なる場合、例えば、センサー数が３でメモリ数が６の
場合でも、同一時刻における各センサーからの出力デー
タが同一メモリに書き込む必要がないように各センサー
を配設すれば同等の効果が得られるのは明らかである。

【００２４】また、本例では、センサーからの出力デー
タを縮小や拡大の処理を施さずにそのまま表示メモリに
書き込む例について説明したが、縮小や拡大の処理を施
して表示メモリに書き込む場合も、表示メモリに書き込
む時点でのデータが同一メモリに書き込む必要がないよ
うな各センサー配設または縮小拡大処理にすれば、同等
の効果が得られるのは明らかである。

【００２５】図１４は本発明に関連する画像取扱装置の
更に他の例を示す構成ブロック図で、センサーの取り付
け位置を高精度に調整する必要がない構成例を示す。す
なわち、上述の如く、センサー間隔を正確に（ｎ×ｍ＋
１）に設定できれば問題ないが、通常、画素ピッチは７
μｍ程度であり、センサー位置を７μｍ単位で調整する
には特別な治具を必要とし、調整上、技術的に高度とな
る。本実施例は、かかる問題を解決するものである。表
示メモリ部７に、調整用メモリ７６Ａ〜７６Ｄを設ける
ことによって、表示メモリブロック７７への書き込みタ
イミングを調整している。

【００２６】調整用メモリ７６Ａ〜７６Ｄは、調整用メ
モリコントローラ７８からの書き込み及び読み出しタイ
ミングを制御する信号CONT1〜CONT4により、書き込み及
び読み出しタイミングが調整されて画像データが表示メ
モリブロック７７に供給される。調整用メモリ７６Ａ〜
７６Ｄのタイミング調整は、それぞれのセンサーからの
出力を取り込み、画素位置を検出して、ずれ量を検出し
て得られる量に基づいて行われ、その量データは、調整
用メモリコントローラ７８に予め設定しておいても良
い。

【００２７】このように本例による画像取扱装置では、
複数のセンサーを用い、センサーの配置を特定な位置に
設定する装置において、センサーからのデータを記憶
し、表示メモリブロックへデータ転送のため読み出され
るメモリを設け、書き込みと読み出しタイミングをコン
トロールすることによりディレイ時間を調整できるよう
にすることでセンサーのメカ位置をラフに配置でき特別
な治具等を用いる必要がなくなる。尚、上述説明は、ラ
インセンサーに限らずイメージセンサーは２次元センサ
ーであってもよいことは明かである。

【００２８】次に、本発明による画像取扱装置の一実施
例について図１５〜図１９を参照して説明する。複数個
のセンサーが所定間隔で配設される上述画像取扱装置で
は、センサーの配設精度は重要であり、配設位置がずれ
ると、複数個のセンサー出力を合成して１枚の絵を生成
するとき境界で画像にずれが生ずる。例えば、図１５に
示すように、センサーＳ１に対してセンサーＳ２がある
角度ずれ、また上方にずれている場合には、２つのセン
サー画像を貼り合わせた境界で画像の連続性がとぎれて
しまう。

【００２９】そこで、本実施例では、位置がずれたセン
サーＳ２で得られた画像データに対して座標変換を施し
て、そのずれを補正する。本例では、図１６に示すよう
に、それぞれ求めたい点の画像データを得るために、近
傍４点（黒丸で示す）の画像データから４点補間演算を
施す。つまり、近傍４点の画像データに対して所定の係
数を乗算し、４データを加算することにより、求めたい
点の画像データが得られる。かかる補間処理演算に基づ
く座標変換により、図１７に示すように、センサー画像
間の境界部でのずれや曲りが除去される。この演算は、
図１のメインプロセス部３Ａ〜３Ｄで行われる。

【００３０】図１８には、上記補間処理を行うときの概
念図が示されている。

【００３１】図１９は、上記座標変換を行なうための構
成が示されており、メインプロセス部３Ａ〜３Ｄに内蔵
されている。センサー出力データは、座標変換用メモリ
３１に格納される。正規アドレス発生部３５からの正規
のアドレスデータがアドレス変換及び係数発生部３４に
供給されると、座標変換用のアドレスがメモリコントロ
ーラ３３に出力される。メモリコントローラ３３は、こ
の座標変換用のアドレスを受け、座標変換用メモリ３１
の読み出し制御信号（ＲＥＡＤ ＣＯＮＴ）を出力す
る。

【００３２】アドレス変換及び係数発生部３４は、ま
た、正規アドレスを受け、４点補間に用いるセンサーの
位置ずれに基づいて定まる係数を演算部３２に送出す
る。演算部３２は、座標変換用メモリ３１からの前記近
傍の４点画素データと、アドレス変換及び係数発生部３
４からの係数とに基づいて４点補間演算を行い、ずれの
ない画像データを出力する。以上の実施例において、座
標変換用メモリ３１は、センサークロック、つまりセン
サーからのデータのタイミングによりデータを書き込
み、アドレス変換及び係数発生部３４からのアドレスに
従ってデータを読み出す。すなわち、ＷＲＩＴＥ ＣＯ
ＮＴとＲＥＡＤ ＣＯＮＴのタイミングを調整すること
により、図１４の調整用メモリ７６Ａ〜７６Ｄと同じ機
能を実現できるから兼用でき、メモリを節約することが
可能となる。

【００３３】本構成によれば、原初的に画像信号を得る
ためのセンサー配設位置の不整合を電気的に補正でき、
極めて微小な調整にも比較的簡単に対応できる。但し、
機械的調整との併用も可能である。

【００３４】本実施例による画像取扱装置で、複数のセ
ンサーを用いて同時に画像を取り込む装置において、各
センサー間の位置及び角度を補正する回路をもつととも
に、センサー配置を特定な位置に設定する必要があると
き、位置及び角度補正用のメモリを位置調整用に兼用す
ることでメモリ数を増やすことなく、センサー配設位置
をラフに配置できるようになる。

【００３５】

【発明の効果】以上説明したように、本発明による画像
取扱装置によれば、複数のセンサーを用いて画像を入力
する際に並直列（Ｐ／Ｓ）変換等の処理が不要となり、
回路構成が簡略化されるだけでなくセンサのズレを補正
できる。

【図面の簡単な説明】

【図１】本発明に関連する画像取扱装置の一例を示す構
成ブロック図である。

【図２】図１のメインメモリ部４の詳細構成ブロック図
である。

【図３】本発明に関連する画像取扱装置の例における各
センサーによる画像取り込み及び出力タイミングを説明
するための図である。

【図４】通常のメモリモジュール構成を示す図である。

【図５】メモリ単体を１０２４画素×１０２４画素×４
ｂｉｔｓのメモリで構成し、メモリモジュールを７２個
のモジュール単体で構成する本実施例で用いるメモリモ
ジュール例を示す図である。

【図６】上記例における入出力スイッチ４１の構成例を
示す図である。

【図７】上記例におけるセンサー出力及びメモリへの書
き込みタイミングの関係を示す図である。

【図８】本発明に関連する画像取扱装置の他例を示し、
モニター出力としてインターレース画像出力を得る例で
あり、図１の表示メモリ部７の構成例を示す図である。

【図９】上記例における表示メモリ７２の第１フイール
ドメモリ７２Ａと第２フイールドメモリ７２Ｂの構成図
である。

【図１０】上記例の書き込み動作を説明するための図で
ある。

【図１１】上記例における各メモリへの書き込み制御を
行うスイッチング構成例を示す図である。

【図１２】表示メモリへの書き込みを説明するための図
である。

【図１３】上記例において、４個のセンサーの取り付け
間隔を所定の関係（ｎ×ｍ＋１）にしたときの表示メモ
リへの書き込みを説明するための図である。

【図１４】本発明に関連する画像取扱装置の更に他の例
を示す構成ブロック図で、センサーの取り付け位置を高
精度に調整する必要がない表示メモリ７の構成例を示す
図である。

【図１５】本発明による画像取扱装置の一実施例を説明
するための図である。

【図１６】上記実施例の処理を説明するための図であ
る。

【図１７】上記実施例の効果を説明するための図であ
る。

【図１８】上記実施例における補間処理を、Ｘ，Ｙ及び
θに関する補間処理で行うときの概念図である。

【図１９】上記実施例における座標変換を行なうための
構成例を示す図である。

【符号の説明】

１ カメラ部 ２Ａ〜２Ｄ 撮像プロセス部 ３Ａ〜３Ｄ メインプロセス部 ４ メインメモリ部 ５ シスコン部 ６Ａ〜６Ｄ 表示プロセス部 ７ 表示メモリ部 ３１ 座標変換用メモリ ３２ 演算部 ３３ メモリコントローラ ３４ アドレス変換及び係数発生部 ３５ 正規アドレス発生部 ４１ 入出力スイッチ ４２ メインメモリ ４３，７５，８５ コントローラ ７１ 入力スイッチ ７２ 表示メモリ ７２Ａ 第１フィールドメモリ ７２Ｂ 第２フィールドメモリ ７３ 出力スイッチ ７４ ディスプレイインタフェース ７６Ａ〜７６Ｄ 調整用メモリ ７７ 表示メモリブロック ７８ 調整用メモリコントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/225 Ｚ 7/01 Ｚ // Ｇ０９Ｇ 5/00 ５５０ 9471−5Ｇ 5/14 9471−5Ｇ

Claims (1)

【特許請求の範囲】
1. 【請求項１】１つの画面に対応する画像を複数の領域に
   分割してなる各分割領域毎に対応して設けられた複数の
   イメージセンサーに各対応する如くして設けられた複数
   の画像データ伝送路と、 上記複数の画像データ伝送路を通して供給される画像デ
   ータを当該モニタに適合する態様に変換処理するための
   データ表示処理手段と、 当該画像データが上記複数の画像データ伝送路を通して
   点順次の態様で上記データ表示処理手段に供給されるに
   つき上記複数のイメージセンサー配設位置の不整合を補
   正するため伝送に係る順次の画素データに対して上記不
   整合の如何に相応した座標変換処理を行うべく該画像デ
   ータ伝送路に介挿して設けられた座標変換処理手段と、
   を備えたことを特徴とする画像取扱装置。